CN114417755B

CN114417755B - 集成电路设计验证

Info

Publication number: CN114417755B
Application number: CN202111498735.8A
Authority: CN
Inventors: 朱嘉华
Original assignee: Xinhuazhang Technology Co ltd
Current assignee: Xinhuazhang Technology Co ltd
Priority date: 2021-12-09
Filing date: 2021-12-09
Publication date: 2023-09-19
Anticipated expiration: 2041-12-09
Also published as: CN114417755A; US20230186004A1

Abstract

本申请提供用于验证IC设计(诸如超大规模集成电路(VLSI)设计)的方法和设备。该方法包括：获得IC设计的描述；基于所述描述确定所述IC设计是否包括组合回路，其中所述组合回路包括输出和连接到所述输出的输入；响应于所述IC设计包括所述组合回路，展开所述组合回路为展开回路，所述展开回路包括：连接以形成所述展开回路的第一迭代和第二迭代，其中所述第一迭代包括第一输出和第一输入，所述第二迭代包括第二输出和第二输入，并且所述第二输出连接到所述第一输入；以及连接在所述第一输入和所述第二输出之间的寄存器；以及验证具有所述展开回路的IC设计，其中所述第一迭代和所述第二迭代中的每一个包括与所述组合回路相同的组件。

Description

集成电路设计验证

技术领域

本申请涉及集成电路(IC)芯片设计验证的技术领域，并且更具体地，涉及用于验证IC设计(诸如超大规模集成电路(VLSI)设计)的方法和设备。

背景技术

在制造芯片之前通常要验证集成电路(IC)芯片设计。例如，IC芯片设计通常通过在多个现场可编程门阵列(FPGA)上运行IC芯片的硬件描述代码以仿真IC芯片来验证，或者在计算机上运行具有激励的测试环境的软件编程代码以验证IC芯片。有时，IC设计可以包括组合回路，该组合回路通常是设计误差。组合回路是组合门的输出反馈到相同组合门的输入而不穿过其间的任何时序元件的循环。在设计验证期间，组合回路的输出变得不稳定并且在0和1之间振荡。此外，连续振荡甚至可能损坏FPGA。

发明内容

根据本申请的第一方面，提供了一种用于验证集成电路(IC)设计的方法。该方法包括：获得IC设计的描述；基于所述描述确定所述IC设计是否包括组合回路，其中所述组合回路包括输出和连接到所述输出的输入；响应于所述IC设计包括所述组合回路，展开所述组合回路为展开回路，所述展开回路包括：连接以形成所述展开回路的第一迭代和第二迭代，其中所述第一迭代包括第一输出和第一输入，所述第二迭代包括第二输出和第二输入，并且所述第二输出连接到所述第一输入；以及连接在所述第一输入和所述第二输出之间的寄存器；以及验证具有所述展开回路的IC设计，其中所述第一迭代和所述第二迭代中的每一个包括与所述组合回路相同的组件。

根据本申请的第二方面，提供了一种用于验证集成电路(IC)设计的设备。该设备包括：存储器，用于存储程序指令；以及至少一个处理器，配置为执行所述程序指令以进行如本申请的第一方面所述的方法。

根据本申请的第三方面，提供了一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储一组指令，该组指令由计算系统的至少一个处理器可执行，以使得所述计算系统执行如本申请的第一方面所述方法。

附图说明

为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是示出示例性组合回路的示意图。

图2是示出了处理组合回路的示例性方法的示意图。

图3是示出根据本申请的一些实施例的验证集成电路(IC)设计的示例性方法的流程图。

图4是示出根据本申请的一些实施例的另一示例性组合回路的示意图。

图5是示出根据本申请的一些实施例的对图4中的示例性组合回路进行处理的示例性方法的示意图。

图6是示出根据本申请的一些实施例的用于验证IC设计的示例性装置的结构图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本申请进一步详细说明。

需要说明的是，除非另外定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

逻辑系统设计(例如，集成电路(IC)芯片)需要在被最终用于生产之前被验证。可以通过使用一个或多个现场可编程门阵列(FPGA)来仿真逻辑系统设计来实现逻辑系统设计的验证。逻辑系统设计的硬件仿真可以包括将逻辑系统设计的硬件描述语言(HDL)代码编译成门级网表，并且在被配置为模仿逻辑系统设计的一个或多个FPGA上实现门级网表。在FPGA上运行仿真的逻辑系统设计可以生成逻辑系统设计系统的波形以用于进一步验证。可以通过在不涉及任何FPGA的情况下在计算机上软件仿真逻辑系统设计来进一步验证逻辑系统设计。

根据本申请，集成电路的设计可以以HDL源代码或RTL代码来描述。HDL源代码可以用Verilog、SystemVerilog或超高速集成电路硬件描述语言(VHDL))编写。集成电路可以是例如超大规模集成(VLSI)器件。HDL源代码可以由硬件编译器或HDL编译器编译以生成要在软件仿真器或硬件仿真设备上实现的网表。硬件仿真设备可以包括一个或多个FPGA。此外，具有激励信号的测试环境(testbench，TB)可以以诸如C、C++或Python的软件编程语言编写的软件编程语言源代码来描述。可以由软件编译器或编程语言编译器编译软件编程语言源代码，以生成将由计算机执行的二进制可执行代码。

逻辑系统设计可以包括组合回路，其可能引起逻辑系统设计的硬件仿真和软件仿真的问题。

图1示出了包括彼此连接的AND门和NOT门的示例组合回路100。AND门的第一输入可以由逻辑系统设计的另一部分输入，AND门的输出被反相并反馈到AND门的第二输入，而不通过诸如寄存器、触发器或计数器等的时序元件。在这种情况下，当AND门的第一输入从0转变到1时，AND门的输出和第二输入在0和1之间振荡。在硬件仿真过程中，可能无法确定通过AND门的信号路径的时序，并且硬件仿真该AND门的FPGA可能由于连续振荡而被损坏。在软件仿真过程中，连续振荡成为无尽循环，并且软件无法收敛其他情况，该软件仿真可能被该无尽循环减慢。

因为组合回路不包括时序元件，所以打破组合回路的一种方法是在组合回路的信号路径中插入寄存器。

图2是示出了解决组合回路的示例性方法的示意图200。如图2所示，当AND门的第一输入从0转变为1时，输出从0改变为1，并且AND门的第二输入从1改变为0。在硬件仿真过程中，可以确定通过AND门的信号路径的时序。在软件仿真过程中，可以在HDL源代码的静态分析或编译期间检测组合回路的存在，并且可以在运行时检测到振荡。然而，插入的寄存器可以改变逻辑系统设计的行为。在硬件仿真过程中可能无法检测连续振荡。尽管可以在软件仿真过程中检测到连续振荡，但是确定连续振荡可能是耗时且昂贵的。在一些情况下，振荡可以被设计用于特定目的，并且如果逻辑系统设计的被改变的行为不能产生振荡，则逻辑系统设计的验证也不能满足其最重要的标准。因此，逻辑系统设计的验证应当避免振荡的副作用，但仍然能够检测振荡的发生。

图3是示出根据本申请的一些实施例的用于验证IC设计(诸如VLSI设计)的示例性方法300的流程图。

如图3所示，在S310，可以获得IC设计的描述。在一些实施例中，IC设计的描述包括HDL语言的源代码(诸如Verilog、VHDL等)、网表或寄存器传输级(RTL)代码中的至少一个。在一些实施例中，IC设计的描述还包括验证环境。验证环境可以包括描述以软件编程语言编写、具有激励信号的测试环境(例如，通用验证方法(UVM)测试环境)的代码。

在一些实施例中，IC是VLSI器件，并且可以使用HDL在IC设计源代码中被描述。HDL可以是Verilog、SystemVerilog或VHDL中的至少一个。具有激励信号的测试环境可以被捕获在验证环境源代码中。测试环境可以被配置为测试IC设计。

在S320，可以基于该描述来确定IC设计是否包括组合回路。

在一些实施例中，IC设计可以包括组合回路。例如，在IC设计源代码的编译期间，可以执行静态分析以确定IC设计是否包括组合回路。如果静态分析揭示IC设计展示组合回路路的特性，那么可确定组合回路路存在于IC设计中。执行静态分析以确定IC设计是否包括组合回路也被称为静态检测组合回路。

图4示出包含AND门402及NOT门404的示例电路400，其中提供初始信号的电路400的初级输入连接到AND门402的一个输入且AND门402的输出连接到负载406。电路400可以是IC设计的一部分。在IC设计源代码的编译期间，静态分析揭示AND门402的输出信号被反馈到AND门402的反馈输入而不经过诸如寄存器的时序元件，电路400则被确定为具有图4中所示的结构和连接的组合回路，即AND门402的输出也经由NOT门404连接到AND门402的反馈输入。在该电路中，除了被发送到负载之外，AND门402的输出信号还经由NOT门404被反馈到AND门402的反馈输入端。图4仅示出了一个示例性组合回路。在一些其他实施例中，组合回路可以具有更复杂或更简单的结构。例如，组合回路可以包括NOT门，其中输入端和输出端彼此连接。

返回参照图3，在S330处，在确定IC设计包括组合回路之后，组合回路可以展开为展开回路。展开组合回路可以指的是用展开回路替换组合回路。展开组合回路可以在硬件仿真和软件仿真之前执行。

在一些实施例中，展开回路包括两个或更多个连接的迭代，诸如连接到一起的第一迭代和第二迭代。连接的第一迭代和第二迭代可以形成展开回路。下面，将使用具有两个连接的迭代的展开回路的示例来进行对实施例的描述。在一些实施例中，在展开回路中，第一迭代包括第一输出和第一输入，第二迭代包括第二输出和第二输入，并且第二输出连接到第一输入。换句话说，第二迭代的输出连接到第一迭代的第一输入。展开回路还可以包括插入在第一迭代和第二迭代之间的寄存器，诸如在第一迭代的第一输入和第二迭代的第二输出之间。

展开回路还可以包括连接到第一和第二迭代的输出并且被配置为确定在组合回路中是否发生振荡的比较器。

在一些实施例中，第一迭代的第一输出可以连接到比较器的第一输入，第二迭代的第二输出可以连接到比较器的第二输入。

在确定所述组合回路中是否发生所述振荡时，所述比较器可配置为确定所述第一输出与所述第二输出是否相同；且响应于确定所述第一输出及所述第二输出相同，提供指示所述组合回路中出现振荡的比较输出。

在一些实施例中，比较器可以将第一迭代的第一输出与第二迭代的第二输出进行比较，并且比较器的比较输出可以用于指示振荡是否已经出现。例如，当第一迭代的第一输出和第二迭代的第二输出相同时，比较器输出0，这指示在组合回路中出现振荡。另一方面，当第一迭代的第一输出和第二迭代的第二输出不同时，比较器输出1，这指示在组合回路中不存在振荡。

在一些实施例中，方法300还可以包括响应于从比较器接收指示振荡出现的比较输出而生成振荡警告。因此，虽然在展开回路中省略了振荡，但是仍然可以检测并警告振荡的出现。

根据本申请，第一和第二迭代中的每一个可以包括组合回路的“拷贝”。例如，每个迭代可以包括组合回路的所有组件(门)，但是迭代中的组件(门)之间的连接可以不同于组合回路中的那些连接。不同于将组合回路的输出直接馈送回到组合回路的输入，在展开回路中，一个迭代的输出被馈送到另一迭代的输入。也就是说，原始的组合回路被“展开”为两个迭代。此外，可以添加寄存器以停止或减少可能的振荡发生在展开回路中。

在一些实施例中，组合回路的负载可以连接到第二迭代的输出。

在一些实施例中，组合回路还包括初级输入，并且初级输入连接到第一迭代的第三输入和第二迭代的第四输入。

图5是示出根据本申请的一些实施例的对图4中的示例性组合回路400进行处理的示例性方法的示意图。

例如，图4中所示的示例性组合回路400可以展开为图5中所示的示例展开回路500中。如图5所示，展开回路500包括连接到第一迭代502的第一迭代502和第二迭代504。第一迭代502和第二迭代504中的每一个都包括组合回路400的相同组件。具体地，第一迭代502包括AND门402a和NOT门404a，并且第二迭代504包括AND门402b和NOT门404b。第一迭代502的AND门402a的信号输入i1和第二迭代504的AND门402b的信号输入i2彼此连接并且被配置为接收初级输入。AND门402a的输出连接到第一迭代502的NOT门404a的输入。NOT门404a的输出连接到第二迭代504的AND门402b的反馈输入i3。AND门402b的输出连接到第二迭代504的NOT门404b的输入。

如图5所示，展开回路500还包括连接在第一迭代502和第二迭代504之间的寄存器506。具体地，第二迭代504的NOT门404b的输出连接到寄存器506的输入，并且寄存器506的输出连接到第一迭代502的AND门402a的反馈输入i4。因此，寄存器501可以断开或展开第一迭代502和第二迭代504的反馈循环。

展开回路500还包括比较器508。如图5所示，NOT门404a的输出还连接到比较器508的第一输入，而NOT门404b的输出也连接到比较器508的第二输入。比较器508的输出可以输出指示与展开回路500对应的组合回路400是否应当振荡的信号，如果输入到展开回路500的信号被输入到组合回路400。

此外，如图5所示，AND门402b的输出也用作展开回路500的输出，展开回路500也连接到负载510，用于将展开回路500的输出信号输出到负载510。

再次参考图3，在S340处，验证具有展开回路的IC设计。

在一些实施例中，在用展开回路替换IC设计中的组合回路之后，验证具有展开回路的IC设计。IC设计的验证包括硬件仿真过程和软件仿真过程。在硬件仿真过程中，IC设计由至少一个FPGA仿真。至少一个FPGA被包括在测试电路板中，并且IC设计的功能在测试电路板中被验证。在软件仿真过程中，在计算机上运行的软件中软件仿真IC设计。通过将软件仿真的IC设计放置在具有激励信号的测试环境中来进行IC设计的验证，具有激励信号的测试环境也在计算机上运行的软件中仿真。

在本申请的实施例中，组合回路展开成两个连接的迭代。在第一迭代的反馈输入处插入寄存器以抑制振荡。比较器被配置为确定振荡是否出现，这可以由比较器的输出来指示。换句话说，比较器能够检测硬件仿真过程和软件仿真过程中的振荡。因此，在本申请的爽死了中，可以防止振荡出现在IC本身中，并且可以防止FPGA被振荡损坏，而同时，IC设计验证能够捕获由组合回路引起的潜在错误(例如，提供振荡警告)。

图6示出根据本申请的一些实施例的用于验证IC设计的示例设备600。如图6所示，设备600包括存储程序指令的存储器601和被配置为执行程序指令以执行上述方法300的处理器602。方法300包括：获得IC设计的描述；基于所述描述确定所述IC设计是否包括组合回路，其中所述组合回路包括输出和连接到所述输出的输入；以及响应于所述IC设计包括所述组合回路，将所述组合回路展开为展开回路，所述展开回路包括：连接以形成所述展开回路的第一迭代和第二迭代，其中所述第一迭代包括第一输出和第一输入，所述第二迭代包括第二输出和第二输入，并且所述第二输出连接到所述第一输入；以及连接在所述第一输入和所述第二输出之间的寄存器；以及验证具有所述展开回路的IC设计，其中所述第一迭代和所述第二迭代中的每一个包括与所述组合回路相同的组件。

本申请还提供用于验证IC设计的非暂态计算机可读存储介质。非暂态计算机可读存储介质存储计算机程序。该计算机程序由计算系统的至少一个处理器可执行，以使得该计算系统进行如图3所示的验证IC设计的方法的实施例。其描述在此省略。

本实施例的计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。

上述对本申请特定实施例进行了描述。其他实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本申请的范围(包括权利要求)被限于这些例子；在本申请的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本申请的不同方面的许多其它变化，为了简明它们没有在细节中提供。

另外，为简化说明和讨论，并且为了不会使本申请难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本申请难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本申请的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本申请的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本申请。因此，这些描述应被认为是说明性的而不是限制性的。

尽管已经结合了本申请的具体实施例对本申请进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。

本申请旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本申请的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种用于验证集成电路（IC）设计的方法，包括：

获得IC设计的描述；

基于所述描述确定所述IC设计是否包括组合回路，其中所述组合回路包括输出和连接到所述输出的输入；

响应于所述IC设计包括所述组合回路，展开所述组合回路为展开回路，所述展开回路包括：

连接以形成所述展开回路的第一迭代和第二迭代，其中所述第一迭代包括第一输出和第一输入，所述第二迭代包括第二输出和第二输入，并且

所述第二输出连接到所述第一输入；以及

连接在所述第一输入和所述第二输出之间的寄存器，所述寄存器用于抑制所述IC设计在验证期间组合回路的输出的振荡；

以及

验证具有所述展开回路的IC设计，其中所述第一迭代和所述第二迭代中的每一个包括与所述组合回路相同的组件。

2.根据权利要求1所述的方法，其中，所述展开回路还包括比较器，所述比较器连接到所述第一迭代和所述第二迭代并且被配置为确定在所述组合回路中是否发生振荡。

3.如权利要求2所述的方法，其中，展开所述组合回路还包括：

将所述第一迭代的第一输出连接到所述比较器的第一输入；以及

将所述第二迭代的第二输出连接到所述比较器的第二输入。

4.根据权利要求3所述的方法，其中，在确定所述振荡是否出现在所述组合回路中，所述比较器被配置为确定所述第一输出和所述第二输出是否相同；并且响应于确定所述第一输出和所述第二输出相同，提供指示在所述组合回路中出现振荡的比较输出，并且所述方法还包括：

响应于从所述比较器接收到指示出现所述振荡的所述比较输出而生成振荡警告。

5.如权利要求1所述的方法，还包括：

将所述组合回路的负载连接到所述第二迭代的输出。

6.根据权利要求1所述的方法，其中，所述组合回路还包括初级输入，并且所述初级输入连接到所述第一迭代的第三输入和所述第二迭代的第四输入。

7.如权利要求1所述的方法，其中，所述IC设计的描述包括硬件描述语言（HDL）、网表或寄存器传输级（RTL）代码的源代码中的至少一者。

8.一种用于验证集成电路（IC）设计的设备，包括：

存储器，用于存储程序指令；以及

至少一个处理器，配置为执行所述程序指令以进行如权利要求1至7任一项所述的方法。

9.一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储一组指令，该组指令由计算系统的至少一个处理器可执行，以使得所述计算系统执行如权利要求1至7任一项所述方法。