CN114401463B - Olt设备降低时钟分量端口辐射的方法及装置 - Google Patents
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Abstract
本发明属于OLT设备时钟分量端口辐射技术领域，具体涉及一种OLT设备降低时钟分量端口辐射的方法及装置。本方案通过提供的方法以及相应的装置，通过合理设计机壳与PCB的连接，在不明显增加成本的情况下，在RJ45接口处营造一个良好的接口地环境，通过器件以及走线的设计，去除或降低从CPLD到RJ45之间信号线的时钟分量，避免将CPLD的时钟分量带到RJ45处，进而通过网线辐射到外部。通过提供的计算方法，快速合理的选用合适的走线以及值的选取。
Description
技术领域
本发明属于OLT设备时钟分量端口辐射技术领域，具体涉及一种OLT设备降低时钟分量端口辐射的方法及装置。
背景技术
OLT设备因为需要多组50M/156.25M/155.52M时钟，采用传统的时钟芯片或者采用多路晶振，造成成本上升，并且过多占用PCB布局空间。
CPLD除了处理时钟，还有板上一些其他控制线也来自于CPLD，这就造成CPLD出的其他控制线带有时钟分量。这些时钟分量耦合到RJ45处或者带有天线效应的区域，会造成网口辐射骚扰测试不过。
因此，针对以上成本上升，并且过多占用PCB布局空间，时钟分量耦合到RJ45处或者带有天线效应的区域，会造成网口辐射骚扰测试不过技术问题缺陷，急需设计和开发一种OLT设备降低时钟分量端口辐射的方法及装置。
发明内容
本发明的第一目的在于提供一种OLT设备降低时钟分量端口辐射的方法；
本发明的第二目的在于提供一种OLT设备降低时钟分量端口辐射的平台；
本发明的第三目的在于提供一种OLT设备降低时钟分量端口辐射的装置；
本发明的第一目的是这样实现的：所述方法具体包括如下步骤：
PCBA不分割信号地和机壳地，并将所述信号地与机壳连接；
设定CPLD时钟出线，并将时钟尽放置于一个bank中；
根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理；
结合PCB的寄生特性，调整线宽线距以及叠层设置，并根据辐射基础速率，于传输过程进行第二级处理；
于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理。
进一步地，所述步骤于PCBA不分割信号地和机壳地，并将所述信号地与机壳连接之中，还包括如下步骤：
在靠近RJ45附件就近设置至少两个全连接螺丝孔。
进一步地，所述PCBA的信号地与第一螺丝孔以及第二螺丝孔采用全连接方式连接；
所述PCBA上的RJ45金属外壳地和所述PCBA的信号地采用全连接的方式连接。
进一步地，所述根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理步骤中，还包括如下步骤：
实时对电容阻抗进行计算。
进一步地，所述电容阻抗计算公式如下：
进一步地，所述根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理步骤中，还包括如下步骤：
在高频信号下，忽略磁珠的直流电阻，磁珠的模型等效成分布电容EPC、电感量L和交流等效电阻RAC并联而成，根据导纳进行计算。
进一步地，所述导纳计算公式如下：
进一步地，所述于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理步骤中，还包括如下步骤：
将第一级处理和第二级处理残余的时钟分量滤除到地。
本发明的第二目的是这样实现的：包括：处理器、存储器以及OLT设备降低时钟分量端口辐射的平台控制程序；
其中在所述的处理器执行所述的OLT设备降低时钟分量端口辐射的平台控制程序，所述的OLT设备降低时钟分量端口辐射的平台控制程序被存储在所述存储器中，所述的OLT设备降低时钟分量端口辐射的平台控制程序，实现所述的OLT设备降低时钟分量端口辐射的方法步骤。
本发明的第三目的是这样实现的：所述装置中设置有机壳，以及与所述机壳固定连接的PCBA和RJ45；
所述PCBA还设置有第一接螺丝孔和第二接螺丝孔；所述PCBA的信号地与第一螺丝孔以及第二螺丝孔采用全连接方式连接；所述PCBA上的RJ45金属外壳地和所述PCBA的信号地采用全连接的方式连接，实现所述的OLT设备降低时钟分量端口辐射的方法步骤。
本发明通过方法于PCBA不分割信号地和机壳地，并将所述信号地与机壳连接；设定CPLD时钟出线，并将时钟尽放置于一个bank中；根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理；结合PCB的寄生特性，调整线宽线距以及叠层设置，并根据辐射基础速率，于传输过程进行第二级处理；于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理；通过合理设计机壳与PCB的连接，在不明显增加成本的情况下，在RJ45接口处营造一个良好的接口地环境，通过器件以及走线的设计，去除或降低从CPLD到RJ45之间信号线的时钟分量，避免将CPLD的时钟分量带到RJ45处，进而通过网线辐射到外部。通过提供的计算方法，快速合理的选用合适的走线以及值的选取。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种OLT设备降低时钟分量端口辐射的方法流程示意图；
图2为本发明一种OLT设备降低时钟分量端口辐射的方法之接地处理示意图；
图3为本发明一种OLT设备降低时钟分量端口辐射的方法之CPLD bank/物理走线规划示意图；
图4为本发明一种OLT设备降低时钟分量端口辐射的方法之Layout第二级处理示意图；
图5为本发明一种OLT设备降低时钟分量端口辐射的方法之RJ45处第三级处理结构示意图；
图中：
1-机壳；2-RJ45；3-PCBA；4-第一螺丝孔；5-第二螺丝孔；6-滤波电容；7-信号线；
本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为便于更好的理解本发明的目的、技术方案和优点更加清楚，下面结合附图和具体的实施方式对本发明作进一步说明，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。其次，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明为实现一种OLT设备降低时钟分量端口辐射的方法及装置。
如图1所示，是本发明实施例提供的OLT设备降低时钟分量端口辐射的方法的流程图。
以下结合附图对本发明作进一步阐述。
如图1所示，本发明提供了一种OLT设备降低时钟分量端口辐射的方法，所述的方法具体包括如下步骤：
S11、PCBA不分割信号地和机壳地，并将所述信号地与机壳连接；
S12、设定CPLD时钟出线，并将时钟尽放置于一个bank中；
S13、根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理；
S14、结合PCB的寄生特性，调整线宽线距以及叠层设置，并根据辐射基础速率，于传输过程进行第二级处理；
S15、于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理。
所述步骤PCBA不分割信号地和机壳地，并将所述信号地与机壳连接之中，还包括如下步骤：
S111、在靠近RJ45附件就近设置至少两个全连接螺丝孔。
所述PCBA的信号地与第一螺丝孔以及第二螺丝孔采用全连接方式连接；
所述PCBA上的RJ45金属外壳地和所述PCBA的信号地采用全连接的方式连接。
所述根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理步骤中，还包括如下步骤：
S131、实时对电容阻抗进行计算。
所述电容阻抗计算公式如下：
所述根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理步骤中，还包括如下步骤：
S132、在高频信号下，忽略磁珠的直流电阻，磁珠的模型等效成分布电容EPC、电感量L和交流等效电阻RAC并联而成，根据导纳进行计算。
进一步地，所述导纳计算公式如下：
所述于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理步骤中，还包括如下步骤：
S151、将第一级处理和第二级处理残余的时钟分量滤除到地。
具体地，在本发明实施例中，本方案一种从设备结构，设计电路解决辐射骚扰的方法。PCBA不分割信号地和机壳地，避免机壳地过小成为天线效应，靠近RJ45处，出2个螺丝孔，采用全连接方式到信号地，让PCBA的地和整个设备机壳连接在一起，构筑一个尽可能连接良好的地环境，为后面的降低辐射电路提供一个稳定的，良好的接地环境，该方法包括以下步骤：
S1：PCBA采用只有一个信号地的设计；
S2：PCBA的地在靠近RJ45附件就近出2个全连接螺丝孔，连接PCBA信号地和机壳；
S3：规划CPLD时钟出线方式(编译后时钟从输入引脚到输出引脚，在CPLD内部的走线尽可能的短，可以通过编译结果查看)，将时钟尽可能的放置到一个bank，在物理层远离到RJ45接口附近信号线管脚；
S4：根据信号本身的速率，利用磁珠、电容器件在CPLD处进行第一级处理；
S5：利用PCB的寄生特性，合理调整线宽线距以及叠层设置(PCB形成的电容很小，根据给出的公式，在满足板卡阻抗以及不影响信号质量的情况下，尽可能增大电容效应)，根据辐射基础速率，在传输过程进行第二级处理；
S6：在靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理；
也就是说，如图2展示的是RJ45附近接地处理方式。图3展示的是CPLD的时钟规划图，将时钟尽可能分配到一个bank，其他信号分配到另外的bank，尽可能减少时钟到其他信号线的耦合分量。具体的实施步骤为：
S10：参考图2，PCBA的信号地与第一螺丝孔以及第二螺丝孔采用全连接方式，PCBA上只有一个信号地，PCBA上的RJ45金属外壳的地也是和PCBA的信号地采用全连接的方式连接，这样将PCBA、RJ45金属外壳，设备机壳连接为一个整体，营造一个地噪声滤波的低阻抗路径；
S20：参考图3，为了使CPLD内部的时钟走线路径尽可能的短，以及减少时钟信号和其他信号耦合，根据编译的仿真结果将时钟走线分配到一个bank，其他信号线通过调整，减少和时钟信号之间的交集。
S30：电容阻抗计算公式如下：
电容在频率时发生串联谐振，阻抗最小，根据不同的时钟分量的频率来选择电容，形成低阻抗路径，将时钟分量耦合耦合到地。考虑成本因素，滤波电容选取0402封装。同时考虑信号本身的频率，避免滤除干扰的时候对信号本身造成信号失真。综合评估在信号在300HZ以上考虑电容。
在高频信号下，忽略磁珠的直流电阻，磁珠的模型等效成分布电容EPC、电感量L和交流等效电阻RAC并联而成，根据导纳计算公式：
磁珠在频率时发生并联谐振，阻抗最大，根据不同的时钟分量的频率选择信号线上串联的磁珠类型，在谐振点处流过RAC将电能转化为热能从而滤除时钟分量。考虑成本因素，磁珠选取0402封装，同时考虑信号本身的频率，避免滤除干扰的时候对信号本身造成信号失真，综合评估在信号在300HZ以下考虑磁珠。
综合上述两点，第一级CPLD引脚处的处理可以按照表一的值进行处理。低频采用磁珠滤除最干净，随着频率的升高，逐步采用电容，根据公式为了避免对信号本身产生影响，频率升高时，将阻抗定义为104，第一级可对时钟分钟干扰进行衰减或滤除。
表一：
S40：对走线的上下两层进行铺地处理，以及同层走线之间包地，信号线与地之间的距离较近，产生寄生电容。走线与地平面之间电容的计算公式为：
其中，w为走线的线宽，L为走线长度，ε0为真空相对介电常数8.86*10-12F/m,εr为pcb基板相对介电常数，d为走线到地之间的距离。通过式子可以看出，合理选择走线层、信号到地距离、走线长度和宽度可以控制寄生电容的大小，使信号线上的高频时钟分量通过寄生电容耦合到地，防止对外辐射。图4为CPLD引出到RJ45的灯线，灯线之间包地，上下层均铺地进行屏蔽，可良好地用寄生电容滤除灯线上带有的高频时钟分量。
S:50：根据S30以及表二，选择合适的值，就近放在靠近螺丝孔的位置，利用S1营造的干净的地环境，将第一级处理和第二级处理残余的时钟分量进一步滤除到地，确保被网线带出的时钟分量满足辐射骚扰测试的要求。
表二：
为实现上述目的，本发明还提供一种OLT设备降低时钟分量端口辐射的装置，述装置中设置有机壳，以及与所述机壳固定连接的PCBA和RJ45；
所述PCBA还设置有第一接螺丝孔和第二接螺丝孔；所述PCBA的信号地与第一螺丝孔以及第二螺丝孔采用全连接方式连接；所述PCBA上的RJ45金属外壳地和所述PCBA的信号地采用全连接的方式连接，实现所述的OLT设备降低时钟分量端口辐射的方法步骤，例如：
S11、PCBA不分割信号地和机壳地，并将所述信号地与机壳连接；
S12、设定CPLD时钟出线，并将时钟尽放置于一个bank中；
S13、根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理；
S14、结合PCB的寄生特性，调整线宽线距以及叠层设置，并根据辐射基础速率，于传输过程进行第二级处理；
S15、于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理。
步骤具体细节已在上文阐述，此处不再赘述。
本发明通过方法于PCBA不分割信号地和机壳地，并将所述信号地与机壳连接；设定CPLD时钟出线，并将时钟尽放置于一个bank中；根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理；结合PCB的寄生特性，调整线宽线距以及叠层设置，并根据辐射基础速率，于传输过程进行第二级处理；于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理；通过合理设计机壳与PCB的连接，在不明显增加成本的情况下，在RJ45接口处营造一个良好的接口地环境，通过器件以及走线的设计，去除或降低从CPLD到RJ45之间信号线的时钟分量，避免将CPLD的时钟分量带到RJ45处，进而通过网线辐射到外部。通过提供的计算方法，快速合理的选用合适的走线以及值的选取。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (4)
1.一种OLT设备降低时钟分量端口辐射的方法，其特征在于所述方法具体包括如下步骤：
PCBA不分割信号地和机壳地，并将所述信号地与机壳连接；
设定CPLD时钟出线，并将时钟尽放置于一个bank中；
根据信号本身的速率，通过磁珠以及电容器件与CPLD处进行第一级处理；包括：实时对电容阻抗进行计算；在高频信号下，忽略磁珠的直流电阻，磁珠的模型等效成分布电容EPC、电感量L和交流等效电阻RAC并联而成，根据导纳进行计算；其中，电容阻抗计算公式如下：
式中，Z表示电容阻抗，ESR表示等效串联电阻，j表示虚数单位，π为圆周率，f表示频率，ESL表示等效串联电感，C表示电容量；
导纳计算公式如下：
式中，Y表示导纳，RAC表示交流等效电阻，L表示电感量，EPC表示磁珠的模型等效成分布电容；
结合PCB的寄生特性，调整线宽线距以及叠层设置，并根据辐射基础速率，于传输过程进行第二级处理；
于靠近端口处根据信号本身速率以及辐射基础速率，进行第三级处理；将第一级处理和第二级处理残余的时钟分量滤除到地。
2.根据权利要求1所述的一种OLT设备降低时钟分量端口辐射的方法，其特征在于所述步骤于PCBA不分割信号地和机壳地，并将所述信号地与机壳连接之中，还包括如下步骤：
在靠近RJ45附件就近设置至少两个全连接螺丝孔。
3.根据权利要求1或2所述的一种OLT设备降低时钟分量端口辐射的方法，其特征在于所述PCBA的信号地与第一螺丝孔以及第二螺丝孔采用全连接方式连接；
所述PCBA上的RJ45金属外壳地和所述PCBA的信号地采用全连接的方式连接。
4.一种OLT设备降低时钟分量端口辐射的装置，其特征在于所述装置中设置有机壳，以及与所述机壳固定连接的PCBA和RJ45；
所述PCBA还设置有第一接螺丝孔和第二接螺丝孔；所述PCBA的信号地与第一螺丝孔以及第二螺丝孔采用全连接方式连接；所述PCBA上的RJ45金属外壳地和所述PCBA的信号地采用全连接的方式连接；
所述装置实现如权利要求1至3中任一项所述的OLT设备降低时钟分量端口辐射的方法步骤。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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