CN114389930B - 一种终端上行信号基带解调同步与频偏补偿装置及方法 - Google Patents
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Abstract
本发明公开了一种终端上行信号基带解调同步与频偏补偿装置及方法，属于5G NR/LTE移动通信标准标终端测试技术领域，本发明装置包括基于功率触发的CP相关定时同步顶层电路、基于定时同步的DMRS子帧检测顶层电路、基于CP的频偏/相偏校正顶层电路以及基于PRACH信道定时同步顶层电路。本发明实现了流水线、实时处理的5G SA/NSA基带信号符号与子帧定时同步以及频偏校正的需求；可高效地支持5G SA/NSA等终端射频指标快速高效处理。
Description
技术领域
本发明属于5G NR/LTE移动通信标准标终端测试技术领域，具体涉及一种终端上行信号基带解调同步与频偏补偿装置及方法。
背景技术
多模多频终端射频(RF)一致性测试作为验证多模多频终端RF指标性能对标准的符合程度，是检验和推进多模多频终端是否具备商用水平的关键协议规定，是有效避免终端制造商研发终端设备时对协议理解错误和射频指标有效控制的关键手段。对终端制造商而言在研发阶段就对终端进行入网前RF一致性测试，可以判断多模多频终端产品是否严格遵循相应的RF协议规定，满足标准指标要求，避免因理解的出入导致风险发生，避免终端入网后对设备和其他终端产生影响，避免引起认证测试周期的加长，严重影响制造商的项目进度，甚至造成项目的流产。
在对多模多频终端产品的各种检测和验证中，射频一致性测试是其中关键的一环，可以全面完成对终端整机RF设计方案的检验。通过测试过程，终端研发和生产企业可以不断地发现问题，解决问题，逐步完善设计方案，使终端的商用化程度不断提高。可以说，5GSA/NSA 多模多频终端射频一致性测试是多模多频终端产品真正走向市场的第一步，其作用是不可替代的。
发明内容
针对现有技术中存在的上述技术问题，本发明提出了一种终端上行信号基带解调同步与频偏补偿装置及方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述目的，本发明采用如下技术方案：
一种终端上行信号基带解调同步与频偏补偿装置，包括基于功率触发的CP相关定时同步顶层电路、基于定时同步的DMRS子帧检测顶层电路、基于CP的频偏/相偏校正顶层电路以及基于PRACH信道定时同步顶层电路；其中，
基于功率触发的CP相关定时同步顶层电路，包括功率触发+边沿检测电路以及CP相关电路；
基于定时同步的DMRS子帧检测顶层电路，包括相邻两个DMRS符号搬移拼接新DMRS电路、本地DMRS互相关电路以及检测DMRS电路；
基于CP的频偏/相偏校正顶层电路，包括基于CP定位+相关累加+求反正切+累加求平均 +相位平均值的相位计算电路以及基于计算出的相位偏差、基于余弦+正弦方法、按照1ms累加的频偏校正逻辑电路；
基于PRACH信道定时同步顶层电路，包括基于PRACH的CP自相关电路、基于PRACH的去CP序列抽取电路、基于CP定位+相关累加+求反正切+累加求平均+相位平均值的 PRACH相位计算电路以及基于计算出的PRACH相位偏差、按照余弦+正弦方法、按照1ms 累加的PRACH频偏校正逻辑电路；
功率触发+边沿检测电路，被配置为用于输入终端上行信号的RMS检波与功率触发门限的上升沿判决；
CP相关电路，被配置为用于进行终端上行PUSCH/PUCCH信号与自身信号经过延时后的信号进行相关系数积分运算，理想值为1代表相关性最高；
相邻两个DMRS符号搬移拼接新DMRS电路，被配置为用于在流水线实时处理方式下，将前半帧DMRS数据缓存，待后半帧DMRS来临时及时采样，从而实时拼接加长版DMRS 信号；
本地DMRS互相关电路，被配置为用于本地预先存储好加长版DMRS信号与流水线实时拼接的加长版DMRS信号进行相关运算，理想值为1代表相关性最高；
检测DMRS电路，被配置为用于处理相关运算后的曲线，寻找并判别最大值的峰值点，以便准确判别尖峰位置；
基于CP定位+相关累加+求反正切+累加求平均+相位平均值的相位计算电路，被配置为用于计算PUSCH/PUCCH信号的频率和相位偏移量；
基于计算出的相位偏差、基于余弦+正弦方法、按照1ms累加的频偏校正逻辑电路，被配置为基于前一级已经计算出该子帧的相位偏差即频率偏差，为了矫正该偏差，将计算出的频率/相位偏移量，利用三角函数变换，逆向修正信号，以便抵消PUSCH/PUCCH信号在空间传输过程引入的偏移；
基于PRACH的CP自相关电路，被配置为用于终端上行PRACH信号与自身信号经过延时后的信号进行相关系数积分运算，理想值为1代表相关性最高；
基于PRACH的去CP序列抽取电路，被配置为用于PRACH信号的数据抽取，按照3GPP协议抽取数据；
基于CP定位+相关累加+求反正切+累加求平均+相位平均值的PRACH相位计算电路，被配置为用于计算PRACH信号的频率和相位偏移量；
基于计算出的PRACH相位偏差，按照余弦+正弦方法、按照1ms累加的PRACH频偏校正逻辑电路，被配置为基于前一级已经计算出该子帧的相位偏差即频率偏差，为了矫正该偏差，将计算出的频率/相位偏移量，利用三角函数变换，逆向修正信号，以便抵消PRACH信号在空间传输过程引入的偏移。
此外，本发明还提到一种终端上行信号基带解调同步与频偏补偿方法，该方法采用如上所述的一种终端上行信号基带解调同步与频偏补偿装置，具体包括如下步骤：
步骤1：通过功率触发+边沿检测电路，实现了输入信号的功率触发，并判断出功率信号的上升沿位置，得到粗略的定时同步，结合后面的CP自相关逻辑电路，精确计算出子帧头位置；
步骤2：通过CP相关电路，实现了输入信号定时同步位置与数据精确匹配；
步骤3：通过基于CP定位+相关累加+求反正切+累加求平均+相位平均值的相位计算电路，进行子帧CP精确定位与分段提取，根据3GPP协议规定，将提取后的多段CP进行相关系数计算，由于单个CP长度有限，抗干扰性不强，故引入全部CP参加计算，计算结果根据三角函数计算出角度，同时为平滑角度变化，进行算数平均计算，最终得到角度即相位平均值，此时，根据倍数转换关系，将相位转换为赫兹即频率；
步骤4：通过基于余弦+正弦方法、按照1ms累加的频偏校正逻辑电路，对基于CP定位 +相关累加+求反正切+累加求平均+相位平均值的相位计算电路输出的相位结果进行处理，将角度与π经过组合进行积分累加运算，得到校正补偿后的角度序列，该序列最后将与真实信号进行三角函数长发运算，以便抵消信号中存在的频偏和相偏；
步骤5：通过相邻两个DMRS符号搬移拼接新DMRS电路，根据功率触发+边沿检测电路的输出同步指示信号，进行DMRS信号精确定位，根据3GPP协议规定，将先提取的DMRS 信号与后半段的DMRS进行数据拼接；
步骤6：通过本地DMRS互相关电路，根据相邻两个DMRS符号搬移拼接新DMRS电路的输出数据，依据3GPP协议，拼接后的数据再与本地实现存好的加长版DMRS信号，通过本地DMRS互相关电路进行相关系数计算；
步骤7：通过检测DMRS电路，对本地DMRS互相关电路输出曲线进行判断，通过是否能够判断出峰值点，来准确判断出子帧编号以便给后面EVM计算提供参数依据；
步骤8：通过PRACH的CP自相关电路的精确定时的输出，定时同步指示信号；
步骤9：通过PRACH的去CP序列抽取电路，提取有效数据，实现了输入PRACH信号定时同步位置与数据精确匹配；
步骤10：通过基于CP定位+相关累加+求反正切+累加求平均+相位平均值的PRACH相位计算电路，计算出PRACH信号的角度即相位平均值频偏量；
步骤11：通过基于计算出的PRACH相位偏差，按照余弦+正弦方法、按照1ms累加的PRACH频偏校正逻辑电路，将计算出的频率/相位偏移量，利用三角函数变换，逆向修正信号，以便抵消PRACH信号在空间传输过程引入的偏移。
本发明所带来的有益技术效果：
本发明基于FPGA平台，对于PUSCH/PUCCH信号和PRACH信号实时同步和频偏相偏补偿，采用并行逻辑硬件FPGA逻辑设计，流水线实时处理5G SA/NSA终端上行信号，大大提升EVM解调效率；
本发明基于软件无线电理论、数字信号处理方法和嵌入式开发技术，应用于5GSA/NSA 移动通信标准标测试技术；在信令工作模式下或非信令工作模式下对5G SA/NSA、4G等3GPP 标准信号进行实时符号定时同步和频偏校正。特别是对于实时测试需要的场合，有效克服传统DSP处理器或软件算法处理的串行、非实时的缺点，解决5G SA/NSA、4G等终端上行信号解调测试的效率，大大降低终端厂家的产线测试时间，创造更多的价值。该方案利用FPGA 逻辑处理单元，联合RAM、高速硬线加法器/乘法器、相关运算、积分运算等模块，为高效解决实时通信信号解调分析提供一个可以应用的装置。
本发明实现了流水线、实时处理的5G SA/NSA基带信号符号与子帧定时同步以及频偏校正的需求；可高效地支持5G SA/NSA等终端射频指标快速高效处理。
附图说明
图1为定时同步与频偏校正FPGA总体方案原理框图；
图2为基于功率触发的CP相关定时同步顶层电路设计图；
图3为基于定时同步的DMRS子帧检测顶层电路设计图；
图4为基于CP的频偏/相偏校正顶层电路设计图；
图5为基于PRACH信道定时同步顶层电路设计图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
本发明主要涉及一种用于符合5G SA/NSA空口信号标准的终端上行信号基带解调同步与频偏补偿装置，主要组成如下：(1)基于功率触发的CP相关定时同步顶层电路，(2)基于定时同步的DMRS子帧检测顶层电路，(3)基于CP的频偏/相偏校正顶层电路，(4)基于PRACH信道定时同步顶层电路等；其中，四大部分顶层电路的输入信号为A/D采集信号，经过数字下变频(DDC)变为基带信号，共后级顶层电路模块处理。其中，基于CP的频偏/ 相偏校正顶层电路输出结果为频率误差、校正后的PUSCH/PUCCH信号I路数据和Q路数据以及数据Valid信号，FPGA嵌入式方案5G SA/NSA终端上行信号基带解调同步与频偏补偿总体方案原理如图1所示。
本方案的核心设计思想是：利用脉冲边沿功率触发思想快速捕获信号无线帧的到来，通过功率触发+边沿检测电路粗略定位无线帧头的相对位置，捕获成功后通知CP相关电路，基于相关系数叠加最大化原理，精确定位最大峰值点，进而得到无线帧的第一个子帧的起始位置，达到实时流水线方式精确定时的效果。基于功率触发的CP相关定时同步顶层电路如图2 所示。
在获得子帧定时同步信号后，可以实时判断流水线模式下PUSCH/PUCCH信道IQ数据的DMRS绝对位置，同时根据数据相关原理，基于两个DMRS数据联合进行相关运算，能获得更好的信噪比，减少误判，因此，该模块增加实时流水线方式数据搬移与匹配电路(基于DPRAM形成4096点DMRS)，形成加长版DMRS信号，此时在于本地存储的10个全量 DMRS集合进行并行相关计算，即可实时计算出哪一路是相关性最大的数据，从而实时检测出子帧号。另外，该数据处理方式，也起到定时同步补充的作用，因为DMRS相关同样通过换算，等效计算出子帧起始位置。基于定时同步的DMRS子帧检测顶层电路设计如图3所示。
流水线方式的频偏计算与补偿设计思想：无线信号频偏计算的方式很多，但效率和准确度较好的是，在时域进行频偏实时计算，同时在时域进行频偏的补偿，在补偿过程中，同步完成相位补偿。无线帧中有CP数据，该数据除了用作数据保护间隔，还承担频率和相位多普勒参数，因此我们根据无线帧的工作方式，提取全部子帧的CP进行计算，在进行线性平均尽量消除抖动影响。另外，为确保FPGA计算的精度，这里采用定点小数方式，数据位宽采用32bit。计算结果单位是角度，通过公式可以换算成Hz。另外，把计算出的相位偏差，以三角函数思想，对整个无线子帧进行还原与校正，确保处理的每个子帧数据都是矫正过的。基于CP的频偏/相偏校正顶层电路设计，如图4所示。
利用脉冲边沿功率触发电路的粗略定位，结合PRACH信道协议特点，按照PRACH格式分别进行自相关运算，精确捕获PRACH子帧起始位置；同时为满足后续频偏校正，需要对PRACH信道数据进行抽取，把一个子帧数据最终精简到1024，以便后级频偏校正处理。基于PRACH信道定时同步顶层电路设计，如图5所示。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
Claims (2)
1.一种终端上行信号基带解调同步与频偏补偿装置，其特征在于：包括基于功率触发的CP相关定时同步顶层电路、基于定时同步的DMRS子帧检测顶层电路、基于CP的频偏/相偏校正顶层电路以及基于PRACH信道定时同步顶层电路；其中，
基于功率触发的CP相关定时同步顶层电路，包括功率触发+边沿检测电路以及CP相关电路；
基于定时同步的DMRS子帧检测顶层电路，包括相邻两个DMRS符号搬移拼接新DMRS电路、本地DMRS互相关电路以及检测DMRS电路；
基于CP的频偏/相偏校正顶层电路，包括基于CP定位+相关累加+求反正切+累加求平均+相位平均值的相位计算电路以及基于计算出的相位偏差、基于余弦+正弦方法、按照1ms累加的频偏校正逻辑电路；
基于PRACH信道定时同步顶层电路，包括基于PRACH的CP自相关电路、基于PRACH的去CP序列抽取电路、基于CP定位+相关累加+求反正切+累加求平均+相位平均值的PRACH相位计算电路以及基于计算出的PRACH相位偏差、按照余弦+正弦方法、按照1ms累加的PRACH频偏校正逻辑电路；
功率触发+边沿检测电路，被配置为用于输入终端上行信号的RMS检波与功率触发门限的上升沿判决；
CP相关电路，被配置为用于进行终端上行PUSCH/PUCCH信号与自身信号经过延时后的信号进行相关系数积分运算，理想值为1代表相关性最高；
相邻两个DMRS符号搬移拼接新DMRS电路，被配置为用于在流水线实时处理方式下，将前半帧DMRS数据缓存，待后半帧DMRS来临时及时采样，从而实时拼接加长版DMRS信号；
本地DMRS互相关电路，被配置为用于本地预先存储好加长版DMRS信号与流水线实时拼接的加长版DMRS信号进行相关运算，理想值为1代表相关性最高；
检测DMRS电路，被配置为用于处理相关运算后的曲线，寻找并判别最大值的峰值点，以便准确判别尖峰位置；
基于CP定位+相关累加+求反正切+累加求平均+相位平均值的相位计算电路，被配置为用于计算PUSCH/PUCCH信号的频率和相位偏移量；
基于计算出的相位偏差、基于余弦+正弦方法、按照1ms累加的频偏校正逻辑电路，被配置为基于前一级已经计算出该子帧的相位偏差即频率偏差，为了矫正该偏差，将计算出的频率/相位偏移量，利用三角函数变换，逆向修正信号，以便抵消PUSCH/PUCCH信号在空间传输过程引入的偏移；
基于PRACH的CP自相关电路，被配置为用于终端上行PRACH信号与自身信号经过延时后的信号进行相关系数积分运算，理想值为1代表相关性最高；
基于PRACH的去CP序列抽取电路，被配置为用于PRACH信号的数据抽取，按照3GPP协议抽取数据；
基于CP定位+相关累加+求反正切+累加求平均+相位平均值的PRACH相位计算电路，被配置为用于计算PRACH信号的频率和相位偏移量；
基于计算出的PRACH相位偏差，按照余弦+正弦方法、按照1ms累加的PRACH频偏校正逻辑电路，被配置为基于前一级已经计算出该子帧的相位偏差即频率偏差，为了矫正该偏差，将计算出的频率/相位偏移量，利用三角函数变换，逆向修正信号，以便抵消PRACH信号在空间传输过程引入的偏移。
2.一种终端上行信号基带解调同步与频偏补偿方法，其特征在于：采用如权利要求1所述的一种终端上行信号基带解调同步与频偏补偿装置，具体包括如下步骤：
步骤1：通过功率触发+边沿检测电路，实现了输入信号的功率触发，并判断出功率信号的上升沿位置，得到粗略的定时同步，结合后面的CP自相关逻辑电路，精确计算出子帧头位置；
步骤2：通过CP相关电路，实现了输入信号定时同步位置与数据精确匹配；
步骤3：通过基于CP定位+相关累加+求反正切+累加求平均+相位平均值的相位计算电路，进行子帧CP精确定位与分段提取，根据3GPP协议规定，将提取后的多段CP进行相关系数计算，由于单个CP长度有限，抗干扰性不强，故引入全部CP参加计算，计算结果根据三角函数计算出角度，同时为平滑角度变化，进行算数平均计算，最终得到角度即相位平均值，此时，根据倍数转换关系，将相位转换为赫兹即频率；
步骤4：通过基于余弦+正弦方法、按照1ms累加的频偏校正逻辑电路，对基于CP定位+相关累加+求反正切+累加求平均+相位平均值的相位计算电路输出的相位结果进行处理，将角度与π经过组合进行积分累加运算，得到校正补偿后的角度序列，该序列最后将与真实信号进行三角函数长发运算，以便抵消信号中存在的频偏和相偏；
步骤5：通过相邻两个DMRS符号搬移拼接新DMRS电路，根据功率触发+边沿检测电路的输出同步指示信号，进行DMRS信号精确定位，根据3GPP协议规定，将先提取的DMRS信号与后半段的DMRS进行数据拼接；
步骤6：通过本地DMRS互相关电路，根据相邻两个DMRS符号搬移拼接新DMRS电路的输出数据，依据3GPP协议，拼接后的数据再与本地实现存好的加长版DMRS信号，通过本地DMRS互相关电路进行相关系数计算；
步骤7：通过检测DMRS电路，对本地DMRS互相关电路输出曲线进行判断，通过是否能够判断出峰值点，来准确判断出子帧编号以便给后面EVM计算提供参数依据；
步骤8：通过PRACH的CP自相关电路的精确定时的输出，定时同步指示信号；
步骤9：通过PRACH的去CP序列抽取电路，提取有效数据，实现了输入PRACH信号定时同步位置与数据精确匹配；
步骤10：通过基于CP定位+相关累加+求反正切+累加求平均+相位平均值的PRACH相位计算电路，计算出PRACH信号的角度即相位平均值频偏量；
步骤11：通过基于计算出的PRACH相位偏差，按照余弦+正弦方法、按照1ms累加的PRACH频偏校正逻辑电路，将计算出的频率/相位偏移量，利用三角函数变换，逆向修正信号，以便抵消PRACH信号在空间传输过程引入的偏移。
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