CN114374363A - 多尔蒂功率放大器和装置 - Google Patents

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Abstract

本公开涉及多尔蒂功率放大器和装置。描述了在载波路径中具有低电压驱动级并在峰值路径中具有高电压驱动级的多尔蒂功率放大器和装置。在实施例中，多尔蒂功率放大器具有被配置成在驱动级输出处使用第一偏置电压进行操作的载波路径驱动级晶体管，以及被配置成在末级输出处使用第二偏置电压进行操作的末级晶体管。峰值路径驱动级晶体管被配置成在所述驱动级输出处使用第三偏置电压进行操作，并且电耦合到所述峰值路径驱动级晶体管的所述驱动级输出的末级晶体管被配置成在所述末级输出处使用第四偏置电压进行操作，其中所述第三偏置电压至少是所述第一偏置电压的两倍大。

Description

多尔蒂功率放大器和装置
技术领域
本文中所描述的主题的实施例大体上涉及射频(RF)放大器，并且更具体地说，涉及功率晶体管装置和放大器以及制造此类装置和放大器的方法。
背景技术
无线通信系统越来越需要更高的效率以降低操作和系统成本。在无线通信系统发射器中，射频(RF)功率放大器是最消耗功率的元件之一，并且发射器RF功率放大器通常对耗散的总功率影响最大。因此，放大器和发射器设计者努力开发具有降低的功率消耗和功率损耗的RF功率放大器，同时维持或提高效率和RF带宽。
发明内容
描述了在载波路径中具有低电压驱动级并在峰值路径中具有高电压驱动级的多尔蒂功率放大器和装置。在实施例中，一种多尔蒂功率放大器具有：载波路径驱动级晶体管，所述载波路径驱动级晶体管具有驱动级输入和驱动级输出，其中所述载波路径驱动级晶体管被配置成在所述驱动级输出处使用第一偏置电压进行操作；载波路径末级晶体管，所述载波路径末级晶体管具有末级输入和末级输出，其中所述载波路径末级晶体管的所述末级输入电耦合到所述载波路径驱动级晶体管的所述驱动级输出，并且所述载波路径末级晶体管被配置成在所述末级输出处使用第二偏置电压进行操作；峰值路径驱动级晶体管，所述峰值路径驱动级晶体管具有驱动级输入和驱动级输出，其中所述峰值路径驱动级晶体管被配置成在所述驱动级输出处使用第三偏置电压进行操作；以及峰值路径末级晶体管，所述峰值路径末级晶体管具有末级输入和末级输出，其中所述峰值路径末级晶体管的所述末级输入电耦合到所述峰值路径驱动级晶体管的所述驱动级输出，并且所述峰值路径末级晶体管被配置成在所述末级输出处使用第四偏置电压进行操作，其中所述第三偏置电压至少是所述第一偏置电压的两倍大。
在实施例中，第一偏置电压为5伏。
在实施例中，所述第二偏置电压和所述第四偏置电压基本上彼此相等。
在实施例中，所述第二偏置电压至少是所述第一偏置电压的两倍大。
在实施例中，第一偏置电压为5伏。
在实施例中，所述第二偏置电压、所述第三偏置电压和所述第四偏置电压基本上彼此相等。
在实施例中，第一偏置电压大约为5伏。
在实施例中，所述第二偏置电压、所述第三偏置电压和所述第四偏置电压大约为28伏。
在实施例中，所述载波路径驱动级晶体管和所述载波路径末级晶体管被集成到半导体管芯中，其中所述半导体管芯是硅基管芯，所述载波路径驱动级晶体管是第一横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，并且所述载波路径末级晶体管是第二LDMOS FET。
在实施例中，所述载波路径驱动级晶体管被集成到第一半导体管芯中，其中所述半导体管芯是硅基管芯，所述载波路径驱动级晶体管是第一横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，并且所述载波路径末级晶体管被集成到第二半导体管芯中，其中所述第二半导体管芯是III-V族半导体管芯。
在实施例中，一种操作包括串联耦合的载波路径驱动级晶体管和载波路径末级晶体管以及串联耦合的峰值路径驱动级晶体管和峰值路径末级晶体管的多尔蒂功率放大器的方法包括：向所述载波路径驱动级晶体管的输出提供第一偏置电压；向所述载波路径末级晶体管的输出提供第二偏置电压；向所述峰值路径驱动级晶体管的输出提供第三偏置电压；以及向所述峰值路径末级晶体管的输出提供第四偏置电压；其中所述第三偏置电压至少是所述第一偏置电压的两倍大。
在实施例中，所述第一偏置电压小于10伏，并且所述第三偏置电压大于20伏。
在实施例中，所述第二偏置电压大于20伏，并且所述第四偏置电压大于20伏。
在实施例中，所述第一偏置电压大约为5伏，并且所述第三偏置电压大约为28伏。
在实施例中，所述第二偏置电压和所述第四偏置电压基本上彼此相等。
在实施例中，所述第二偏置电压至少是所述第一偏置电压的两倍大。
在实施例中，所述第二偏置电压、所述第三偏置电压和所述第四偏置电压基本上彼此相等。
在实施例中，所述第一偏置电压为5V。
在实施例中，一种多尔蒂功率放大器包括：载波路径驱动级晶体管，所述载波路径驱动级晶体管集成在第一半导体管芯中并具有驱动级输入和驱动级输出，其中所述载波路径驱动级晶体管被配置成在所述驱动级输出处使用第一偏置电压进行操作；载波路径末级晶体管，所述载波路径末级晶体管集成在所述第一半导体管芯中并且具有末级输入和末级输出，其中所述载波路径末级晶体管的所述末级输入电耦合到所述载波路径驱动级晶体管的所述驱动级输出，并且所述载波路径末级晶体管被配置成在所述末级输出处使用第二偏置电压进行操作，并且所述第二偏置电压至少是所述第一偏置电压的两倍大；峰值路径驱动级晶体管，所述峰值路径驱动级晶体管集成在第二半导体管芯中并具有驱动级输入和驱动级输出，其中所述峰值路径驱动级晶体管被配置成在所述驱动级输出处使用第三偏置电压进行操作；以及峰值路径末级晶体管，所述峰值路径末级晶体管集成在所述第二半导体管芯中并具有末级输入和末级输出，其中所述峰值路径末级晶体管的所述末级输入电耦合到所述峰值路径驱动级晶体管的所述驱动级输出，并且所述峰值路径末级晶体管被配置成在所述末级输出处使用第四偏置电压进行操作；其中所述第三偏置电压至少是所述第一偏置电压的两倍大。
在实施例中，所述第一半导体管芯是硅基管芯，所述载波路径驱动级晶体管是第一横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，并且所述载波路径末级晶体管是第二LDMOS FET。
在实施例中，所述第二偏置电压和所述第四偏置电压基本上彼此相等。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
当结合以下图式考虑时，可以通过参考具体实施方式和权利要求书来得到对主题的更完整理解，其中类似附图标记贯穿各图指代相似元件。
图1是根据示例实施例的功率放大器电路的示意性电路图；
图2是根据示例实施例的双级功率放大器集成电路(IC)的俯视图；
图3是根据实施例的图2的驱动级晶体管的一部分的横截面侧视图；
图4是根据实施例的图2的末级晶体管的一部分的横截面侧视图；
图5是根据示例实施例的多尔蒂(Doherty)功率放大器的简化示意图；
图6是根据示例实施例的多尔蒂功率放大器模块的俯视图；
图7是根据示例实施例的收发器模块的透视图；并且
图8是根据示例实施例的用于操作放大器的方法的流程图。
图9A、9B和9C是多尔蒂功率放大器的模拟性能的曲线图。
具体实施方式
多尔蒂功率放大器可具有两个多级路径。输入信号被分成两个相等部分，并且每个部分通过不同的多级放大路径来传导。然后组合两个放大的信号输出以产生最终的放大结果。如本文所描述，路径之一被称为载波放大器路径或主放大器路径。另一路径被称为峰值放大器路径。每个路径具有作为第一级的驱动级放大器，所述驱动级放大器将放大信号提供到作为第二级的末级放大器。使用晶体管来实施每个放大器，使得存在四个晶体管以及所有相关联的组件以支持输入、输出和放大功能。虽然本发明描述主要仅涉及两个级和两个路径，但本发明描述可应用于多尔蒂功率放大器或另一多级功率放大器的其它修改和变化。
本文公开了RF功率放大器架构的实施例，例如包括载波放大器路径的低电压驱动级(例如，5伏(V))和高电压末级(例如，28-32V)的多尔蒂功率放大器，所述载波放大器路径也称为主放大器路径。“低电压驱动级”在本文中用以指代被配置成以相对低的DC输出偏置电压(例如，漏极偏置电压)进行操作并且供应有相对低的DC输出偏置电压的功率放大器晶体管，并且“高电压末级”在本文中用以指代被配置成以相对高的DC输出偏置电压(例如，漏极偏置电压)进行操作并且供应有相对高的DC输出偏置电压的功率放大器晶体管。所描述的RF功率放大器架构还包括用于峰值放大器路径的高电压驱动级(例如，28-32V)和高电压末级(例如，28-32V)。
多尔蒂功率放大器用作传输链列阵(line up)的末级，还有其它用途。对于5G(第五代)大规模MIMO(多输入多输出)应用，多尔蒂功率放大器组件通常由容纳在单个封装内的多个级组成。为了提高系统列阵效率，多尔蒂功率放大器的增益可能与其效率一样重要。在一些多尔蒂功率放大器设计中，如果设计将多尔蒂功率放大器的增益增加XdB，则来自预驱动级的所需输出功率降低XdB。这可以显著降低预驱动级DC(直流)功耗，从而提高列阵效率。如本文所描述，具有多个级的多尔蒂功率放大器可使用载波放大器路径的低电压驱动级和峰值放大器路径的高电压驱动级，所述载波放大器路径也可被称为主放大器路径。多尔蒂功率放大器特别适用于快速增长和发展的5GmMIMO市场，但也有许多其它应用。
相比于以相同的相对高的电压(例如，28V或更高的电压)偏置驱动级和末级两者的输出或以相同的相对低的电压(例如，5V或更低的电压)偏置两个驱动级的输出的多尔蒂功率放大器，本文所公开的多尔蒂功率放大器可具有数个潜在的优点。一个优点可以是使用峰值放大器路径中的低电压驱动器来补偿原本可能损失的一些增益，如在一些常规系统中损失的增益，同时在载波放大器路径中利用提高的列阵效率的益处。另一个优点可以是通过使峰值放大器增益高于载波放大器增益来显著提高不对称多尔蒂功率放大器线性度。以此方式，多尔蒂功率放大器可以克服低电压载波和峰值驱动级的低增益缺点，但是可以通过仅在载波放大器路径上使用低电压驱动级来保持高效率优点。在无线通信系统中，传输和RF功率放大器是发射器中功耗最大的元件之一。因此，降低传输和RF功率放大器的总耗散功率可能对降低系统和操作成本有很大影响。所公开的多尔蒂功率放大器可提高多尔蒂功率放大器的增益以及其线性化效率。
例如，考虑到载波放大器路径(也称为主放大器路径)中相对低的输出偏置电压，本文所公开的低电压驱动级实施例可以被设计成与用于峰值放大器路径中的高电压驱动级相比具有明显更低的输出阻抗(例如，Z1，或驱动级晶体管的漏极中的阻抗)，所述高电压驱动级的输出以较高电压(例如，28V或更高)偏置。举例来说，低电压驱动级的实施例可以具有小于10欧姆的输出阻抗，而高电压驱动级可以具有60欧姆或更高的输出阻抗。载波放大器路径和峰值放大器路径两者中的末级的输入阻抗(例如，Z2，或末级晶体管的栅极中的阻抗)可仅为几欧姆(例如，2-5欧姆或更低)。为了匹配载波路径低电压驱动级输出与载波路径高电压末级输入之间的阻抗，与峰值放大器路径的阻抗变换比率相比，级间阻抗匹配网络可具有显著减小的阻抗变换比率(即，驱动级的输出阻抗与末级的输入阻抗的比率)。例如，对于峰值放大器路径，28V驱动级可能需要约30:1至50:1的阻抗变换比率(例如，约60-100欧姆Z1至约2欧姆Z2)，而具有低电压驱动级的载波放大器路径可能仅需要小于10:1的阻抗变换比率(例如，约2.5:1至5:1，对应于约5-10欧姆Z1至约2欧姆Z2的阻抗变换比率)。
由于载波放大器路径中仅需要相对低的阻抗变换比率，因此载波放大器路径中的级间阻抗匹配网络可以是相对简单的(例如，阻抗匹配级和无源组件更少)。因此，与峰值放大器路径的级间阻抗匹配网络中引发的损耗相比，在操作期间，级间阻抗匹配网络损耗可以显著降低(例如，降低3分贝(dB)或更高)。
当多尔蒂功率放大器在从峰值功率明显回退的功率下操作时，多尔蒂功率放大器的效率主要由载波路径放大器效率决定。在载波放大器路径中存在载波路径低电压驱动级的情况下，从驱动级到末级的阻抗变换比率低得多，这可减少级间阻抗匹配网络损耗，从而降低驱动级所需的输出功率。因此，当多尔蒂功率放大器在降低的功率下传输时，载波路径驱动级的DC功耗可显著降低，从而显著提高载波放大器路径的列阵效率。然而，也可能减少载波放大器路径的列阵增益。举例来说，对于5V驱动级LDMOS(横向扩散金属氧化物半导体)载波放大器路径，与28V驱动级LDMOS载波放大器路径相比，输出增益可下降至少3dB。
为了增加多尔蒂功率放大器的总体增益，将高电压DC偏置施加到峰值放大器路径的驱动级。在多尔蒂功率放大器的峰值侧上具有高得多的列阵增益的情况下，系统可克服可能是在两条路径上具有低电压驱动级的放大器中固有的可能相对低的总系统增益。将功率增大到如本文所描述的峰值路径驱动级可以使多尔蒂增益提高多达2dB。在常规对称多尔蒂功率放大器中，通过功率分配器将输入RF信号分成两个部分，一个部分用于载波放大器路径，并且另一个部分用于峰值放大器路径。功率分配器向多尔蒂功率放大器的两个路径中的每一个路径提供相等的输入信号功率。不对称多尔蒂功率放大器的峰值路径放大器比其载波路径放大器大，并且功率分配器可将更多功率分到峰值放大器路径。以类似于不对称多尔蒂功率放大器的方式，当低电压输入驱动级用于峰值放大器路径时，可通过功率分配器将更多输入信号功率发送到峰值放大器路径的驱动级以补偿驱动级的低DC偏置。在一些实施方案中，将3dB(或更高)的较高功率从功率分配器施加到峰值路径驱动级。然而，因此，与输入处的等分相比，当将较高功率施加到峰值路径时，多尔蒂增益下降约2dB。
在每个路径中，当用于驱动级晶体管和末级晶体管的半导体技术相同时，驱动级晶体管和末级晶体管可一体地形成在单个半导体基板上(例如，在每个路径中，驱动级和末级两者可以是集成在单个硅基管芯中的硅基晶体管)，其中用于载波放大器路径的驱动级晶体管是针对低电压操作定制的，并且用于峰值放大器路径的驱动级晶体管以及两个末级晶体管是针对高电压操作定制的。单独的管芯可用于载波路径和峰值路径，或单个管芯可包括用于载波路径和峰值路径的驱动级晶体管和末级晶体管。因此，可以实现一体程度更高的列阵，从而形成有成本效益和高产量的解决方案，所述解决方案有吸引力且适用于大规模多输入/多输出(MIMO)应用。尽管如此，任何组件，并且特别是任何大功率RF组件，可替换地集成到III-V族半导体管芯(例如，氮化镓(GaN)FET)中。可替换的是，载波路径驱动级晶体管(和可能的峰值路径驱动级晶体管)可集成到第一半导体管芯中，其中所述半导体管芯是硅基管芯，并且载波路径驱动级晶体管是第一横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)。载波路径末级晶体管(和可能的峰值路径末级晶体管)可集成到第二半导体管芯中，其中第二半导体管芯是III-V族半导体管芯。这可优化每个晶体管的性能。
此外，本发明的实施例可以充分利用可用的低电压电源(例如，5V电源)，所述电源也可以用于为RF发射器或收发器的其它RF子系统(例如，发射器功率放大器前置驱动器、传输/接收开关、双工器和/或接收器低噪声放大器)供电。因此，低电压电源可能不会提出将另外增加系统成本的独特要求。
根据各种示例两级功率放大器实施例，图1是包括低电压驱动级和高电压末级的功率放大器电路100的示意性电路图，并且图2是实施图1的功率放大器电路100的功率放大器集成电路(IC)200的俯视图。为了清楚和简洁起见，下文将一起描述图1和2。
如在图2中最佳示出，与功率放大器电路100的组件相对应的功率放大器IC 200的许多组件可作为安装到主基板292的安装表面的单个管芯耦合到半导体管芯290或与半导体管芯290一体形成。例如，如将结合图6更详细地描述，主基板292可以是小型印刷电路板(PCB)，但可替换的是，主基板292可以是导电封装凸缘或其它合适的基板。如还将结合图6更详细地描述，主基板292可包括嵌入式、导电和导热硬币294或热通孔，其被配置成提供接地参考电压并充当散热片，并且半导体管芯290可安装到导电硬币294或热通孔。
在实施例中，功率放大器电路100和功率放大器IC 200适用于放大RF信号，并且各自包括RF输入102、202，输入级阻抗匹配网络110、210，驱动级晶体管130、230，级间阻抗匹配网络140、240，末级晶体管160、260，第一输入DC偏置电路和第二输入DC偏置电路120、170、220、270，第一输出DC偏置电路和第二输出DC偏置电路150、180、250、280，以及RF输出104、204。在图2的实施例中，第二输出(漏极)偏置电路280实际上可在芯片外实施(即，第二输出(漏极)偏置电路280电耦合到功率放大器IC 200，但不与其一体地形成)。在可替换的实施例中，与DC偏置电路220、250和270的实施方案类似，第二输出(漏极)偏置电路280可在芯片上实施。
RF输入102、202和RF输出104、204各自可包括导体，所述导体被配置成使得功率放大器电路100和功率放大器IC 200能够与外部电路系统(未示出)电耦合。例如，如图2中所描绘，RF输入202包括导电键合垫，所述导电键合垫暴露在半导体管芯290的顶表面处，并且被配置成用于附接一组一个或多个键合线201(例如，如参考图2所描述的键合线阵列)。RF输出204电耦合到末级晶体管260的输出/漏极端264(或是与所述输出/漏极端264相同的导电结构)，所述末级晶体管260也可以是暴露在半导体管芯290的顶表面处的导电键合垫。第一组键合线201被配置成将输入RF信号从外部电路系统(例如，如参考图7所描述的前置放大器装置730)传送到RF输入202，并且第二组键合线，例如键合线阵列203，被配置成将输出RF信号从RF输出204传送到外部电路系统(例如，如参考图7所描述的双工器760)。
输入级阻抗匹配网络110、210电耦合在RF输入102、202与驱动级晶体管130、230的输入/栅极端132、232之间。另外，级间阻抗匹配网络140、240电耦合在驱动级晶体管130、230的输出/漏极端134、234与末级晶体管160、260的输入/栅极端162、262之间。末级晶体管160、260的输出/漏极端164、264电耦合到RF输出104、204(或是与所述RF输出104、204相同的导电结构)。
每个晶体管130、160、230、260的特征在于输入阻抗和输出阻抗，例如，驱动级晶体管130、230的输出阻抗(Z1)和末级晶体管160、260的输入阻抗(Z2)。输入级阻抗匹配网络110、210和级间阻抗匹配网络140、240各自被配置成执行到晶体管130、160、230、260的输入阻抗和输出阻抗、从所述输入阻抗和输出阻抗或在所述输入阻抗和输出阻抗之间的所需阻抗变换。
例如，输入级阻抗匹配网络110、210被配置成将功率放大器电路100或功率放大器IC 200的阻抗升高到较高(例如，中间或更高)阻抗水平(例如，在约2欧姆到约50欧姆或更高的范围内)。根据实施例，输入级阻抗匹配网络110、210包括并联电感元件112、212和串联电容114、214。并联电感元件112、212具有电耦合到RF输入102、202的第一端，以及电耦合到接地参考节点(例如，利用基板穿孔(TSV)或贯穿掺杂沉降区电耦合到作为导电背侧接触件380的导电层，如参考图3、4所描述)的第二端。串联电容114、214具有电耦合到RF输入102、202的第一端(或电极)，以及电耦合到驱动级晶体管130、230的输入/栅极端132、232的第二端(或电极)。根据实施例，并联电感元件112、212的电感值可以在约0.1纳亨(nH)至约10nH之间的范围内，并且并联电容114、214的电容值可以在约0.1皮法(pF)至约30pF之间的范围内，但这些组件中的每一个组件的分量值也可以低于或高于上述给定范围。
级间阻抗匹配网络140、240被配置成使驱动级晶体管130、230的输出阻抗(Z1)与末级晶体管160、260的输入阻抗(Z2)匹配。根据实施例，级间阻抗匹配网络140、240包括串联电感元件142、242，串联电容144、244以及并联电感元件152、252。串联电感元件142、242和串联电容144、244在驱动级晶体管130、230的输出/漏极端134、234与末级晶体管160、260的输入/栅极端162、262之间彼此串联耦合，其中在这两个串联耦合的组件之间有中间节点143。更具体地说，串联电感元件142、242具有电耦合到驱动级晶体管130、230的输出/漏极端134、234的第一端，以及电耦合到中间节点143的第二端。串联电容144、244具有电耦合到中间节点143的第一端(或电极)，以及电耦合到末级晶体管160、260的输入/栅极端162、262的第二端(或电极)。并联电感元件152、252具有电耦合到中间节点143的第一端，以及(例如，通过电容器154、254)电耦合到接地参考节点的第二端。根据实施例，串联电感元件142、242可具有在约0.1nH至约10nH之间的范围内的电感值。串联电容144、244可具有在约0.1pF至约30pF之间的范围内的电容值，并且并联电感元件152、252可具有在约0.1nH至约10nH范围内的电感值，但这些组件中的每一个组件的分量值也可以低于或高于上述给定范围。
如图2所示，电感元件112、142、152、212、242、252和电容114、144、214、244可以一体地形成在半导体管芯290中。例如，电感元件112、142、152、212、242、252可以实施为由半导体管芯290的内建层(例如，如参考图3、4所描述的内建层304)的图案化导电部分形成的螺旋电感器，并且电容114、144、214、244可以实施为形成在半导体管芯290的内建层中的金属-绝缘体-金属(MIM)电容器。在可替换实施例中，电感元件112、142、152、212、242、252和电容114、144、214、244中的一些或全部可以实施为表面安装的“芯片”组件，所述组件物理地耦合到半导体管芯290的顶表面，并且通过暴露在半导体管芯290的顶表面处的键合垫或其它接触件(未示出)电耦合。另外，在其它可替换实施例中，电感元件112、142、152、212、242、252中的一些或全部电感元件可以实施为键合线。
驱动级晶体管和末级晶体管130、160、230、260是功率放大器电路100和功率放大器IC 200的有源组件。晶体管130、160、230、260中的每一个晶体管被配置成放大通过晶体管130、160、230、260传导的RF信号。如本文中所使用，术语“晶体管”意指场效应晶体管(FET)或另一类型的合适的晶体管。例如，“FET”可以是金属氧化物半导体FET(MOSFET)、横向扩散MOSFET(LDMOS FET)、增强型或耗尽型高电子迁移率晶体管(HEMT)或另一类型的FET。本文中的描述将每个晶体管称为包括输入端(或控制端)和两个导电端。例如，使用与FET相关联的术语，“输入端”是指晶体管的栅极端，并且第一导电端和第二导电端是指晶体管的漏极端和源极端(或反之亦然)。
驱动级晶体管130、230包括输入/栅极端132(例如，输入/栅极端232)、例如输出/漏极端134(例如，“输出”或漏极端234)的第一导电端和例如源极端135(例如，图2中未示出的源极端)的第二导电端。类似地，末级晶体管160、260包括输入/栅极端162(例如，栅极端262)、输出/漏极端164(例如，第一导电端264)和源极端165(例如，图2中未示出的第二导电端)。
在具体实施例中，每个晶体管130、160、230、260包括安置在其输入/栅极端132、162、232、262与其输出/漏极端134、164、234、264之间的有源区域。如参考图2-4所描述，晶体管230、260的有源区域各自包括多个细长、平行对准且交叉指形的漏极区(例如，如参考图3、4所描述的交叉指形漏极区340、440的多个平行对准例项)和源极区(例如，如参考图3、4所描述的源极区330、430的多个平行对准例项)，其中每个漏极区和每个源极区是形成在基底半导体基板(例如，如参考图3所描述的基底半导体基板302)中的掺杂半导体区。
可变导电沟道区和漏极漂移区(例如，如参考图3、4所描述的漂移区350、450)存在于邻近的源极区与漏极区之间。导电(例如，多晶硅或金属)栅极结构(例如，如参考图3、4所描述的栅极结构310、410)在细长沟道区上方并沿着所述细长沟道区延伸。驱动级晶体管230的栅极结构与第一栅极歧管电耦合在一起，并且晶体管260的栅极结构与第二栅极歧管电耦合在一起。晶体管230、260的每个栅极歧管紧密地电耦合到所述晶体管230、260的相应输入/栅极端232、262。类似地，驱动级晶体管230的漏极区与第一漏极歧管电耦合在一起，并且末级晶体管260的漏极区与第二漏极歧管电耦合在一起。晶体管230、260的每个漏极歧管紧密地电耦合到所述晶体管230、260的相应输出/漏极端234、264。每组邻近的漏极区与源极区以及位于邻近的漏极区与源极区之间的沟道区之上的栅极结构(例如，如参考图3、4所描述的栅极结构310、410)由于其细长形状而可以被称为“晶体管指状件”。每个晶体管130、160、230、260包括在晶体管的有源区域内的多个并联晶体管指状件。
在各种实施例中，功率放大器电路100和功率放大器IC 200各自包括DC偏置电路120、150、170、180、220、250、270、280，其被配置成向晶体管130、160、230、260的输入/栅极端132、162、232、262和输出/漏极端134、164、234、264提供DC偏置电压。输入DC偏置电路120、170、220、270中的每一个输入DC偏置电路被配置为“并联电感”(或并联L)电路，所述并联电感电路包括串联连接在晶体管输入/栅极端132、162、232、262与接地参考电压之间的电感元件122、172、222、272和电容器124、174、224、274，其中在每个电感器/电容器对之间有中间节点和接触件105、107、205、207。类似地，输出DC偏置电路150、180、250、280中的每一个输出DC偏置电路被配置为“并联电感”(或并联L)电路，所述并联电感电路包括串联连接在晶体管的输出/漏极端134、164、234、264与接地参考电压之间的电感元件152、182、242、252和电容器154、184、254、284，其中在每个电感器/电容器对之间有中间节点和接触件106、108、206、208。根据实施例，节点和接触件205、206、207(对应于节点和接触件105-107)被实施为导电键合垫，所述导电键合垫暴露在半导体管芯290的顶表面处并且被配置成用于附接一个或多个键合线。节点和接触件208(对应于节点108)被实施为主基板292的顶表面上的图案化导电层的一部分。节点和接触件208被配置成用于附接一个或多个键合线(例如，如参考图2所描述的键合线阵列282)。
根据实施例，电感元件222、252、272和电容器224、254、274一体地形成在半导体管芯290中。例如，电感元件222、252、272中的每一个电感元件可以实施为由半导体管芯290的内建层(例如，如参考图3、4所描述的内建层304)的图案化导电部分形成的螺旋电感器，并且电容器224、254、274中的每一个电容器可以实施为形成在半导体管芯290的内建层中的金属-绝缘体-金属(MIM)电容器。在可替换实施例中，电感元件222、252、272和电容器224、254、274中的一些或全部可以实施为表面安装的“芯片”组件，所述组件物理地耦合到半导体管芯290的顶表面或者主基板292，并且通过暴露在半导体管芯290的顶表面或者主基板292处的键合垫或其它接触件(未示出)电耦合。另外，在其它可替换实施例中，电感元件222、252、272中的一些或全部电感元件可以实施为键合线。举例来说，在图2的实施例中，键合线阵列282将电感元件实施为电耦合在末级晶体管260的输出/漏极端264与节点和接触件208之间的一组键合线，并且电容器284被实施为耦合到主基板292的顶表面的片式电容器。
如图2所示，输出/漏极端264被配置成使得多个键合线阵列203、282能够以角度偏移(例如，垂直)朝向耦合到输出/漏极端264。更具体地说，输出/漏极端264具有键合线阵列203所连接到的细长第一导电键合垫265，以及另一键合线阵列282所连接到的细长第二导电侧垫266(或“键合垫”)。出于在图6的论述中将显而易见的原因，输出/漏极端264还可以包括另一键合线阵列可连接到的细长第三导电侧垫267(或“键合垫”)。在任何情况下，第二导电侧垫266和第三导电侧垫267可耦合或连接到细长第一导电键合垫265的相对端。在实施例中，第二导电侧垫266和第三导电侧垫267的最长尺寸可垂直于第一导电键合垫的最长尺寸朝向。
根据实施例，电容器124、154、174、184、224、254、274、284中的每一个电容器的电容值足够高(例如，大于约60pF)以确保每个节点和接触件105、106、107、108、205、206、207、208对应于RF低阻抗点(例如，“RF冷点”或“伪RF冷点”)。换句话说，每个节点和接触件105、106、107、108、205、206、207、208表示电路中用于RF信号的低阻抗点。这确保通过DC偏置电路120、150、170、180、220、250、270、280损失的RF信号能量最小。
为了向晶体管130、160、230、260的输入/栅极端132、162、232、262和输出/漏极端134、164、234、264提供偏置电压，外部栅极或漏极DC偏置电压电源126、156、176、186(图2中未示出)连接到每个节点和接触件105、106、107、108、205、206、207、208。更具体地说，驱动级栅极电源126连接到节点和接触件105、205以向驱动级晶体管130、230的输入/栅极端132、232提供DC偏置电压。驱动级LV(低电压)漏极电源156连接到节点和接触件106、206，以向驱动级晶体管130、230的输出/漏极端134、234提供DC偏置电压。末级栅极电源176连接到节点和接触件107、207，以向末级晶体管160、260的输入/栅极端162、262提供DC偏置电压，并且末级HV漏极电源186连接到节点和接触件108、208以向末级晶体管160、260的输出/漏极端164、264提供DC偏置电压。驱动级栅极电源126和末级栅极电源176各自可以提供在约0.5V至约3.5V范围内的DC栅极偏置电压，但DC栅极偏置电压还可以更低或更高。
根据实施例，驱动级漏极电源156和末级漏极电源186分别向晶体管130、230和160、260提供基本不同的DC漏极偏置电压。更具体地说，相比于由末级HV漏极电源186向节点和接触件108、208(且因此向末级晶体管160、260的输出/漏极端164、264)提供的DC漏极偏置电压，驱动级LV漏极电源156向节点和接触件106、206(且因此向驱动级晶体管130、230的输出/漏极端134、164)提供的DC漏极偏置电压明显更低。因此，驱动级LV漏极电源156可以被称为驱动级低电压(LV)电源，并且驱动级晶体管130、230可以被称为低电压驱动级，而末级HV漏极电源186可以被称为末级高电压(HV)电源，并且末级晶体管160、260可以被称为高电压末级。
在具体实施例中，驱动级LV漏极电源156提供小于约10V的DC偏置电压，并且在更具体实施例中，驱动级LV漏极电源156提供约5V的DC偏置电压。如将结合图7更详细地描述，驱动级LV漏极电源156优选地供应也可以由RF系统中的其它电路系统(例如，由如参考图7所描述的发射器或收发器模块700的前置放大器装置730、双工器760和/或低噪声放大器(LNA)装置750)利用的DC偏置电压。例如，驱动级LV漏极电源156可以是商用现成(或标准)电源，但驱动级LV漏极电源156也可以是自定义电源。在具体实施例中，末级HV漏极电源186提供的DC偏置电压至少是驱动级LV漏极电源156的DC偏置电压的两倍大。例如，末级HV漏极电源186可以提供大于约20V(例如，在28-32V或更高的范围内)的DC偏置电压。在各种实施例中，由末级HV漏极电源186提供的DC偏置电压与由驱动级LV漏极电源156提供的DC偏置电压的比率大于2(例如，在2与10之间的范围内)。在更具体实施例中，当由末HV级漏极电源186提供的DC偏置电压为约28-32V并且由驱动级LV漏极电源156提供的DC偏置电压为约5V时，所述比率在约5.6与约6.4之间。
根据如图所示的载波放大器路径的实施例，驱动级晶体管130、230和末级晶体管160、260以彼此不同的方式配置，以分别在相对低和相对高的DC漏极偏置电压下有效地操作。驱动级晶体管130、230被配置成具有与末级晶体管160、260相比显著较低的功率密度和显著较低的漏极-源极“导通”电阻(RDS(on))(即，当驱动级晶体管130、230完全接通时，输出/漏极端134与第二导电源极端135之间的总电阻)。例如，驱动级晶体管130、230的功率密度可以在约0.1瓦每毫米(W/mm)至约0.2W/mm的范围内，而末级晶体管160、260的功率密度可以在约0.9W/mm至约1.3W/mm的范围内(例如，末级晶体管160、260的功率密度比驱动级晶体管130、230的功率密度大至少200％(即，3倍)，并且可能比驱动级晶体管130、230的功率密度大高达10倍或更多倍)。另外，驱动级晶体管130、230的RDS(on)可以在约5欧姆-毫米至约10欧姆-毫米的范围内，而末级晶体管160、260的RDS(on)可以在约10欧姆-毫米至约15欧姆-毫米的范围内(例如，末级晶体管160、260的RDS(on)大于驱动级晶体管130、230的RDS(on)，并且在一些情况下比所述驱动级晶体管130、230的RDS(on)大高达三倍)。
由于驱动级晶体管130、230被配置成以相对低的DC漏极偏置电压进行操作，因此驱动级晶体管130、230的性能可以被优化(例如，较低的导通电阻(RDS(on)))。为了实现此优化，驱动级晶体管130、230可以被设计成具有明显低于末级晶体管160、260的击穿电压。尽管可以用多种方式来实现击穿电压的差，但根据具体实施例，可以通过将驱动级晶体管130、230配置成在每个晶体管指状件内的栅极与漏极之间具有明显较短的漂移区来实现所述差。为了示出，图3和4描绘了根据实施例的图2的驱动级晶体管230和末级晶体管260的部分的横截面侧视图。更具体地说，图3和4中的每一个分别描绘了透过驱动级晶体管230(图3)和末级晶体管260(图4)内的单个晶体管指状件的横截面侧视图。
驱动级晶体管230(图3)和末级晶体管260(图4)两者与半导体管芯290一体地形成，但在其它实施例中，半导体管芯290可形成于单独的管芯中。更具体地说，半导体管芯290包括基底半导体基板302，以及在基底半导体基板302的顶表面303上方的多个内建层304(图3和4中仅示出内建层304的下部部分，以避免不必要的细节)。在具体示例实施例中，基底半导体基板302是高电阻率硅基板(例如，体电阻率在约1000欧姆/厘米(cm)至约100,000欧姆/厘米或更大的范围内的硅基板)。可替换的是，基底半导体基板可以是半绝缘砷化镓(GaAs)基板(例如，体电阻率高达108欧姆/厘米的GaAs基板)或另一合适的高电阻率基板。在又一可替换实施例中，基底半导体基板可以是氮化镓(GaN)基板、碳化硅(SiC)基板(例如，以容纳例如在SiC上生长的GaN外延层)或其它III-V半导体基板的多种变体中的任一种。使用高电阻率基板的优点在于：与不利用高电阻率基板的放大器管芯相比，此类基板可以使各种管芯上电路系统表现出相对低的损耗。然而，在其它实施例中，可以使用电阻率较低(或导电性较高)的基板。
在基底半导体基板302是高电阻率基板的实施例中，可以使用基板穿孔(TSV，未示出)在基底半导体基板302的顶表面303与基板305的底表面上的导电背侧接触件380之间形成导电路径。可替换的是，对于电阻率较低(或导电性较高)的基板，可以至少部分地使用低电阻率沉降区在顶表面303与导电背侧接触件380之间形成导电路径。在任何情况下，当半导体管芯290集成到较大的电气系统中时，导电背侧接触件380可连接到地面(例如，连接到如参考图2所描述的导热硬币294或热通孔)，并且TSV(或沉降区)可用于将源极区330、430和其它组件(例如，如参考图2所描述的电感器212和电容器224、254、274)电连接到地面。
每个晶体管230、260包括由基底半导体基板302的顶表面303支撑的栅极结构310、410，以及掺杂的源极区330、430和漏极区340、440(或更一般来说，“电流承载区”)，所述漏极区340、440在栅极结构310、410的任一侧上从顶表面303延伸到基底半导体基板302中。每个源极区330、430和漏极区340、440或其部分的掺杂剂浓度可以处于足以与电极或互连件336、436和342、442建立欧姆接触的水平。
根据实施例，每个源极区330、430可以沿着栅极结构310、410的第一侧壁320、420安置或与所述第一侧壁320、420对准。此外，每个漏极区340、440可以与栅极结构310、410的第二相对侧壁318、418在基底半导体基板302的顶表面303上横向分离，并且漂移区350、450从每个漏极区340、440横向延伸到每个栅极结构310、410。
每个晶体管230、260还包括在栅极结构310、410下方的基底半导体基板302中的阱或扩散区332、432。在操作期间，沟道或沟道区经由将(例如，由如参考图1所描述的驱动级LV漏极电源156或末级HV漏极电源186供应的)DC偏置电压施加到栅极结构310、栅极结构410的导电部分而形成在基底半导体基板302的顶表面303处的阱或扩散区332、432中。如先前所论述，在操作期间，驱动级晶体管230的漏极区340在比施加到末级晶体管260的漏极区440的偏置电压明显更低的偏置电压下偏置。
半导体管芯290可以包括覆盖顶表面303的一个或多个钝化层370。一个或多个屏蔽板322、422、424可以安置在邻近电介质或钝化层370之间。如图3和4所指示，对于驱动级晶体管230(其仅包括单个屏蔽板322)和末级晶体管260(其包括两个屏蔽板422、424)，屏蔽板322、422、424的配置可以不同。在任何情况下，屏蔽板322、422、424可以帮助保护栅极电介质免受由在由漏极-源极电压产生的电场下加速的电荷载流子(即，“热载流子”)引起的损坏或降级。屏蔽板322、422、424还可以帮助减小漂移区350、450中的最大电场。屏蔽板322、422、424可以接地或以其它方式偏置以阻止将此类热载流子注入到栅极结构310、410下方的氧化物或其它电介质材料和/或漂移区350、450上方的氧化物或其它电介质材料中。
根据实施例，驱动级晶体管230中的漂移区350的长度360(即，从栅极结构310的第二相对侧壁318到漏极区340的尺寸)明显短于末级晶体管260中的漂移区450的长度460(即，从栅极结构410的第二相对侧壁418到漏极区440的尺寸)，这使得驱动级晶体管230的RDS(on)和击穿电压相比于末级晶体管260的RDS(on)和击穿电压明显更低。在一些实施例中，例如，驱动级晶体管230中的漂移区350的长度360可以在约0.5微米至约1.5微米的范围内(例如，约1.0微米)，而末级晶体管260中的漂移区450的长度460可以在约2.0微米至约3.5微米的范围内(例如，约2.8微米)。换句话说，末级晶体管260中的漂移区450的长度460比驱动级晶体管230中的漂移区350的长度360大至少50％(例如，在约50％至约600％的第一范围内，或在约100％至约200％的第二范围内)。长度360、460也可以小于或大于上述给定范围。基本上，与末级晶体管260的漂移区450的长度460相比，为驱动级晶体管230中的漂移区350建立明显较短长度360使得驱动级晶体管230的RDS(on)明显低于末级晶体管260的RDS(on)(例如，至少低约40％-50％)，并且使得驱动级晶体管230的击穿电压明显低于末级晶体管260的击穿电压(例如，至少低约50％-60％)。换句话说，末级晶体管260的击穿电压可以明显高于驱动级晶体管230的击穿电压(例如，高至少约100％-150％)。例如，驱动级晶体管230的击穿电压可以在约25V至约40V的范围内(例如，约32V)，并且末级晶体管260的击穿电压可以在约65V至约80V的范围内(例如，约71V)。
除了具有较低的RDS(on)之外，驱动级晶体管130、230的较低功率密度还使得驱动级晶体管230能够被设计成与末级晶体管260相比每单位宽度(如参考图2所描述的水平尺寸)具有更多的晶体管指状件。通过在驱动级晶体管230中每单位宽度提供更多的晶体管指状件，驱动级晶体管230的RDS(on)可以相对于末级晶体管260的RDS(on)进一步减小，而不消耗大量的额外管芯面积。在实施例中，驱动级晶体管230的减小的RDS(on)允许针对驱动级晶体管230的较低电压操作优化驱动级晶体管230的频率响应和效率。
尽管在上文所描述的实施例中，击穿电压和RDS(on)差是至少部分地通过在驱动级晶体管230中实施长度360比在末级晶体管260中实施的漂移区450的长度460短的漂移区350来实现的，但也可以用其它方式来实现所述击穿电压和RDS(on)差。例如，也可以通过使用不同掺杂度、不同漂移区宽度(进入图3、4中的页面的尺寸)、不同漂移区深度(图3、4中的竖直尺寸)、不同漂移区长度的各种组合和/或通过以不同方式配置驱动级晶体管230和末级晶体管260的其它特性来实现击穿电压和RDS(on)差。换句话说，漂移区350、450具有从不同掺杂度、不同漂移区宽度、不同漂移区深度和不同漂移区长度中选择的一个或多个不同的特性。
较短漂移区350和其它所选择的不同特性特别适用于如在载波路径放大器中使用的低电压驱动级晶体管，这至少是因为载波路径驱动级晶体管被配置成在较低的偏置电压下进行操作。另一方面，峰值路径驱动级晶体管以较高的偏置电压进行操作。因此，峰值路径驱动级晶体管的漂移区可较类似于末级晶体管的较长漂移区450。
再次参考图1和2，并且考虑到上文所描述的驱动级晶体管和末级晶体管130、160、230、260的特性以及提供到驱动级晶体管130、230的相对低的输出偏置电压，具有低漏极电压电源的驱动级晶体管130、230的输出阻抗(例如，Z1，或驱动级晶体管130、230的漏极中的阻抗)可以明显低于高电压驱动晶体管(例如，在驱动晶体管以例如28V或更高的较高电压来偏置所述驱动晶体管的输出的系统中)的输出阻抗。例如，具有低漏极电压电源的驱动级晶体管130、230的实施例的输出阻抗可以小于10欧姆(例如，5-10欧姆)，而高电压驱动级的输出阻抗可以为60-100欧姆或更高。相比之下，末级晶体管160、260的输入阻抗(例如，Z2，或末级晶体管160、260的栅极中的阻抗)可以仅为几欧姆(例如，1-3欧姆)。因此，在实施例中，驱动级晶体管130、230的输出阻抗Z1(例如，小于约10欧姆)可以与末级晶体管160、260的输入阻抗Z2(例如，在约1欧姆与3欧姆之间)匹配。这为具有低漏极电压电源的驱动级晶体管130、230的输出与末级晶体管160、260的输入之间易于实现的阻抗匹配提供了低变换比率。
如先前所论述，功率放大器电路100和功率放大器IC 200各自包括级间阻抗匹配网络140、240，所述级间阻抗匹配网络140、240电耦合在驱动级晶体管130、230的输出/漏极端134、234与具有高漏极电压电源的末级晶体管160、260的输入/栅极端162、262之间。级间阻抗匹配网络140、240被配置成使驱动级晶体管130、230的输出阻抗(Z1)与末级晶体管160、260的输入阻抗(Z2)匹配。因为用于载波放大器路径的驱动级晶体管130、230的输出阻抗(Z1)明显低于用于峰值放大器路径的驱动级晶体管，如上文所论述，所以级间阻抗匹配网络140、240的特征可在于与可在峰值放大器路径的两级功率放大器中实施的阻抗变换比率相比明显减小的阻抗变换比率。例如，在峰值放大器路径的一个实施例中，28V驱动级可以具有大约30:1至50:1的阻抗变换比率(例如，约60-100欧姆Z1至约2欧姆Z2)，而用于载波放大器路径的低电压驱动级的实施例可能仅需要小于约10:1的阻抗变换比率(例如，约2.5:1与约5:1之间的比率，对应于约5-10欧姆Z1至约2欧姆Z2的阻抗变换比率)。因为在实施载波放大器路径的实施例时可以保证相对低的阻抗变换比率，所以与可以使用相对高的阻抗变换的用于峰值放大器路径的级间阻抗匹配网络相比，级间阻抗匹配网络140、240的电路拓扑可以是相对简单的(例如，阻抗匹配级和/或无源组件更少)。因此，与由于峰值放大器路径的级间阻抗匹配网络引发的损耗相比，在低总功率放大器功率下操作期间，由于级间阻抗匹配网络140、240而引发的损耗可以明显降低(例如，降低3dB或更多)。然而，当在高增益级下进行操作时，峰值放大器末级的高效率补偿了这一点。
虽然驱动级晶体管和末级晶体管130、160以及输入和级间阻抗匹配网络110、140的各种元件示出为单个组件，但描绘仅出于易于解释的目的。驱动级晶体管和末级晶体管130、160和/或输入级阻抗匹配网络110和级间阻抗匹配网络140的某些元件各自可以实施为多个组件(例如，彼此并联或串联地连接)。
图1和2的功率放大器电路100和功率放大器IC 200可以用作单路径功率放大器，所述单路径功率放大器在RF输入102、202处接收RF信号，放大通过晶体管130、160、230、260的信号，并在RF输出104、204处产生放大的RF信号。可替换的是，可以利用功率放大器电路100或功率放大器IC 200的多个例项来提供多路径功率放大器，例如多尔蒂功率放大器或另一类型的多路径功率放大器。
举例来说，图5是根据示例实施例的多尔蒂功率放大器500的简化示意图，所述多尔蒂功率放大器500可以包括功率放大器电路100或功率放大器IC 200的两个例项。多尔蒂功率放大器500包括输入节点502、输出节点504、功率分配器506(或分离器)、具有两级载波放大器(包括驱动级放大器530和末级放大器560)的载波放大器路径520、具有两级峰值放大器(包括驱动级放大器531和末级放大器561)的峰值放大器路径521、用于组合两个路径的组合器580，以及耦合到组合器580的组合输出以从多尔蒂功率放大器500产生放大的RF信号的输出节点504。
功率分配器506被配置成将在输入节点502处接收到的输入RF信号的功率分成输入信号的载波路径部分和峰值路径部分。向功率分配器输出508处的载波放大器路径520提供载波路径输入信号，并且向功率分配器输出509处的峰值放大器路径521提供峰值路径输入信号。在全功率模式下操作期间，当载波放大器路径520和峰值放大器路径521两者向输出供应电流时，功率分配器506在放大器路径520、521之间分配输入信号功率。例如，功率分配器506可以相等地分配功率，使得约一半的输入信号功率被提供到每个路径520、521(例如，针对对称多尔蒂功率放大器配置)。可替换的是，功率分配器506可以不等地分配功率(例如，针对不对称多尔蒂功率放大器配置)。基本上，功率分配器506分配在输入节点502处供应的输入RF信号，并且分配后的信号沿着载波放大器路径520和峰值放大器路径521被分别放大。然后，在组合器580处同相地组合放大的信号。
多尔蒂功率放大器500被设计使得在感兴趣频带上维持载波放大器路径520与峰值放大器路径521之间的相位相干性，以确保放大的载波信号和峰值信号同相地到达组合器580，并因此确保恰当的多尔蒂功率放大器操作。更具体地说，多尔蒂功率放大器500可具有“非反相”负载网络配置。在非反相负载网络配置中，输入电路被配置成使得在多尔蒂功率放大器500的中心操作频率f0下，被供应到峰值放大器路径521的输入信号的部分相对于被供应到载波放大器路径520的输入信号的部分延迟90度。从而确保载波输入RF信号和峰值输入RF信号以约90度的相位差被供应到载波放大器路径520和峰值放大器路径521。对于恰当的多尔蒂功率放大器操作来说重要的是，相位延迟元件582将约90度的相位延迟施加到峰值路径输入信号(即，在功率分配器输出509处产生的信号)。例如，相位延迟元件582可以包括四分之一波长传输线，或具有约90度的电长度的另一合适类型的延迟元件。
应用到载波放大器路径520和峰值放大器路径521的输入处的90度相位延迟差，以补偿施加到载波放大器路径520的输出与组合器580之间的信号的90度相位延迟。这通过载波放大器路径520的输出与组合器580之间的额外延迟元件584来实现。额外延迟元件584还可以被配置成执行阻抗反转，并且因此，额外延迟元件584可以被称为“相位延迟和阻抗反转”元件或结构。
在可替换实施例中，多尔蒂功率放大器500可具有“反相”负载网络配置，其中输入电路被配置成使得在多尔蒂功率放大器500的中心操作频率f0下，被供应到载波放大器路径520的输入信号的部分相对于被供应到峰值放大器路径521的输入信号的部分延迟90度。在此配置中，输入侧延迟元件582将在分离器输出508与到载波放大器路径520的输入之间实施(并从到峰值放大器路径521的输入移除)，并且输出侧延迟元件584将在峰值放大器路径521的输出与组合器580之间实施(并从载波放大器路径520的输出移除)。
载波放大器路径520和峰值放大器路径521中的每一个包括串联耦合的输入级阻抗匹配网络510、511(输入MNm和输入MNp)和多级功率放大器530、560、531、561(例如，使用如参考图1、2所描述的功率放大器IC 200实施的功率放大器电路100的例项)。输入级阻抗匹配网络510、511可以在功率分配器输出508、509与到载波路径驱动级放大器530和峰值路径驱动级放大器531的栅极的输入之间实施。在各情况下，输入级阻抗匹配网络510、511可以用于使电路阻抗逐渐地增大到负载阻抗和源极阻抗。输入级阻抗匹配网络510、511的全部或部分可与IC(例如，如参考图2所描述的功率放大器IC 200)集成，所述IC包括载波路径驱动级放大器530和峰值路径驱动级放大器531。例如，输入级阻抗匹配网络510、511可以与IC一体地形成，与输入级阻抗匹配网络210(图2)的情况一样。可替换的是，输入级阻抗匹配网络510、511的全部或部分可以在IC所安装到的PCB或其它基板上实施。
载波放大器路径520和峰值放大器路径521的多级功率放大器(例如，使用如参考图1、2所描述的功率放大器IC 200实施的功率放大器电路100的例项)被配置成放大RF信号。根据各种实施例，载波路径驱动级放大器530和峰值路径驱动级放大器531以及末级放大器560、561各自可以例如使用场效应晶体管(例如，如参考图2所描述的FET230、260)来实施。如上文所详细论述，载波路径驱动级放大器530，或更具体地说对应于载波路径驱动级放大器530的FET，可以被配置成以相对低的输出偏置电压(例如，漏极偏置电压)进行操作。为了将相对低的输出偏置电压提供到驱动级放大器530，多尔蒂功率放大器500包括向载波路径驱动级放大器提供输出偏置电压Vdd1的驱动级低电压(LV)漏极电源540(例如，如参考图1所描述的驱动级LV漏极电源156)。如先前所论述，驱动级LV漏极电源540可以被配置成向载波路径驱动级放大器530提供小于约10V的DC偏置电压，并且在更具体实施例中，驱动级LV漏极电源540可以被配置成向载波路径驱动级放大器530提供约5V的DC偏置电压。
峰值路径驱动级放大器531，或更具体地说对应于峰值路径驱动级放大器531的FET，以及每个末级放大器560、561，或更具体地说对应于每个末级放大器560、561的FET，可以被配置成以相对高的输出偏置电压(例如，漏极偏置电压)进行操作。为了向峰值路径驱动级放大器531和末级放大器560、561提供相对高的输出偏置电压，多尔蒂功率放大器500包括向峰值路径驱动级放大器531提供输出偏置电压Vdd2的驱动级高电压(HV)漏极电源541。驱动级HV漏极电源还可以将相同的输出偏置电压Vdd2提供到载波路径末级放大器560和峰值路径末级放大器561。作为替换方案，一个或多个末级高电压(HV)漏极电源542、543(例如，如参考图1所描述的末级HV漏极电源186)可以将输出偏置电压Vdd3、Vdd4提供到相应的载波路径末级放大器560和峰值路径末级放大器561。如先前所论述，驱动级HV漏极电源541和末级HV漏极电源542、543可被配置成将20V或更高的DC偏置电压提供到峰值路径驱动级放大器531和末级放大器560、561，并且在更具体实施例中，驱动级HV漏极电源541可被配置成将28-32V或更高的范围内的DC偏置电压提供到峰值路径驱动级放大器531。末级HV漏极电源541、542可被配置成将28-32V或更高的范围内的DC偏置电压提供到末级放大器560、561。
关于提供到晶体管的漏极电源，多个不同配置是可能的。图5的例子中示出了三个HV漏极电源。峰值路径驱动级HV漏极电源541将电压Vdd2提供到峰值路径驱动级放大器531。载波路径末级HV漏极电源542将电压Vdd3提供到载波路径末级放大器560。峰值路径末级HV漏极电源543将电压Vdd4提供到峰值路径驱动级放大器531。三个电压Vdd2、Vdd3、Vdd4可相同或不同。另外，HV漏极电源541、542、543可完全或部分地组合以将漏极电源电压提供到每个相应的放大器531、560、561。作为例子，载波路径末级HV漏极电源542可与峰值路径HV漏极电源543组合以将单个电压Vdd3或Vdd4供应给末级晶体管560、561两者。可替换的是，峰值路径驱动级HV漏极电源541可与峰值路径末级HV漏极电源组合以将单个电压Vdd2或Vdd4供应到峰值路径晶体管531、561两者。作为另一替换方案，一个HV漏极电源可以将一个或多个电压供应给所有三个晶体管531、560、561。
驱动级LV漏极电源540通过载波路径级间阻抗匹配网络518耦合到载波路径驱动级放大器530的漏极，所述载波路径级间阻抗匹配网络518位于载波路径驱动级放大器530的漏极与载波路径末级放大器560之间并且至少包括并联电路(例如，与DC分隔电容器串联的并联电感器，其中驱动级LV漏极电源540连接到这些组件之间的节点)和耦合在驱动级放大器530的输出与末级放大器560的输入之间的串联电容器。在一些实施例中，可使用多个并联电感器，例如四个并联电感器。载波路径级间阻抗匹配网络518将载波路径末级放大器560的输入与载波路径驱动级放大器530的输出进行匹配。可以用类似于图1的输入阻抗匹配网络110的方式配置的载波路径输入阻抗匹配网络510将驱动级放大器530的输入与例如50欧姆的适当值进行匹配。
驱动级HV漏极电源541通过峰值路径级间阻抗匹配网络519耦合到峰值路径驱动级放大器531的漏极，所述峰值路径级间阻抗匹配网络519位于峰值路径驱动级放大器531的漏极与峰值路径末级放大器561之间并且至少包括并联电路(例如，与DC分隔电容器串联的并联电感器，其中驱动级HV漏极电源541连接到这些组件之间的节点)、任选的串联电感器和耦合在驱动级放大器531的输出与末级放大器561的输入之间的串联电容器。在一些实施例中，可使用多个并联电感器，例如四个并联电感器。峰值路径级间阻抗匹配网络519将峰值路径末级放大器561的输入与峰值路径驱动级放大器531的输出进行匹配。可以用类似于图1的输入阻抗匹配网络110的方式配置的峰值路径输入阻抗匹配网络511将驱动级放大器531的输入与例如50欧姆的适当值进行匹配。
多尔蒂功率放大器500还包括用于每个放大器530、531、560、561的DC栅极偏置电路512、513、514、515。每个DC栅极偏置电路包括各自通过并联电路(例如，与DC分隔电容器串联的并联电感器，其中每个电源Vgp1、Vgp2、Vgc1、Vgc2连接到这些组件之间的节点)耦合到相应放大器530、531、560、561的栅极的电源Vgp1、Vgp2、Vgc1、Vgc2。
在多尔蒂功率放大器500的操作期间，载波放大器路径520被偏置以在AB类模式下进行操作，并且峰值放大器路径521被偏置以在C类模式下进行操作。在输入节点502处的输入信号的功率低于峰值放大器路径521的接通阈值电平的低功率电平下，多尔蒂功率放大器500在低功率(或回退)模式下进行操作，在所述低功率模式中，载波放大器路径520是向输出节点504供应电流的唯一放大器路径。当输入信号的功率超过峰值放大器路径521的阈值电平时，多尔蒂功率放大器500在高功率模式下进行操作，其中载波放大器路径520和峰值放大器路径521均向输出节点504供应电流。此时，峰值放大器路径521在组合器580处提供有源负载调制，从而允许载波放大器路径520的电流继续线性地增大。
同样参考图2，在实施例中，可使用功率放大器IC 200的第一例项来实施载波放大器路径520，其中驱动级晶体管230对应于载波放大器路径520的驱动级放大器530，并且末级晶体管260对应于载波放大器路径的末级放大器560。类似地，可使用功率放大器IC 200的第二例项来实施峰值放大器路径521(但电压驱动级放大器531高于载波放大器IC的电压驱动级放大器)，其中驱动级晶体管230对应于峰值放大器路径521的驱动级放大器531，并且末级晶体管260对应于峰值放大器路径521的末级放大器561。
多尔蒂功率放大器500或其部分的实际实施方案可以在离散的、封装的功率放大器模块和装置中实施。例如，图6是根据示例实施例的多尔蒂功率放大器模块600的俯视图，其中第一放大器管芯632和第二放大器管芯652(例如，如参考图2所描述的功率放大器管芯200的两个不同例项)用于提供多尔蒂功率放大器的载波放大器和峰值放大器。虽然管芯632、652可彼此类似，但其不相同，这至少是因为如上文所描述，驱动晶体管被配置成以不同的偏置电压进行操作。
多尔蒂功率放大器模块600包括基板601、功率分离器620(例如，如参考图5所描述的功率分配器506)、载波功率放大器管芯632(例如，对应于如参考图5所描述的载波功率放大器路径520)、峰值放大器管芯652(例如，对应于如参考图5所描述的峰值放大器路径521)、相位延迟和阻抗反转结构670(例如，额外延迟元件584，其可以是如参考图5所描述的相位延迟和阻抗反转结构)，以及下文将更详细地论述的各种其它电路元件。根据实施例，可能除了RF输出端634、654的配置和前置放大器晶体管的不同配置(分别支持LV和HV输出偏置)之外，载波放大器管芯632和峰值放大器管芯652可以在结构上彼此相同，并且与结合图2详细论述的功率放大器IC 200相同。
多尔蒂功率放大器模块600可以实施为例如连接盘网格阵列(LGA)模块。因此，基板601具有组件安装表面602和在基板601的与组件安装表面602相对的一侧上的连接盘表面(未编号)。LGA的导电着陆垫610-617暴露在连接盘表面处，并且通过基板601电连接到上覆的导电特征(例如，接触件608、609、692等等)。尽管多尔蒂功率放大器模块600被描绘为LGA模块，但可替换的是，多尔蒂功率放大器模块600可被封装为插针网格阵列模块、方形扁平无引脚(QFN)模块或另一类型的封装。无论哪种方式，组件安装表面602和安装到所述组件安装表面602的组件可任选地用包封材料覆盖，以产生适用于并入到更大的电气系统(例如，如参考图7所描述的收发器模块700)中的表面安装装置(例如，如参考图7所描述的功率放大器模块740)。在可替换实施例中，安装到组件安装表面602的组件可以容纳在空气腔室内，所述空气腔室由位于组件安装表面602之上的各种结构(未示出)限定。
耦合到组件安装表面602的功率分离器620包括输入端622(例如，如参考图5所描述的输入502)和两个输出端624、626(例如，如参考图5所描述的功率分配器输出端508、509)。输入端622通过键合线和导电接触件621电耦合到着陆垫610，所述着陆垫610被配置成接收输入RF信号。输出端624、626(例如，通过额外键合线)分别电耦合到载波放大器路径和峰值放大器路径。功率分离器620被配置成将通过输入端622接收的输入RF信号的功率分成在输出端624、626处产生的第一RF信号和第二RF信号(例如，载波信号和峰值信号)。另外，功率分离器620可包括一个或多个相移元件，所述一个或多个相移元件被配置成在输出端624、626处所提供的第一RF信号与第二RF信号之间施加约90度的相位差(例如，以实施由如参考图5所描述的相位延迟元件582施加的相移)。
载波放大器路径放大在输出端624处产生的第一RF信号。载波放大器路径包括输入电路627、载波放大器管芯632(例如，如参考图2所描述的功率放大器IC 200的例项)和相位延迟和阻抗反转结构670(例如，如参考图5所描述的额外延迟元件584)。输入电路627被配置成在第一功率分离器的输出端624与到载波放大器管芯632的输入之间提供恰当的阻抗匹配。输入电路627(例如，利用键合线660，其对应于如参考图2所描述的键合线201)电耦合到载波放大器管芯632的RF输入端633(例如，如参考图2所描述的RF输入202)，以便将用于放大的RF信号提供到载波放大器管芯632。
载波放大器管芯632实施的两级功率放大器可以基本上类似于在功率放大器IC200中实施的两级功率放大器，其中驱动级晶体管被配置成使用相对低的输出偏置电压进行操作，并且末级晶体管被配置成使用相对高的输出偏置电压进行操作。为简洁起见，此处不再重复结合图2论述的功率放大器IC 200的细节，但所述细节意图也适用于载波放大器管芯632。简单来说，载波放大器管芯632的电组件包括RF输入端633、输入级阻抗匹配网络(例如，如参考图2所描述的输入级阻抗匹配网络210)、驱动级晶体管(例如，如参考图2所描述的驱动级晶体管230)、级间阻抗匹配网络(例如，如参考图2所描述的级间阻抗匹配网络240)、输出或末级晶体管(例如，如参考图2所描述的末级晶体管260)和RF输出端634(例如，如参考图2所描述的RF输出204)。驱动级晶体管和末级晶体管串联耦合在RF输入端633与RF输出端634之间。驱动级晶体管被配置成向载波信号施加相对低的增益，并且末级晶体管被配置成在由驱动级晶体管进行初步放大之后向载波信号施加相对高的增益。
根据实施例，载波放大器管芯632还包括第一DC偏置电路650(例如，如参考图2所描述的偏置电路250)，所述第一DC偏置电路650通过导电着陆垫611和载波放大器管芯632上的键合垫(例如，如参考图2所描述的节点和接触件206)接收相对低的偏置电压。第一DC偏置电路650将相对低的DC偏置电压从导电着陆垫611传送到驱动级晶体管的输出(例如，漏极端)，如上文结合图2详细论述的。
在实施例中，第二DC偏置电路680(例如，如参考图2所描述的第二输出(漏极)偏置电路280)是在芯片外实施的，并且第二DC偏置电路680通过着陆垫612接收相对高的DC偏置电压。第二DC偏置电路680可包括组件安装表面602上的接触件608(例如，如参考图2所描述的节点和接触件208)，以及将接触件608与RF输出端634电耦合(因此电连接着陆垫612和载波放大器管芯632的末级晶体管的输出)的键合线642。第二DC偏置电路680将相对高的偏置电压从着陆垫612传送到末级晶体管的输出(例如，漏极端)，如上文结合图2详细论述的。除了用于漏极的DC偏置电路650、680之外，多尔蒂功率放大器模块600还可包括额外的载波放大器偏置电路以将栅极偏置电压提供到载波放大器管芯632的驱动级晶体管和末级晶体管。
如结合图2所论述，第一DC偏置电路650和第二DC偏置电路680中的每一个可以被配置为并联L电路，其中每个电路包括串联连接在晶体管输出与接地参考电压之间的电感元件和电容器，其中在每个电感器/电容器对之间有中间节点或接触件。与第一DC偏置电路650相关联的电感器/电容器对可以与载波放大器管芯632一体地形成，并且与DC偏置电路680相关联的电感器/电容器对可以包括键合线642、接触件608和电容器684。电容器684的第一端(或电极)耦合到接触件608，并且电容器684的第二端可以通过着陆垫613耦合到接地参考。
载波放大器管芯632在RF输出端634处产生放大的载波信号。放大的载波信号通过相位延迟和阻抗反转结构670传送到峰值放大器管芯652的RF输出端654。更具体地说，相位延迟和阻抗反转结构670包括第一键合线阵列661、连接到基板601的反相器线672和第二键合线阵列663的串联组合。在实施例中，相位延迟和阻抗反转结构670具有约90度的电长度。
如下文将更详细地论述，峰值放大器管芯652的RF输出端654充当多尔蒂功率放大器的组合节点690(例如，如参考图5所描述的组合器580)，并且相位延迟和阻抗反转结构670用于使放大的RF载波信号与由峰值放大器管芯652产生的放大的RF峰值信号相位对准。
返回到功率分离器620，通过峰值放大器路径放大在输出端626处产生的第二RF信号。峰值放大器路径包括输入电路628和峰值放大器管芯652(例如，如参考图2所描述的功率放大器IC 200的例项)。输入电路628被配置成在第二功率分离器的输出端626与到峰值放大器管芯652的输入之间提供恰当的阻抗匹配。输入电路628(例如，利用键合线665，其对应于如参考图2所描述的键合线201)电耦合到峰值放大器管芯652的RF输入端653(例如，如参考图2所描述的RF输入202)，以便将用于放大的RF信号提供到峰值放大器管芯652。
峰值放大器管芯652实施的两级功率放大器可以基本上类似于在功率放大器IC200中实施的两级功率放大器，不同之处在于驱动级晶体管和末级晶体管可被配置成使用相对高(并且可能相同)的输出偏置电压进行操作。虽然管芯632、652在一些实施例中可以是类似的，但载波放大器管芯632具有低电压驱动级，并且峰值放大器管芯具有高电压驱动级。结果，当针对大小和效率优化管芯时，管芯配置将有所不同。例如，与以较低的输出偏置电压进行操作的峰值放大器驱动级相比，载波放大器驱动级可具有图3的明显更短的漂移区350。
为简洁起见，此处不再重复结合图2论述的功率放大器IC 200的细节，但所述细节意图也适用于峰值放大器管芯652。简单来说，峰值放大器管芯652的电组件包括RF输入端653、输入级阻抗匹配网络(例如，如参考图2所描述的输入级阻抗匹配网络210)、驱动级晶体管(例如，如参考图2所描述的驱动级晶体管230)、级间阻抗匹配网络(例如，如参考图2所描述的级间阻抗匹配网络240)、输出或末级晶体管(例如，如参考图2所描述的末级晶体管260)和RF输出端654(例如，如参考图2所描述的输出/漏极端264)。
驱动级晶体管和末级晶体管串联耦合在输入端653与输出端654之间。驱动级晶体管被配置成向峰值信号施加相对高的增益，并且末级晶体管被配置成在由驱动级晶体管进行初步放大之后向峰值信号施加相对低的增益。
根据实施例，峰值放大器管芯652还包括第一DC偏置电路651(例如，如参考图2所描述的偏置电路250)，所述第一DC偏置电路651通过导电着陆垫614和峰值放大器管芯652上的键合垫(例如，如参考图2所描述的节点和接触件206)从第一DC电压源(未示出)接收相对高的偏置电压。第一DC偏置电路651将相对高的DC偏置电压从导电着陆垫614传送到驱动级晶体管的输出(例如，漏极端)，如上文结合图2详细论述的。
在实施例中，第二DC偏置电路681(例如，如参考图2所描述的第二输出(漏极)偏置电路280)是在芯片外实施的，并且第二DC偏置电路681通过着陆垫615接收相对高的DC偏置电压。第二DC偏置电路681可包括组件安装表面602上的导电接触件609(例如，如参考图2所描述的节点和接触件208)，以及将接触件609与RF输出端654电耦合(因此电连接穿过着陆垫615和峰值放大器管芯652的末级晶体管的输出)的键合线646。第二DC偏置电路681将相对高的偏置电压从着陆垫615传送到末级晶体管的输出(例如，漏极端)，如上文结合图2详细论述的。除了用于漏极的DC偏置电路651、681之外，多尔蒂功率放大器模块600还可包括额外峰值放大器偏置电路以将栅极偏置电压提供到峰值放大器管芯652的驱动级晶体管和末级晶体管。这些偏置电路可在多尔蒂功率放大器模块600的内部或外部。如参考图5所描述，与提供到载波放大器驱动级放大器530的漏极的相对低电压漏极电源540相比，高电压漏极电源541、543被提供到峰值放大器驱动级放大器531的漏极以及峰值放大器末级放大器561。
如结合图2所论述，第一DC偏置电路651和第二DC偏置电路681中的每一个可以被配置为并联L电路，其中每个电路包括串联连接在晶体管输出与接地参考电压之间的电感元件和电容器，其中在每个电感器/电容器对之间有中间节点或接触件。与DC偏置电路651相关联的电感器/电容器对可以与峰值放大器管芯652一体地形成，并且与DC偏置电路681相关联的电感器/电容器对可以包括键合线646、接触件609和电容器685。电容器685的第一端(或电极)耦合到接触件609，并且电容器685的第二端可以通过着陆垫616耦合到接地参考。
峰值放大器管芯652在RF输出端654处产生放大的峰值信号。在实施例中，并且如上文所提及，RF输出端654还通过相位延迟和阻抗反转结构670接收放大的载波信号，并且RF输出端654充当组合节点690(例如，如参考图5所描述的组合器580)，放大的载波信号与放大的峰值信号在所述组合节点690处同相地组合。
根据实施例，RF输出端654(且因此组合节点690)利用键合线阵列664电耦合到组件安装表面602处的导电输出变换器线692。在实施例中，输出阻抗匹配网络694和/或去耦电容器696可沿着导电输出变换器线692耦合。输出阻抗匹配网络694用于将恰当的负载阻抗呈现给组合节点690。虽然图6中未示出细节，但输出阻抗匹配网络694可以包括各种离散和/或集成组件(例如电容器、电感器和/或电阻器)以提供所需的阻抗匹配。最后，导电输出变换器线692通过基板601电耦合到导电着陆垫617。导电着陆垫617充当用于多尔蒂功率放大器模块600的RF输出节点。
模块(例如，如参考图6所描述的多尔蒂功率放大器模块600)或包括功率放大器100和/或功率放大器IC 200的一个或多个例项的另一装置或模块的实施例可以另外集成到更大的电气系统中。例如，多尔蒂功率放大器模块600(或包括放大器管芯的实施例的另一功率放大器装置)可以包括在RF发射器或RF收发器的发射器列阵中。
例如，图7是根据示例实施例的收发器模块700的透视图。基本上，收发器模块700容纳发射器列阵和接收器列阵。收发器模块700的组件安装在系统基板710上(或耦合到所述系统基板710)，所述系统基板710可以是例如多层PCB或其它类型的基板。
发射器列阵包括串联耦合的RF传输(TX)输入连接器720、前置放大器装置730、功率放大器模块740、双工器760(例如，在所示实施例中为环行器)以及RF传输/接收(TX出/RX入)连接器724。RF传输输入连接器720被配置成耦合到外部RF信号源，例如传输处理器(未示出)，所述外部RF信号源产生待放大和待传输到远程接收器的模拟调制RF传输信号。RF传输输入连接器720从RF信号源接收RF传输信号，并将信号传送到RF传输输入连接器720与前置放大器装置730之间的第一基板传输线。前置放大器装置730充当第一放大级，所述第一放大级向RF传输信号施加第一增益。然后通过前置放大器装置730与功率放大器模块740之间的第二基板传输线传送预先放大的RF传输信号。
例如，功率放大器模块740可以是多尔蒂功率放大器模块(例如，如参考图6所描述的多尔蒂功率放大器模块600)。在任何情况下，功率放大器模块740包括具有低电压驱动级放大器(例如，如参考图1、2、5所描述的驱动级晶体管130、230、530)和高电压末级功率放大器(例如，如参考图1、2、5所描述的末级放大器160、260、560)的至少一个放大器，以及具有高电压驱动级放大器(例如，如参考图5所描述的驱动级晶体管531)和高电压末级功率放大器(例如，如参考图5所描述的末级晶体管561)的另一放大器。
功率放大器模块740充当向RF传输信号施加额外增益的末放大级，然后通过功率放大器模块740与双工器760之间的第三基板传输线传送放大的RF传输信号。双工器760用于隔离发射器和接收器。在各种实施例中，双工器760可以包括环行器(如图所示)、有源传输/接收开关或另一类型的双工器。在任何情况下，双工器760向双工器760与RF传输/接收连接器724之间的第四基板传输线传送放大的RF传输信号。
RF传输/接收连接器724被配置成耦合到例如天线的负载，所述负载用于将放大的RF传输信号传送到远程接收器(例如，以通过空中接口辐射放大的RF传输信号)。RF传输/接收连接器724还用于从负载(例如，从天线，并且最后从远程发射器)接收RF接收信号，并将RF接收信号传送到接收器列阵。
接收器列阵包括串联耦合的RF传输/接收连接器724、双工器760、低噪声放大器(LNA)装置750和RF接收(RX)输出连接器722。一旦从负载(例如，天线)接收RF接收信号，RF传输/接收连接器724就通过第四基板传输线将RF接收信号传送到双工器760。然后双工器760通过第五基板传输线将RF接收信号传送到LNA装置750。LNA装置750放大RF接收信号，并将放大的RF接收信号传送到LNA装置750与RF接收输出连接器722之间的第六基板传输线。RF接收输出连接器722被配置成耦合到接收处理器(未示出)，所述接收处理器对RF接收信号进行处理(例如，解调、转换成数字和以其它方式处理)。
除上文所描述的电路系统之外，收发器模块700还包括低电压电源连接器770、高电压电源连接器780和可能额外的电源连接器(下文未论述)。低电压电源连接器770和高电压电源连接器780被配置成分别耦合到低电压电源(例如，如参考图1、5所描述的驱动级LV漏极电源156、540)和高电压电源(例如，如参考图1、5所描述的末级HV漏极电源186、541、542、543)。如先前所描述，低电压电源(未示出)可以供应相对低的DC电压(例如，小于10V，例如5V，或另一相对低的电压)，并且高电压电源(未示出)可以供应相对高的DC电压(例如，28-32V或另一相对高的电压)。
在实施例中，低电压电源连接器770耦合到低电压基板导体772，所述低电压基板导体772将通过低电压电源连接器770接收的低电压DC功率传导到前置放大器装置730、功率放大器模块740和LNA装置750。低电压基板导体772在低电压电源连接器770与前置放大器装置730、功率放大器模块740(并且更具体地说，包括在功率放大器模块740中的载波路径驱动级晶体管的输出/漏极)以及LNA装置750之间形成导电路径的部分。因此，收发器模块700被配置成使得前置放大器装置730、功率放大器模块740和LNA装置750可以利用相同的低电压电源来进行操作。当双工器760实施为有源装置(例如，有源传输/接收开关)时，双工器760还可以接收并利用低电压DC功率来进行操作。在功率放大器模块740(例如，如参考图6所描述的多尔蒂功率放大器模块600)中，耦合到低电压基板导体772的接触件(例如，如参考图6所描述的导电着陆垫611、614)通过偏置电路(例如，如参考图6所描述的偏置电路650)将低电压DC功率传达到载波路径驱动级晶体管(例如，如参考图1、2所描述的驱动级晶体管130、230，在图6中未编号)的输出/漏极端(例如，如参考图1、2所描述的输出/漏极端134、234，在图6中未编号)。
高电压电源连接器780耦合到高电压基板导体782，所述高电压基板导体782将通过高电压电源连接器780接收的高电压DC功率传导到功率放大器模块740。高电压基板导体782在高电压电源连接器780与功率放大器模块740(并且更具体地说，包括在功率放大器模块740中的峰值路径驱动级晶体管和末级晶体管的输出/漏极)之间形成导电路径的部分。在功率放大器模块740(例如，如参考图6所描述的多尔蒂放大器模块600)中，耦合到高电压基板导体782的接触件(例如，如参考图6所描述的着陆垫612、615)通过偏置电路(例如，如参考图6所描述的DC偏置电路651、680、681)将高电压DC功率传达到峰值路径驱动级晶体管和末级晶体管(例如，如参考图1、2所描述的晶体管160、260，在图6中未编号)的输出/漏极端(例如，如参考图1、2、6所描述的端164、264、634、654)。
如上文所指示，所描述的实施例可以充分利用单个低电压电源(例如，标准可用的5V电源)来为RF发射器或收发器的多个RF子系统(例如，前置放大器装置730、功率放大器模块740、双工器760和/或LNA装置750)供电。因此，可以避免与这些子系统中的一些或全部的独特电源相关联的系统成本。
图8是根据示例实施例的用于操作具有低电压载波路径驱动级放大器、高电压峰值路径驱动级放大器以及高电压载波路径末级放大器和高电压峰值路径末级放大器的功率放大器的方法的流程图。所述方法可以例如使用功率放大器(例如，如参考图1、2所描述的放大器100、200)、多尔蒂功率放大器或放大器模块(例如，如参考图5、6所描述的多尔蒂功率放大器500和多尔蒂功率放大器模块600)和/或发射器或收发器(例如，如在如参考图7所描述的收发器模块700中所实施)的各种实施例来执行。
在步骤802中，所述方法可以通过提供相对低的DC电压(例如，在10V下，例如约5V)以偏置多级功率放大器或放大器模块(例如，如参考图1、2、5-7所描述的功率放大器电路100、200、500或多尔蒂功率放大器模块600、740)的载波路径驱动级晶体管(例如，如参考图1-3、5所描述的晶体管130、230、530)的输出(例如，漏极端)而开始。步骤802还可以包括向发射器或收发器系统(例如，如参考图7所描述的收发器模块700)的额外组件提供相对低的DC电压。例如，如先前所论述，还可以将相对低的DC电压提供到前置放大器(例如，如参考图7所描述的前置放大器装置730)、双工器、LNA(例如，如参考图7所描述的LNA装置750)，和/或被配置成使用被供应到功率放大器的载波路径驱动级晶体管的相同的相对低的DC电压进行操作的其它系统组件。当额外组件包括在单个模块(例如，如参考图7所描述的收发器模块700)中时，例如，被配置成供应相对低的DC电压的第一DC电压电源可以耦合到模块的第一电源连接器(例如，如参考图7所描述的低电压电源连接器770)，并且导体(例如，如参考图7所描述的低电压基板导体772)可用于将DC电压传送到包括功率放大器的载波路径驱动级晶体管的放大器模块(例如，如参考图7所描述的功率放大器模块740)以及额外组件。
在步骤804中，提供相对高的DC电压(例如，约28-32V或更高)以偏置功率放大器的峰值路径驱动级晶体管(例如，如参考图5所描述的晶体管531)的输出(例如，漏极端)并偏置多级功率放大器或放大器模块(例如，如参考图1、2、5-7所描述的功率放大器电路100、200、500或多尔蒂功率放大器模块600、740)的末级晶体管(例如，如参考图1-3、5所描述的晶体管160、260、560、561)。当末级晶体管包括在模块(例如，如参考图7所描述的收发器模块700)中时，例如，被配置成供应相对高的DC电压的第二DC电压电源可以耦合到模块的第二电源连接器(例如，如参考图7所描述的高电压电源连接器780)，并且导体(例如，如参考图7所描述的高电压基板导体782)可用于将DC电压传送到包括驱动级晶体管和末级晶体管的放大器模块(例如，如参考图7所描述的功率放大器模块740)。还可以通过额外的连接器和导体提供额外的偏置电压(例如，输入/栅极偏置电压)。
在步骤806中，然后(例如，通过如参考图1、2、5-7所描述的RF输入端102、202、502、633、653、720)将RF信号提供到前置放大器装置(例如，如参考图7所描述的前置放大器装置730)(当包括时)，并提供到功率放大器(例如，如参考图1、2、5-7所描述的功率放大器电路100、200、500或多尔蒂功率放大器模块600、740)，然后继续放大接收到的RF信号。在步骤808中，接着将放大的RF信号提供到负载(例如，到天线或其它负载)，并且方法结束。
图9A是竖直轴线上的增益(dB)相对于水平轴线上的输入功率(dBm)的曲线图，其示出了两个不同的峰值功率放大器的增益。一个峰值功率放大器具有5V峰值放大器驱动级，如右侧曲线902上所示，并且另一峰值功率放大器具有28V峰值放大器驱动级，如左侧曲线904上所示。在C类操作下偏置这两个放大器，其中偏移与AB类操作相同。具有28V驱动级的峰值功率放大器的曲线902比具有5V峰值放大器驱动级的峰值功率放大器的曲线904早5dB达到最大增益，即，输入功率减少5dBm。具有28V峰值放大器驱动级的峰值功率放大器的曲线902还示出了高5dB的最大可实现增益。利用峰值放大器的这一显著增益优势，可以在对应的多尔蒂放大器中的载波放大器路径与峰值放大器路径之间等分输入功率。因此，多尔蒂增益提高了约2dB。
多尔蒂功率放大器的上下文中的对称或不对称是指载波放大器路径相比于峰值放大器路径的相对功率能力。如果典型的不对称多尔蒂功率放大器将用于驱动级的相同技术用于载波路径和峰值路径两者，则所述不对称多尔蒂功率放大器需要在到两个路径的相应输入之间不等分功率。峰值路径末级放大器通常是较高功率装置并且通常具有具备C类偏置的较低增益。当峰值路径具有高电压驱动级时，虽然载波路径具有低电压驱动级，但峰值路径具有高得多的增益，并且所述峰值路径不再需要输入处的不等分离器。因此，多尔蒂增益得以提高。将功率等分成两个路径是可行的配置。将较多功率分到载波路径也是可行的配置。用于任何特定实施方案的最佳功率分离取决于载波路径与峰值路径之间的增益差。例如，如果载波路径放大器具有38dB增益，并且存在对输入功率的等分，则这产生35dB的多尔蒂增益。但在不等分(例如，分别将-5dB/-3dB分到所述载波路径和峰值路径中)的情况下，多尔蒂增益变成33dB。
图9B是两个多尔蒂功率放大器的竖直轴线上的增益(dB)相对于水平轴线上的输出功率(dBm)的曲线图。上曲线912示出了具有28V峰值放大器驱动级的多尔蒂功率放大器的较高增益，并且下曲线914示出了具有5V峰值放大器驱动级的多尔蒂功率放大器的较低增益。具有28V驱动级(图9A)的较高峰值放大器增益在多尔蒂操作中产生更有利的峰值接通特性。为了将从峰值功率回退的类似效率维持在8dB下，如在40.5dBm处的线916处所指示，具有28V峰值放大器驱动级的多尔蒂功率放大器的曲线912的AMAM步长比具有5V峰值放大器驱动级的多尔蒂功率放大器的曲线914小约1dB。这指示多尔蒂功率放大器的线性一致性有可能显著改善，并且基本上增强了线性化效率。
图9C是相同的两个多尔蒂功率放大器的竖直轴线上的功率附加效率(PAE)的PAE(％)相对于水平轴线上的输出功率(dBm)的曲线图。具有28V峰值放大器驱动级的多尔蒂功率放大器在上曲线922、928上示出，并且与具有5V峰值放大器驱动级的多尔蒂功率放大器的下曲线924(其中PAE在线926处的40.5dBm之后逐渐减小)相比，在线926处指示的40.5dBM之后在928处指示改善并增大的PAE。
在图9B、9C的结果中模拟的具有低电压载波路径驱动级和高电压峰值路径驱动级的多尔蒂功率放大器提供线性化效率增强途径，同时保持多尔蒂增益。同时，多尔蒂功率放大器易于集成到硅基管芯的全硅技术系统中，或者集成到具有硅基驱动放大器和III-V族末级放大器的系统中。这种多尔蒂功率放大器非常适合下一代5G大规模MIMO应用以及具有2～3点线性化效率增强以及相当的增益(与高电压驱动多尔蒂功率放大器相比)的LDMOS产品，同时维持低成本。
先前详细描述本质上仅为说明性的，并且并不意图限制主题的实施例或此类实施例的应用和使用。如本文中所使用，词语“示例性”意味着“充当例子、例项或说明”。本文中描述为示例性的任何实施方案未必解释为比其它实施方案优选或有利。此外，不希望受前述技术领域、背景技术或详细描述中所呈现的任何所表达或暗示的理论的约束。
本文包含的各图中所示的连接线意图表示各种元件之间的示例性功能关系和/或物理耦合。许多替代或额外的功能关系或物理连接可存在于主题的实施例中。另外，本文中还可以仅出于参考的目的使用特定术语且因此所述特定术语并不希望具有限制性，并且除非上下文清楚地指示，否则术语“第一”、“第二”和指代结构的其它此类数值术语并不暗示顺序或次序。
如本文中所使用，“节点”意味着任何内部或外部参考点、连接点、接合部、信号线、导电元件等等，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或更多个节点可通过一个物理元件实现(并且尽管两个或更多个信号在公共节点处被接收或输出，但是仍然可以对所述两个或更多个信号进行多路复用、调制或以其它方式区分)。
以上描述是指元件或节点或特征被“连接”或“耦合”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或与另一元件直接连通)，并且不一定以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接或间接接合到另一元件(或直接或间接以电气方式或以其它方式与另一元件连通)，并且不一定以机械方式接合。因此，尽管图中所示的示意图描绘元件的一个示例性布置，但所描绘的主题的实施例中可存在额外介入元件、装置、特征或组件。
尽管以上详细描述中已呈现至少一个示例性实施例，但应了解，存在大量变化。还应了解，本文中所描述的一个或多个示例性实施例并不希望以任何方式限制所要求保护的主题的范围、适用性或配置。实际上，前述详细描述将向本领域的技术人员提供用于实施所描述的一个或多个实施例的便利指南。应理解，可在不脱离由权利要求书限定的范围的情况下对元件的功能和布置进行各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。

Claims (10)

1.一种多尔蒂功率放大器，其特征在于，包括：
载波路径驱动级晶体管，所述载波路径驱动级晶体管具有驱动级输入和驱动级输出，其中所述载波路径驱动级晶体管被配置成在所述驱动级输出处使用第一偏置电压进行操作；
载波路径末级晶体管，所述载波路径末级晶体管具有末级输入和末级输出，其中所述载波路径末级晶体管的所述末级输入电耦合到所述载波路径驱动级晶体管的所述驱动级输出，并且所述载波路径末级晶体管被配置成在所述末级输出处使用第二偏置电压进行操作；
峰值路径驱动级晶体管，所述峰值路径驱动级晶体管具有驱动级输入和驱动级输出，其中所述峰值路径驱动级晶体管被配置成在所述驱动级输出处使用第三偏置电压进行操作；以及
峰值路径末级晶体管，所述峰值路径末级晶体管具有末级输入和末级输出，其中所述峰值路径末级晶体管的所述末级输入电耦合到所述峰值路径驱动级晶体管的所述驱动级输出，并且所述峰值路径末级晶体管被配置成在所述末级输出处使用第四偏置电压进行操作，
其中所述第三偏置电压至少是所述第一偏置电压的两倍大。
2.根据权利要求1所述的多尔蒂功率放大器，其特征在于，所述第一偏置电压为5伏。
3.根据权利要求1所述的多尔蒂功率放大器，其特征在于，所述第二偏置电压和所述第四偏置电压基本上彼此相等。
4.根据权利要求1所述的多尔蒂功率放大器，其特征在于，所述第二偏置电压至少是所述第一偏置电压的两倍大。
5.根据权利要求4所述的多尔蒂功率放大器，其特征在于，所述第一偏置电压为5伏。
6.根据权利要求1所述的多尔蒂功率放大器，其特征在于，所述第二偏置电压、所述第三偏置电压和所述第四偏置电压基本上彼此相等。
7.根据权利要求1所述的多尔蒂功率放大器，其特征在于，所述载波路径驱动级晶体管和所述载波路径末级晶体管被集成到半导体管芯中，其中所述半导体管芯是硅基管芯，所述载波路径驱动级晶体管是第一横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，并且所述载波路径末级晶体管是第二LDMOS FET。
8.根据权利要求1所述的多尔蒂功率放大器，其特征在于，所述载波路径驱动级晶体管被集成到第一半导体管芯中，其中所述半导体管芯是硅基管芯，所述载波路径驱动级晶体管是第一横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，并且所述载波路径末级晶体管被集成到第二半导体管芯中，其中所述第二半导体管芯是III-V族半导体管芯。
9.一种操作多尔蒂功率放大器的方法，其特征在于，所述多尔蒂功率放大器包括串联耦合的载波路径驱动级晶体管和载波路径末级晶体管以及串联耦合的峰值路径驱动级晶体管和峰值路径末级晶体管，所述方法包括：
向所述载波路径驱动级晶体管的输出提供第一偏置电压；
向所述载波路径末级晶体管的输出提供第二偏置电压；
向所述峰值路径驱动级晶体管的输出提供第三偏置电压；以及
向所述峰值路径末级晶体管的输出提供第四偏置电压；
其中所述第三偏置电压至少是所述第一偏置电压的两倍大。
10.一种多尔蒂功率放大器，其特征在于，包括：
载波路径驱动级晶体管，所述载波路径驱动级晶体管集成在第一半导体管芯中并具有驱动级输入和驱动级输出，其中所述载波路径驱动级晶体管被配置成在所述驱动级输出处使用第一偏置电压进行操作；
载波路径末级晶体管，所述载波路径末级晶体管集成在所述第一半导体管芯中并且具有末级输入和末级输出，其中所述载波路径末级晶体管的所述末级输入电耦合到所述载波路径驱动级晶体管的所述驱动级输出，并且所述载波路径末级晶体管被配置成在所述末级输出处使用第二偏置电压进行操作，并且所述第二偏置电压至少是所述第一偏置电压的两倍大；
峰值路径驱动级晶体管，所述峰值路径驱动级晶体管集成在第二半导体管芯中并具有驱动级输入和驱动级输出，其中所述峰值路径驱动级晶体管被配置成在所述驱动级输出处使用第三偏置电压进行操作；以及
峰值路径末级晶体管，所述峰值路径末级晶体管集成在所述第二半导体管芯中并具有末级输入和末级输出，其中所述峰值路径末级晶体管的所述末级输入电耦合到所述峰值路径驱动级晶体管的所述驱动级输出，并且所述峰值路径末级晶体管被配置成在所述末级输出处使用第四偏置电压进行操作；
其中所述第三偏置电压至少是所述第一偏置电压的两倍大。
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