CN114371342B - Fpga及基于其的实时信号测频方法以及锁相放大器 - Google Patents
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Abstract
本发明公开了一种FPGA及基于其的实时信号测频方法以及锁相放大器。其中，方法包括：FPGA接收待测信号，其中，FPGA内设置有N个进程，进程i+1的时间窗大于进程i的时间窗，N为大于等于2的整数，i为正整数；在每个进程中，对连续两个时间窗内的待测信号进行采样，并根据采样结果进行频率检测；根据频率检测结果确定检测到频率值的进程，记为候选进程；将时间窗最小的候选进程中检测到的频率值作为待测信号的频率值。该方法，可以实现高效精确地对待测信号进行频率测量。
Description
技术领域
本发明涉及锁相放大器技术领域，尤其涉及一种FPGA（Field Programmable GateArray，现场可编程门阵列）及基于其的实时信号测频方法以及锁相放大器。
背景技术
锁相放大器是一种检测微弱信号的精密仪器，其中数字锁相放大器以其功能灵活、处理能力强、实时性好等优点成为锁相放大器的发展趋势。
如图1所示，数字锁相放大器需要对外部参考信号(通常为正弦波或方波)进行DPLL（The Digital Phase Lock Loop，数字锁相），进而利用PSD（PhaseSensitiveDetector，相敏检测器）进行处理，如果能准确估出外部参考信号频率，则可降低后续DPLL的环路带宽，从而大大提高后续DPLL的锁定精度及锁定时间。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种基于现场可编程门阵列FPGA的实时信号测频方法，以快速精确地对待测信号进行频率检测。
本发明的第二个目的在于提出一种现场可编程门阵列FPGA。
本发明的第三个目的在于提出一种锁相放大器。
为达到上述目的，本发明第一方面实施例提出了一种基于现场可编程门阵列FPGA的实时信号测频方法，所述方法包括：所述FPGA接收待测信号，其中，所述FPGA内设置有N个进程，进程i+1的时间窗大于进程i的时间窗，N为大于等于2的整数，i为正整数；在每个进程中，对连续两个时间窗内的所述待测信号进行采样，并根据采样结果进行频率检测；根据频率检测结果确定检测到频率值的进程，记为候选进程；将时间窗最小的候选进程中检测到的频率值作为所述待测信号的频率值。
本发明实施例的基于现场可编程门阵列FPGA的实时信号测频方法，可以在FPGA接收到待测信号后，在每个进程中对连续两个时间窗内的待测信号进行采样，并根据采样结果进行频率检测；根据频率检测结果确定检测到频率值的进程，记为候选进程；将时间窗最小的候选进程中检测到的频率值作为待测信号的频率值。由于FPGA内部设置有N个进程，每个进程的时间窗不同，且在每个进程内均进程检测，若待测信号为低频信号，则时间窗较大的进程中能够得到检测结果，若待测信号为高频信号，则时间窗较小的进程能先于时间窗较大的进程得到检测结果，从而实现自适应检测低频信号或高频信号的频率，即保证精度又保证实时性。
为达到上述目的，本发明第二方面实施例提出了一种现场可编程门阵列FPGA，包括存储器、处理器和存储在所述存储器中的计算机程序，所述计算机程序被所述处理器执行时，实现上述的基于现场可编程门阵列FPGA的实时信号测频方法。
本发明实施例的现场可编程门阵列FPGA，在其上的计算机程序被处理器执行时，可以快速精确地对待测信号进行频率测量。
为达到上述目的，本发明第三方面实施例提出了一种锁相放大器，包括数字锁相环和上述的现场可编程门阵列FPGA，其中，所述现场可编程门阵列FPGA用于：在待测信号的频率值更新时，获取频率更新前后的频率差；在所述频率差小于所述数字锁相环的环路滤波带宽时，判定无需将更新后的频率值发送给所述数字锁相环，以使所述数字锁相环根据更新前的频率值实现锁定；在前后两次更新的频率差大于所述数字锁相环的环路滤波带宽时，判定所述数字锁相环不能根据所述更新前的频率值实现锁定，并将更新后的频率值发送给所述数字锁相环。
本发明实施例的锁相放大器，通过上述的现场可编程门阵列FPGA，可以实现无论待测信号是高频信号还是低频信号，均可在较短时间内准确估计出待测信号的频率范围，减小后续数字锁相模块的环路滤波带宽，很大程度的提高数字锁相的锁定精度及锁定时间。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1是相关技术中的锁相放大器的一个示意图；
图2是本发明一个实施例的基于现场可编程门阵列FPGA的实时信号测频方法的流程图；
图3是本发明一个示例的基于现场可编程门阵列FPGA的实时信号测频方法的工作流程图；
图4是本发明实施例的锁相放大器的结构框图。
具体实施方式
下面参考附图描述本发明实施例的FPGA及基于其的实时信号测频方法以及锁相放大器，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。参考附图描述的实施例是示例性的，不能理解为对本发明的限制。
相关技术中，常用的电子计数法包括：时域上的测频法、测周法，以及频率上的FFT（Fast Fourier Transform，快速傅里叶变换）分析法。测频法是对较长一段标准时间内被测信号fs的脉冲沿数量进行计数，如果标准时间Tc1时间内，被测信号出现了N1个脉冲上升沿，则被测信号频率fs=N1/Tc1,测频法的缺点是在信号频率较低时，测量精度不足，测试时间过长；测周法是通过高频标准频率信号f0对被测信号fs的一个周期进行计数记为N0，则被测信号频率fs=f0/N0,测周法在测量高频信号时测量精度不足。FFT分析法指采集一段被测信号进行FFT分析，能量分量最大的频率处体现为真实信号频率，该方法测频精度取决于采样点数N与ADC采样率fs，频率分辨率为fs/N。然而，ADC（Analog-to-Digital Converter，模数转换器）采样率过大的情况下，若想提高频率估计的准确度，就得采样更大点数，此时会导致实时处理系统资源不足、处理不过来，采样点数过小时却又精度不足。
基于上述描述，本发明提出了一种FPGA及基于其的实时信号测频方法以及锁相放大器，以实现兼顾低频信号与高频信号的精确检测，自适应检测极低频或极高频信号频率，且不会增大系统负担。
图2是本发明一个实施例的基于现场可编程门阵列FPGA的实时信号测频方法的流程图。
如图2所示，基于现场可编程门阵列FPGA的实时信号测频方法包括如下步骤：
S21，FPGA接收待测信号，其中，FPGA内设置有N个进程，进程i+1的时间窗大于进程i的时间窗，N为大于等于2的整数，i为正整数。
具体地，在FPGA内部开辟至少两个进程，且在每个进程内均设置一个与该进程对应的时间窗，不同的进程对应的时间窗的开窗时间不同，且上述N个进程的运行时间相同。例如，可以设置上述进程i+1的时间窗为进程i的时间窗的n倍，其中，n大于1。进而在得到不同的时间窗以及与时间窗对应的进程后，还可获取进程与时间窗之间的对应关系，例如可以得到一个进程-时间窗对应关系表。
下面结合一个具体示例对该过程进行说明。
在该具体事例中，在FPGA内部开辟五个进程，分别为进程1、进程2、进程3、进程4、进程5。
具体地，为该五个进程设置时间窗，其中，为进程1设置的时间窗的开窗时间为T0，为进程2设置的时间窗的开窗时间为2T0，为进程3设置的时间窗的开窗时间为4T0，为进程4设置的时间窗的开窗时间为8T0，为进程5设置的时间窗的开窗施加为16T0。进而根据进程与时间窗的对应关系，得到如下表1所示的进程-时间窗对应关系表。
表1
| 序号 | 开窗时间/s | 最小检测频率/Hz |
| 进程1 | T0 | 1/T0 |
| 进程2 | 2T0 | 1/2T0 |
| 进程3 | 4T0 | 1/4T0 |
| 进程4 | 8T0 | 1/8T0 |
| 进程5 | 16T0 | 1/16T0 |
需要说明的是，设计者可以根据需要检测的频率范围合理的选择进程数以及每个进程中的开窗时间，便可以达到宽范围、高精度、响应速度快的频率估计目的。
在FPGA实际使用的过程中，FPGA接收待测信号，并将该待测信号输入FPGA内部的所有进程，以便FPGA内部的所有进程对该待测信号同时进行并行检测。
S22，在每个进程中，对连续两个时间窗内的待测信号进行采样，并根据采样结果进行频率检测。
其中，连续两个时间窗包括上一时间窗和下一时间窗，采样结果包括上一时间窗内的第一采样点和下一时间窗内的第二采样点。在获取该采样结果后，获取第一采样点的最值，其中，最值包括最大值VH和最小值VL；根据最大值VH和最小值VL,计算得到阈值和迟滞电平；根据第二采样点、阈值和迟滞电平，统计下一时间窗内待测信号的周期数N0；根据周期数N0得到待测信号的频率值。
具体地，在将待测信号输入FPGA内部的某一个进程之后，首先在该进程内部的第一个时间窗内对该待测信号进行采样得到第一采样点，进而获取第一采样点中的最大值VH与最小值VL。以及在第二时间窗内，再次对该待测信号进行采样得到第二采样点。
进一步地，利用该最大值VH与最小值VL计算得到阈值、迟滞电平。
其中，上述阈值根据下式计算得到：
阈值=（VH+VL）/2。
上述迟滞电平包括迟滞高电平VTH和迟滞低电平VTL，其中，VTH=阈值+（VH-VL）/4，VTL=阈值-（VH-VL）/4。
在计算得到阈值与迟滞电平之后，首先根据第二采样点和阈值确定阈值过零处。具体而言，假设第二采样点包括D1、D2、D3、…、DN，则若第Da、Da+1、…、Da+i个点均小于上述阈值且第Da+i+1点大于上述阈值，则确定采样得到阈值过零处。
由于若待测信号为小频率信号，则由于在阈值处采样点过多，可能会导致误判，因而还需要在阈值过零处之后，根据第二采样点和迟滞电平确定采到待测信号的上升沿或下降沿。具体而言，在确定阈值过零处之后，需要进一步判断在该第Da+i+1采样点之后的一系列采样点的变化趋势是首先大于上述迟滞高电平VTH还是首先大于上述迟滞低电平VTL。若该第Da+i+1采样点之后的一系列采样点中高于上述迟滞高电平VTH的采样点先于低于上述迟滞低电平VTL的采样点出现，则确定采样得到一个上升沿；若该第Da+i+1采样点之后的一系列采样点中高于上述迟滞高电平VTH的采样点后于低于上述迟滞低电平VTL的采样点出现，则确定采样得到一个下降沿。
进一步地，统计上升沿或下降沿的个数M，得到第二时间窗内待测信号的周期数N0=M-1，从而可以通过下式计算待测信号的频率值fs：
fs=fc*N0/N1，
其中，fc为FPGA主时钟的频率，N1为N0个周期所花费的FPGA主时钟的个数。
需要说明的是，在第二时间窗内对待测信号进行采样得到第二采样点后，还可判断在第一时间窗与第二时间窗内待测信号是否存在完整周期，若存在，则利用该最大值VH与最小值VL计算得到阈值、迟滞电平，若不存在，则判断检测不到频率值。
进一步地，以第二时间窗为上一个时间窗，以第三时间窗为下一个时间窗，再一次重复上述过程，再以第三时间窗为上一个时间窗，以第四时间窗为下一个时间窗，再一次重复上述过程，…，不断重复，从而在每个时间窗内均进行一次频率检测。
由此，可以实现在将待测信号输入某一个进程之后，在该进程的每一个时间窗内均对其进行一次频率检测。明显的，由于FPGA在接收到待测信号后，需要将该待测信号输入至每一个进程，因而在每一个进程的每一个时间窗内均可对该待测信号进行一次频率检测，实现利用FPGA内部的多个进程，以不同的时间窗对该待测信号进行频率检测，从而实现若待测信号的频率较高，则可以利用开窗时间较短的进程对其进行检测，以较高的效率对其进行检测，若待测信号的频率较低，则可以利用开窗时间较长的进程对其进行检测，对于低频信号仍可保持较高的采样精度。
作为一个示例，参见图3，进程1、进程2、进程3、…、进程N有着不同的时间窗，在每一个进程的每一个时间窗内均对待测信号进行频率检测，从而得到多个检测结果。
S23，根据频率检测结果确定检测到频率值的进程，记为候选进程。
S24，将时间窗最小的候选进程中检测到的频率值作为待测信号的频率值。
具体地，可以针对FPGA内部的每一个线程均设置一个频率更新变量，该频率更新变量可以在对应的进程检测到频率值时更新。而且，还在L*T0时刻处增加一个判断语句，以在L*T0时刻触发该判断语句，其中，L为大于或等于2的正整数。
在上述判断语句被触发时，首先判断进程1的频率更新变量是否存在更新。若存在更新，则将在进程1中检测得到的频率值作为待测信号的频率值；若不存在更新，则判断进程2的频率更新变量是否存在更新。若存在更新，则将进程2中检测得到的频率值作为待测信号的频率值；若不存在更新，则判断进程3的频率更新变量是否存在更新…
若所有的进程都不存在频率更新变量更新，则判断当前并未检测到频率值。
由此，可以实现在准确的L*T0时刻更新频率值，且若当外部待测信号频率改变时不用等待锁相模块失锁信号以后再启动频率检测，而是在一个时间窗的过渡期以后自动检测得出最新的频率值。
综上，本发明实施例的基于现场可编程门阵列FPGA的实时信号测频方法，可以在FPGA接收到待测信号后，在每个进程中对连续两个时间窗内的待测信号进行采样，并根据采样结果进行频率检测；根据频率检测结果确定检测到频率值的进程，记为候选进程；将时间窗最小的候选进程中检测到的频率值作为待测信号的频率值。由于FPGA内部设置有N个进程，每个进程的时间窗不同，且在每个进程内均进程检测，若待测信号为低频信号，则时间窗较大的进程中能够得到检测结果，若待测信号为高频信号，则时间窗较小的进程能先于时间窗较大的进程得到检测结果，从而实现自适应检测低频信号或高频信号的频率，即保证精度又保证实时性，解决了传统电子计数法测频的精度不足、测频时间慢等问题。
进一步地，本发明提出一种现场可编程门阵列FPGA。
在本发明实施例中，现场可编程门阵列FPGA包括存储器、处理器和存储在存储器中的计算机程序，计算机程序被处理器执行时，实现上述的基于现场可编程门阵列FPGA的实时信号测频方法。
本发明实施例的现场可编程门阵列FPGA，在其上的计算机程序被处理器执行时，可以在FPGA接收到待测信号后，在每个进程中对连续两个时间窗内的待测信号进行采样，并根据采样结果进行频率检测；根据频率检测结果确定检测到频率值的进程，记为候选进程；将时间窗最小的候选进程中检测到的频率值作为待测信号的频率值。由于FPGA内部设置有N个进程，每个进程的时间窗不同，且在每个进程内均进程检测，若待测信号为低频信号，则时间窗较大的进程中能够得到检测结果，若待测信号为高频信号，则时间窗较小的进程能先于时间窗较大的进程得到检测结果，从而实现自适应检测低频信号或高频信号的频率，即保证精度又保证实时性，解决了传统电子计数法测频的精度不足、测频时间慢等问题。
进一步地，本发明提出一种锁相放大器。
图4是本发明实施例的锁相放大器的结构框图。
如图4所示，锁相放大器100包括数字锁相环101和上述的现场可编程门阵列FPGA102。
具体地，现场可编程门阵列FPGA102用于：在待测信号的频率值更新时，获取频率更新前后的频率差；在频率差小于数字锁相环101的环路滤波带宽时，判定无需将更新后的频率值发送给数字锁相环101，以使数字锁相环101根据更新前的频率值实现锁定；在前后两次更新的频率差大于数字锁相环101的环路滤波带宽时，判定数字锁相环101不能根据更新前的频率值实现锁定，并将更新后的频率值发送给数字锁相环101。
需要说明的是，本发明实施例的锁相放大器的其他具体实施方式，可以参见上述的基于现场可编程门阵列FPGA的实时信号测频方法。
本发明实施例的锁相放大器，无论待测信号是高频信号还是低频信号，均可在较短时间内准确估计出待测信号的频率范围，减小后续数字锁相模块的环路滤波带宽，很大程度的提高数字锁相的锁定精度及锁定时间。
需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
在本说明书的描述中，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，除非另有说明，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (9)
1.一种基于现场可编程门阵列FPGA的实时信号测频方法，其特征在于，所述方法包括：
所述FPGA接收待测信号，其中，所述FPGA内设置有N个进程，进程i+1的时间窗大于进程i的时间窗，N为大于等于2的整数，i为正整数；
在每个进程中，对连续两个时间窗内的所述待测信号进行采样，并根据采样结果进行频率检测；
根据频率检测结果确定检测到频率值的进程，记为候选进程；
将时间窗最小的候选进程中检测到的频率值作为所述待测信号的频率值；
所述连续两个时间窗包括上一时间窗和下一时间窗，所述采样结果包括所述上一时间窗内的第一采样点和所述下一时间窗内的第二采样点，所述根据采样结果进行频率检测，包括：
获取所述第一采样点的最值，其中，所述最值包括最大值VH和最小值VL；
根据所述最大值VH和所述最小值VL,计算得到阈值和迟滞电平；
根据所述第二采样点、所述阈值和所述迟滞电平，统计所述下一时间窗内所述待测信号的周期数N0；
根据所述周期数N0得到所述待测信号的频率值。
2.根据权利要求1所述的基于现场可编程门阵列FPGA的实时信号测频方法，其特征在于，所述根据所述第二采样点、所述阈值和所述迟滞电平，统计所述下一时间窗内所述待测信号的周期数N0，包括：
根据所述第二采样点和所述阈值确定阈值过零处；
在所述阈值过零处之后，根据所述第二采样点和所述迟滞电平确定采到所述待测信号的上升沿或下降沿；
统计所述上升沿或所述下降沿的个数M，得到所述下一时间窗内所述待测信号的周期数N0=M-1。
3.根据权利要求1所述的基于现场可编程门阵列FPGA的实时信号测频方法，其特征在于，阈值=（VH+VL）/2。
4.根据权利要求1所述的基于现场可编程门阵列FPGA的实时信号测频方法，其特征在于，所述迟滞电平包括迟滞高电平VTH和迟滞低电平VTL，其中，VTH=阈值+（VH-VL）/4，VTL=阈值-（VH-VL）/4。
5.根据权利要求1所述的基于现场可编程门阵列FPGA的实时信号测频方法，其特征在于，通过下式计算所述待测信号的频率值fs：
fs=fc*N0/N1，
其中，fc为所述FPGA主时钟的频率，N1为N0个周期所花费的FPGA主时钟的个数。
6.根据权利要求1-5中任一项所述的基于现场可编程门阵列FPGA的实时信号测频方法，其特征在于，所述进程i+1的时间窗为所述进程i的时间窗的n倍，其中，n大于1。
7.根据权利要求1-5中任一项所述的基于现场可编程门阵列FPGA的实时信号测频方法，其特征在于，所述N个进程的运行时间相同。
8.一种现场可编程门阵列FPGA，包括存储器、处理器和存储在所述存储器中的计算机程序，其特征在于，所述计算机程序被所述处理器执行时，实现如权利要求1-7中任一项所述的基于现场可编程门阵列FPGA的实时信号测频方法。
9.一种锁相放大器，其特征在于，包括数字锁相环和如权利要求8所述的现场可编程门阵列FPGA，其中，所述现场可编程门阵列FPGA用于：
在待测信号的频率值更新时，获取频率更新前后的频率差；
在所述频率差小于所述数字锁相环的环路滤波带宽时，判定无需将更新后的频率值发送给所述数字锁相环，以使所述数字锁相环根据更新前的频率值实现锁定；
在前后两次更新的频率差大于所述数字锁相环的环路滤波带宽时，判定所述数字锁相环不能根据所述更新前的频率值实现锁定，并将更新后的频率值发送给所述数字锁相环。
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