CN114362803B - 一种基于fpga的连续可变速率卫星通信转发器系统 - Google Patents

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Abstract

基于FPGA的连续可变速率卫星通信转发器系统，涉及卫星通信领域，尤其涉及卫星通信转发技术。解决了转发速率不够灵活，往往只针对几个特定速率信号进行转发的问题。本发明包括可变速率接收机、数据处理模块、控制字转换模块和可变速率发射机；连续可变速率基带信号输入到所述可变速率接收机进行解调，解调后信号输入所述数据处理模块进行处理后输出给所述可变速率发射机；所述可变速率接收机解调时还输出控制信号给所述控制字转换模块，转换后的控制信号输出给所述可变速率发射机；所述可变速率发射机根据接收的控制信号以及处理后的数据进行调制后发射输出。本发明适用于卫星通信中处理转发器载荷设计领域，实现卫星通信中的高性能通信转发。

Description

一种基于FPGA的连续可变速率卫星通信转发器系统
技术领域
本发明涉及卫星通信领域，尤其涉及卫星通信转发技术。
背景技术
FPGA(现场可编程逻辑门阵列)具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用，FPGA设计的主要难点是熟悉硬件系统以及内部资源，保证设计的语言能够实现元器件之间的有效配合，提高程序的可读性以及利用率，这对设计人员提出了较高的要求。
卫星通信转发器是卫星通信的重要载荷，根据转发器是否具有处理功能，可以将通信转发器分为透明转发器和处理转发器两大类。其中，透明转发器只对接收到的信号进行变频放大等处理，和具体转发的信号形式与内容无关，适应性较强。处理转发器除了上述功能外，还对信号进行调制解调，编译码，数据解析，数据重构等功能；因此，处理转发器系统应用方式更加灵活，转发性能更加高效。
目前，现有卫星处理转发器由于进行基带信号处理，往往只能针对几个特定速率信号进行转发，转发速率不够灵活。
发明内容
本发明解决现有技术转发速率不够灵活，往往只针对几个特定速率信号进行转发的技术问题，本发明提出了一种基于FPGA的连续可变速率卫星通信转发器系统。
本发明的技术方案如下：
一种基于FPGA的连续可变速率卫星通信转发器系统，优选地，所述转发器系统包括：可变速率接收机、数据处理模块、控制字转换模块和可变速率发射机；
所述转发器系统通过接收连续可变速率基带信号，输入到所述可变速率接收机进行解调，解调后的信号输入至所述数据处理模块进行数据处理，处理后的数据输出给所述可变速率发射机；所述可变速率接收机在进行解调时还输出控制信号给所述控制字转换模块，所述控制字转换模块将接收到的控制信号进行转换后输出给所述可变速率发射机；所述可变速率发射机根据接收到的控制信号以及处理后的数据进行调制后发射输出。
优选地，所述可变速率接收机包括整数倍抽样单元、鉴频单元以及码元同步环路和载波恢复环路，所述码元同步环路内嵌于所述载波恢复环路中；
所述连续可变速率基带信号输入至所述整数倍抽样单元进行降采样、并将降采样后的数据发送给所述鉴频单元进行粗频率同步，同步后的信号输入到所述码元同步环路进行时钟误差校正，形成解调后的信号输出，再经过载波恢复环路进行相位误差校正。
优选地，所述的整数倍抽样单元使用FIR滤波器或CIC+HB滤波器，以多级2倍抽样单元级联的方式，针对基带信号的符号速率选择抽样级数，使得抽样后的采样速率为符号速率的2至4倍。
优选地，所述码元同步环路的结构为：对输入信号依次进行插值处理、匹配滤波处理后得到内插样值，所述内插样值一方面通过内插样值计算出定时误差，经环路滤波器滤去高频噪声后，发送给NCO控制器得到反馈信息反馈至输入信号处，该反馈信号用于确定内插基点和分数间隔信息提供，对输入信号进行插值处理，如此闭环使得信号反复更新迭代实现校正时钟误差；所述内插样值另一方面经抽取之后形成解调后的信号输出。
所述载波恢复环路的结构为：针对码元同步环路输出的解调后的信号利用鉴相器计算获得信号的相位误差，然后经环路滤波器滤除误差信号中的噪声之后，经DDS实现一个离散震荡信号输出，利用该离散震荡信号对所述码元同步环路的输入信号的相位误差进行校正。
优选地，所述NCO控制器由NCO和分数间隔计算器组成，所述NCO用于确定内插基点mk，所述分数间隔计算器用于计算分数间隔uk。
优选地，所述数据处理模块将输入的解调后的信号采用Viterbi译码器进行译码之后，进行帧同步处理，然后经RS编译码并去除交错，然后再经RS编码、交错处理之后，进行组帧，然后经卷积编码后输出，使得处理后的数据量保持不变。
优选地，所述控制字计算模块的处理过程如下：
如果满足条件rx_enable＝＝true，执行Status:＝NOT(Status)；
如果满足条件Status＝＝true，执行x:＝(rx_cword+1)/2，否则执行x:＝rx_cword/2；
最后执行tx_cword:＝(1-x)*N/M；
其中，rx_enable为所述可变速率接收机输出的控制信号，Status为布尔中间量，X为数值中间量，N为滤波器系数，M查找表数目，rx_cword为可变速率接收机输出控制字，tx_cword为转换后得到给到可变速率发射机的控制字。
优选地，所述可变速率发射机包括多相滤波器单元、NCO单元和整数倍插值单元，所述可变速率发射机采用查表法进行数据调制。
所述NCO单元从所述控制字计算模块获得控制字输入，经过计算后得到控制字输出和数据有效使能输出，所述多相滤波器单元根据NCO提供的控制字和数据有效使能对输入数据进行滤波处理，所述多相滤波器输出数据，数据再通过所述整数倍插值单元进行升采样得到可变速率发射机的最终输出。
优选地，所述整数倍插值单元使用FIR滤波器，以多级2倍插值单元级联方式，且插值级数的选择与所述转发器系统中可变速率接收机的整数倍抽样单元的抽样级数一致。
与现有技术相比，本发明解决了转发速率不够灵活，往往只针对几个特定速率信号进行转发的技术问题，具体的有益效果为：
1.本发明技术方案以FPGA为实现平台，基于接收机和发射机之间控制信号转换方法，实现了调制速率和解调速率的完全匹配，可实现零缓存而对处理后数据直接调制，降低系统时延。
2.本发明基于可选的级联抽样和级联内插，扩大了通信转发速率支持范围。
3.本发明通过基于查表结构的多相成型滤波器，实现可变速率调制的同时降低系统资源消耗。
4.本发明在可变速率接收机和可变速率发射机之间通过控制字实现衔接配合，在系统时钟不变条件下，通过较低的资源消耗，实现了任意速率的通信转发，增强了转发系统的灵活性。
本发明所述的基于FPGA的连续可变速率卫星通信转发器系统适用于卫星通信中处理转发器载荷设计领域，实现卫星通信中的高性能通信转发。
附图说明
图1为具体实施方式中所述的转发器系统的原理示意图；
图2为实施例1中所述可变速率转发器的原理示意图；
图3为实施例2中所述可变速率接收机的原理示意图；
图4为实施例3中所述整数倍抽样单元的原理示意图；
图5为实施例4中所述Farrow结构的分段抛物线插值滤波器的原理结构图；
图6为实施例5中所述分数间隔uk计算过程的示意图；
图7为实施例6中数据处理模块的信号处理流程图；
图8为实施例8中所述可变速率发射机的原理示意图；
图9为实施例8中所述可变速率发射机的升采样系统架构图；
图10为实施例9中所述整数倍插值单元的原理结构示意图。
具体实施方式
本发明具体实施方式基于前端AD9371+PolarFire FPGA开发平台：
射频前端采用ADI公司的ADRV-W/PCB评估板，支持双通道收发，收发频率300MHz-6GHz，其中接收带宽最高可达100MHz，发射带宽最高可达200MHz，通过FMC连接器实现设备供电和与基带处理板的连接。该射频板主要集成了AD9371收发器和一个高效时钟管理器，其中AD9371收发器支持JESD204B Subclass 1标准，并通过参考时钟信号实现与FPGA的传输数据同步。
基带处理板采用美高森美公司(Microsemi)的Polarfire系列开发板，可通过FMC连接器与射频板相连，同时FPGA芯片提供XCVR高速收发器，支持线速率范围250Mbps到12700Mbps，并提供专用IP核进行配置，极大简化了接口的设计。
射频前端开发板实现变频，射频调制，模拟滤波，模数数模变换和部分数字处理功能。
基带处理FPGA开发板是整个系统的处理核心，实现信号的滤波抽样，数字解调译码，数字编码调制等功能。
两块开发板通过FMC接口相连，FPGA模块提供UART串口，通过串口和上位机进行遥控遥测信号的传输。
本实施方式中，采用QPSK调制实现方法，也可使用其他各种调制方式实现本发明方法，AD、DA采样率选择122.88MHz，接收机为零中频架构，系统硬件架构与处理流程如图1所示。
下面结合其他附图和具体实施例对本发明的技术方案进行进一步阐述，需要说明的是，以下实施例仅用于更好地理解本发明技术方案，而不应该作为对本发明保护范围的限制。
实施例1.
本实施例提供了一种基于FPGA的连续可变速率卫星通信转发器系统，结合图2可以更好理解本实施例，所述转发器系统包括：可变速率接收机、数据处理模块、控制字转换模块和可变速率发射机；
所述转发器系统通过接收连续可变速率基带信号，输入到所述可变速率接收机进行解调，解调后的信号输入至所述数据处理模块进行数据处理，处理后的数据输出给可变速率发射机；可变速率接收机在进行解调时还输出控制信号给所述控制字转换模块，该控制字转换模块将接收到的控制信号进行转换后输出给可变速率发射机；可变速率发射机根据接收到的控制信号以及处理后的数据进行调制后发射输出。
本实施例提供的转发器系统，将可变速率接收机和可变速率发射机之间通过数据处理和控制字转换实现衔接配合，实现可变速率基带信号的转发功能，克服了现有技术转发速率不够灵活，往往只能针对几个特定速率信号进行转发的技术问题。
实施例2.
本实施例为对实施例1中的可变速率接收机的结构进行举例说明，结合图3可以更好理解本实施例，本实施例所述可变速率接收机包括整数倍抽样单元、鉴频单元以及码元同步环路和载波恢复环路，所述码元同步环路内嵌于所述载波恢复环路中；
所述连续可变速率基带信号输入至所述整数倍抽样单元进行降采样、并将降采样后的数据发送给所述鉴频单元进行粗频率同步，同步后的信号输入到所述码元同步环路进行时钟误差校正，形成解调后的信号输出，再经过载波恢复环路进行相位误差校正。
本实施例中所述可变速率接收机，采用整数倍抽样单元降采样，并通过码元同步环路和载波恢复环路实现时钟误差和相位误差的校正，使系统时钟保持不变，避免复杂的跨时钟域处理，最终实现可变速率基带信号的解调功能。
实施例3.
本实施例为对实施例2中的整数倍抽样单元的具体结构进行举例说明，本实施例所述的整数倍抽样单元结构如图4所示，使用FIR滤波器或CIC+HB滤波器，以多级2倍抽样单元级联的方式，针对基带信号的符号速率选择抽样级数，使得抽样后的采样速率为符号速率的2至4倍。
该整数倍抽样单元后端的码元同步环路由于是定点数处理，所以在采样率和码元速率倍数相差过大的情况下，存在定时误差和插值精度不足的问题，而且带外噪声也会影响解调性能。所以需要对进入可变速率接收机的数据进行抽样，以匹配接收码元速率。本实施例为了适应不同的接收码元速率，同时保证接收性能，抽样单元采用多级抽样滤波器级联方式，抽样滤波器采用FIR滤波器，在FPGA处理资源有限条件下，也可牺牲部分性能条件下采用CIC+HB滤波器方式，计算码元速率和采样率之间的关系，并保证抽样后采样率为码元速率的2至4倍之间，从而确认抽样级数，抽样后数据仍采用抽样前数据时钟，通过数据有效标志指示数据有效的时钟周期，从而在不改变整个系统时钟的前提下，扩大了通信转发速率支持范围，与现有技术相比转发速率更加灵活。
实施例4.
本实施例为对实施例2中的码元同步环路和载波恢复环路的具体结构进行举例说明，参见图3和图5所示。本实施例所述码元同步环路的结构为：对输入信号依次进行插值处理、匹配滤波处理后得到内插样值，所述内插样值一方面通过内插样值计算出定时误差，经环路滤波器滤去高频噪声后，发送给NCO控制器得到反馈信息反馈至输入信号处，该反馈信号用于确定内插基点和分数间隔信息提供，对输入信号进行插值处理，如此闭环使得信号反复更新迭代实现校正时钟误差；所述内插样值另一方面经抽取之后形成解调后的信号输出。
本实施例中，所述载波恢复环路的结构为：针对码元同步环路输出的解调后的信号利用鉴相器计算获得信号的相位误差，然后经环路滤波器滤除误差信号中的噪声之后，经DDS实现一个离散震荡信号输出，利用该离散震荡信号对码元同步环路的输入信号的相位误差进行校正。
本实施例所述的对输入信号进行插值具体是采用Farrow结构的分段抛物线插值滤波器实现的，所述Farrow结构的分段抛物线插值滤波器结构如图5所示，在此结构下，匹配滤波器可以和内插器同步工作，内插器内插时，则利用内插后数据进行匹配滤波，保证匹配滤波器工作在2倍符号速率下，实现任意符号速率的匹配滤波。
本实施例中所述鉴相器的相位误差计算公式为：
en＝sign(Re(xn))*Im(xn)-sign(Im(xn))*Re(xn)；
其中xn为码元同步环路输出信号，en为鉴相器输出的相位误差。
为了保证系统的稳定性，本实施例中的环路滤波器采用二阶环路滤波器，本实施例通过两环路结构(码元同步环路和载波恢复环路)，对时钟误差和相位误差进行计算和反复迭代，最终实现准确的插值。
实施例5.
本实施例为对实施例4中的NCO控制器进行举例说明，本实施例中所述NCO控制器由NCO和分数间隔计算器组成，所述NCO用于确定内插基点mk，所述分数间隔计算器用于计算分数间隔uk。
具体来说，在此，NCO是一个相位递减器，其差分方程为：
η(m+1)＝[η(m)-w(m)]mod1，
之所以用相位递减器，是因为和相位递增器相比，在计算uk时，递减器具有更小的复杂度。式中，η(m)为NCO寄存器变量，w(m)为NCO控制字，也即相位递减器的相位步长，w(m)由环路滤波器进行调节，以便NCO能在最佳采样时刻溢出。设NCO的工作周期为T，即为系统的时钟周期，而内插器的周期为Ti，由于内插器工作在二倍符号速率，所以Ti＝Ts/2，其中Ts为符号周期，所以相位步长w(m)≈T/Ti，故可将w(m)的初始值设为w(1)≈T/Ti，本实施例中针对不同的数据速率，给定不同的w(1)值，即可以实现不同速率解调。w(m)和环路滤波器输出r(m)的关系为：
w(m)＝T/Ti+r(m)，
w(m)确定以后，再根据上述差分方程来计算η(m+1)的值，计算过程如下：
如果[η(m)-w(m)]mod1＞0，则内插器不进行内插，等待下一个内插时钟到来再进行内插；
如果[η(m)-w(m)]mod1≤0，则表示第m点是内插基点，此时NCO产生一个内插时钟给内插器，并计算出相应的分数间隔uk，内插器就根据相邻的4个点和uk计算出内插点，而此时η(m+1)就根据上述差分方程的计算来重新取值用于下一个内插周期的计算，分数间隔uk计算过程的示意图见图6。
从图中可以得出：
从中可以解出分数间隔
μk＝η(mk)/w(mk)，
为了避免进行除法运算，可以利用1/w(mk)＝Ti/T进行计算，假定此值为ξ0。虽然实际中Ti/T的确切值是未知的并且是一个无理数，但是通常可以用有限精度的ξ0来精确的代表Ti/T的真实值。因此上式的分数间隔可以近似写为：
μk≈ξ0η(mk)，
一旦内插基点mk和分数间隔μk正确得到，系统就可以计算正确的内插点，再根据内插点估计相应的定时误差，送入环路滤波器后，得到更新后的步长w(m)，控制器再根据步长计算mk和μk，系统如此周而复始的工作，自身不断进行反馈调节。
实施例6.
本实施例为对实施例1中的数据处理模块的举例说明，参见图7。本实施例中所述数据处理模块将输入的解调后的信号采用Viterbi译码器进行译码之后，进行帧同步处理，然后经RS编译码并去除交错，然后再经RS编码、交错处理之后，进行组帧，然后经卷积编码后输出，使得处理后的数据量保持不变，具体信号处理流程如图7，也可根据具体可变速率发射机进行其他的数据处理。本实施例实现处理转发器的性能增益和多样化功能。
实施例7.
本实施例为对实施例1中的控制字计算模块的举例说明，本实施例中所述控制字计算模块的处理过程如下：
如果满足条件rx_enable＝＝true，执行Status:＝NOT(Status)；
如果满足条件Status＝＝true，执行x:＝(rx_cword+1)/2，否则执行x:＝rx_cword/2；
最后执行tx_cword:＝(1-x)*N/M。
上述数据处理过程可以采用下述程序实现：
If(rx_enable＝＝true)
{
Status:＝NOT(Status)；
}
If(Status＝＝true)
{
x:＝(rx_cword+1)/2；
}
Else
{
x:＝rx_cword/2；
}
tx_cword:＝(1-x)*N/M；
其中，rx_enable为所述可变速率接收机输出的控制信号，Status为布尔中间量，X为数值中间量，N为滤波器系数，M查找表数目，rx_cword为可变速率接收机输出控制字，tx_cword为变换后得到给到可变速率发射机的控制字。
可变速率接收机的NCO和可变速率发射机所需的NCO具有相似的结构，所以，对接收机NCO进行变换，可以用于驱动发射机，实现一个任意可变速率的处理转发器架构。
对于接收机NCO
η(m+1)＝[η(m)-w(m)]mod1，
其中，
w(m)＝T/Ti+r(m)，
根据实施例5中对接收机NCO的说明，当接收机稳定工作之后，
w(m)≈2Rs/fclk，
对于发射机NCO：
所以，接收机NCO工作频率是发射机NCO工作频率的2倍，接收机是递减NCO，发射机是递增NCO，且两者NCO的控制字输出范围不同，对接收机NCO按照如下算法进行变换，可以驱动发射机，对接收机NCO使能输出信号进行2倍抽取，作为发射机NCO的使能信号。
实施例8.
本实施例为对实施例1中的可变速率发射机的举例说明，参见图8，本实施例中所述可变速率发射机包括多相滤波器单元、NCO单元和整数倍插值单元，所述可变速率发射机采用查表法进行数据调制。
NCO单元从控制字计算模块获得控制字输入，经过计算后得到控制字输出和数据有效使能输出。多相滤波器单元根据NCO提供的控制字和数据有效使能对输入数据进行滤波处理。多相滤波器输出数据再通过整数倍插值单元进行升采样得到可变速率发射机的最终输出。
可变速率发射机是经过成型滤波器的升采样系统，给定一个任意倍数的升采样系统可以按照整数倍插值配合整数倍抽取实现小数倍升采样系统。但是这种实现方式对于不同的升采样倍数，系统需要重构。而本实施例采样查表法，利用多相滤波器，实现一个对于任意升采样倍数不需要重构的系统架构，升采样系统架构见图9。
设本实施例的时钟速率fclk＝122.88MHz，数据符号速率Rs。
首先，针对设定参数的滤波器，计算N个系数，查找表的数目为M个。将N个系数分为M段，分别存储在M个查找表中。查找表的个数M表征成型滤波器持续的符号数，滤波器系数N表征滤波器系数对模拟滤波器的逼近精度，所以，N和M的值越大，成型滤波器的性能越逼近理想值，存储量和计算量也相应的增加。
对于一个单独的可变速率发射机，控制字和数据有效使能可以使用NCO单元进行计算：
采样的倍数L＝fclk/Rs，
而NCO单元的控制字输出，即滤波器系数的查找表地址应为：
当时，数据有效使能enable为真，延迟单元工作，数据输入单元输入新的有效数据，保证查找表循环与数据更新保持同步。
每个查找表的地址范围为：0～N/M-1，取Ck的整数部分作为查找表的地址输入。
实施例9.
本实施例为对实施例8中的整数倍插值单元的举例说明，本实施例中所述整数倍插值单元结构如图10所示，使用FIR滤波器，以多级2倍插值单元级联方式，且插值级数的选择与所述可变速率接收机中的整数倍抽样单元的抽样级数一致。

Claims (8)

1.一种基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述转发器系统包括：可变速率接收机、数据处理模块、控制字转换模块和可变速率发射机；
所述转发器系统通过接收连续可变速率基带信号，输入到所述可变速率接收机进行解调，解调后的信号输入至所述数据处理模块进行数据处理，处理后的数据输出给所述可变速率发射机；所述可变速率接收机在进行解调时还输出控制信号给所述控制字转换模块，所述控制字转换模块将接收到的控制信号进行转换后输出给所述可变速率发射机；所述可变速率发射机根据接收到的控制信号以及处理后的数据进行调制后发射输出；
所述可变速率接收机包括整数倍抽样单元、鉴频单元以及码元同步环路和载波恢复环路，所述码元同步环路内嵌于所述载波恢复环路中；
所述连续可变速率基带信号输入至所述整数倍抽样单元进行降采样、并将降采样后的数据发送给所述鉴频单元进行粗频率同步，同步后的信号输入到所述码元同步环路进行时钟误差校正，形成解调后的信号输出，再经过载波恢复环路进行相位误差校正。
2.根据权利要求1所述的基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述的整数倍抽样单元使用FIR滤波器或CIC+HB滤波器，以多级2倍抽样单元级联的方式，针对基带信号的符号速率选择抽样级数，使得抽样后的采样速率为符号速率的2至4倍。
3.根据权利要求1所述的基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述码元同步环路的结构为：对输入信号依次进行插值处理、匹配滤波处理后得到内插样值，所述内插样值一方面通过内插样值计算出定时误差，经环路滤波器滤去高频噪声后，发送给NCO控制器得到反馈信息反馈至输入信号处，该反馈信息用于确定内插基点和分数间隔信息提供，对输入信号进行插值处理，如此闭环使得信号反复更新迭代实现校正时钟误差；所述内插样值另一方面经抽取之后形成解调后的信号输出；
所述载波恢复环路的结构为：针对码元同步环路输出的解调后的信号利用鉴相器计算获得信号的相位误差，然后经环路滤波器滤除误差信号中的噪声之后，经DDS实现一个离散震荡信号输出，利用该离散震荡信号对所述码元同步环路的输入信号的相位误差进行校正。
4.根据权利要求3所述的基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述NCO控制器由NCO和分数间隔计算器组成，所述NCO用于确定内插基点mk，所述分数间隔计算器用于计算分数间隔uk。
5.根据权利要求1所述的基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述数据处理模块将输入的解调后的信号采用Viterbi译码器进行译码之后，进行帧同步处理，然后经RS编译码并去除交错，然后再经RS编码、交错处理之后，进行组帧，然后经卷积编码后输出，使得处理后的数据量保持不变。
6.根据权利要求1所述的基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述控制字转换模块的处理过程如下：
如果满足条件rx_enable＝＝true，执行Status:＝NOT(Status)；
如果满足条件Status＝＝true，执行x:＝(rx_cword+1)/2，否则执行x:＝rx_cword/2；
最后执行tx_cword:＝(1-x)*N/M；
其中，rx_enable为所述可变速率接收机输出的控制信号，Status为布尔中间量，x为数值中间量，N为滤波器系数，M查找表数目，rx_cword为可变速率接收机输出控制字，tx_cword为转换后得到给到可变速率发射机的控制字。
7.根据权利要求1所述的基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述可变速率发射机包括多相滤波器单元、NCO单元和整数倍插值单元，所述可变速率发射机采用查表法进行数据调制；
所述NCO单元从所述控制字计算模块获得控制字输入，经过计算后得到控制字输出和数据有效使能输出，所述多相滤波器单元根据NCO提供的控制字和数据有效使能对输入数据进行滤波处理，所述多相滤波器单元输出数据，数据再通过所述整数倍插值单元进行升采样得到可变速率发射机的最终输出。
8.根据权利要求7所述的基于FPGA的连续可变速率卫星通信转发器系统，其特征在于，所述整数倍插值单元使用FIR滤波器，以多级2倍插值单元级联方式，且插值级数的选择与所述转发器系统中可变速率接收机的整数倍抽样单元的抽样级数一致。
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