CN114355153A - 芯片性能测试治具 - Google Patents

Abstract

本发明提供了一种芯片性能测试治具，包括电控板、信号输入端、信号输出端、多个测试端。其中，电控板上设置有信号测试线路，包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线。第一并联安装位、第二并联安装位、串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择测试信号通过的第二信号线。本发明实现模拟实际项目中的芯片信号传输的线路路径，并验证其信号性能，降低芯片选型失误率，缩短研发设计周期，降低研发成本。

Description

芯片性能测试治具

技术领域

本发明涉及电子器件测试技术领域，特别涉及一种芯片性能测试治具。

背景技术

现有的芯片厂商一般在售卖时，仅会提供芯片配套的开发板给研发人员对芯片的功能进行简单的信号测试。然而在实际应用中，与芯片的引脚电连接的器件、不同尺寸规格的电路板以及不同的走线方式都会影响芯片输出的信号的完整性。因此，单纯采用开发板并不能够模拟实际项目上的信号性能验证，同时在进行PCB Layout(电路布线)设计时，只能够单纯计算出芯片信号传输路径上的阻抗，并不能够确定其对信号的影响，若打板测试，则可能需要多次重复修改并重复打板才能够得到相对满意的电路布线路径，这就导致整个电路研发设计周期较长，研发测试效率较低。

发明内容

本发明的主要目的是提供一种芯片性能测试治具，旨在实现模拟实际项目中的芯片信号性能验证，提高了电路板布线的研发测试效率，缩短了研发设计周期。

为此，本发明提出了一种芯片性能测试治具，所述芯片性能测试治具包括：

电控板，所述电控板上设置有信号测试线路；

信号输入端，所述信号输入端设置于所述电控板上，所述信号输入端用于与芯片的引脚连接并接入芯片输出的测试信号；

信号输出端，所述信号输出端设置于所述电控板上，所述信号输出端用于与接入接口；

多个测试端；所述测试端用于接入测试装置，多个所述测试端电连接于所述信号测试线路上；

所述信号测试线路包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线；所述第一信号线的第一端、所述第一并联安装位的第一端分别与所述信号接入端电连接，所述第一信号线的第二端与多个所述选通安装位的第一端连接，多个所述选通安装位的第二端分别与多个所述第二信号线的第一端一一对应连接，多个所述第二信号线的第二端均与所述串联安装位的第一端连接，所述第三信号线的第一端与所述串联安装位的第二端连接，所述第三信号线的第二端与所述信号输出端连接，所述第一并联安装位的第二端和所述第二并联安装位的第二端均接地；

其中，所述第一并联安装位、所述第二并联安装位、所述串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择所述测试信号通过的第二信号线。

可选的，多个所述测试端包括第一测试端和第二测试端，所述第一测试端与所述信号接入端电连接，所述第二测试端与所述信号输出端连接。

可选的，所述电控板上设置有差分信号测试区，所述差分信号测试区内设置有多条完全相同的所述信号测试线路。

可选的，所述电控板具有第一布线层和第二布线层，所述电控板的第一布线层上设置有第一高速信号测试区，所述电控板的第一高速信号测试区的周边设置有接地覆铜，所述第一高速信号测试区内设置有所述信号测试线路；所述电控板的第二布线层相对于所述第一高速信号测试区设置有接地覆铜；

其中，所述第一高速信号测试区内的信号测试线路中的第一信号线、多个第二信号线和第三信号线均为微带线。

可选的，所述电控板为多层板，所述电控板还具有板间布线层；

所述电控板的第一布线层上还设置有第二高速信号测试区，所述第二高速信号测试区内设置有所述信号测试线路；所述电控板的第二布线层相对于所述第二高速信号测试区设置有接地覆铜；

其中，所述第二高速信号测试区内设置有接地覆铜；

所述第二高速信号测试区内的信号测试线路中的第一并联安装位、第二并联安装位、串联安装位，多个选通安装位均设置于所述电控板的第一布线层；

所述第二高速信号测试区内的信号测试线路中的第一信号线、多条第二信号线和第三信号线均为带状线且均设置于所述板间布线层。

可选的，所述第一高速信号测试区的信号测试线路数量为多条，多条所述第一高速信号测试区的信号测试线路完全相同；

所述第二高速信号测试区的信号测试线路数量为多条，多条所述第二高速信号测试区的信号测试线路完全相同。

可选的，所述第一信号线、所述第二信号线和所述第三信号线的走线类型不同。

可选的，所述第一信号线、所述第二信号线和所述第三信号线的线宽不同。

本发明提供了一种芯片性能测试治具，芯片性能测试治具包括电控板、信号输入端、信号输出端、多个测试端。其中，电控板上设置有信号测试线路，包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线。信号输入端用于与芯片的引脚连接并接入芯片输出的测试信号，信号输出端用于与接入接口，测试端用于接入测试装置，第一并联安装位、第二并联安装位、串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择测试信号通过的第二信号线。如此，研发测试人员便能够在项目研发中，通过在安装位上设置不同的连接元件，以提前预估模拟不同芯片输出的信号在实际项目中的信号性能，以为PCB Layout的绘制提供设计参考，从而降低实际项目中的设计风险，减少重复打板次数，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低研发成本。同时，还能够对新购入的芯片的性能进行测试，降低芯片选型失误率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明芯片性能测试治具一实施例的结构示意图；

图2为本发明芯片性能测试治具另一实施例的结构示意图；

图3为本发明芯片性能测试治具又一实施例的结构示意图；

图4为本发明芯片性能测试治具又一实施例的结构示意图；

图5为本发明芯片性能测试治具再一实施例的结构示意图；

图6为本发明芯片性能测试治具另一实施例的结构示意图；

图7为本发明芯片性能测试治具又一实施例的结构示意图；

图8为本发明芯片性能测试治具再一实施例的结构示意图；

图9为本发明芯片性能测试治具一实施例的具体电路结构示意图。

附图标号说明：

标号	名称	标号	名称
				10	电控板	11	第一并联安装位
12	第二并联安装位	13	选通安装位
				14	串联安装位	15	第一信号线
16	第二信号线	17	第三信号线
				20	信号输入端	30	信号输出端
41	第一测试端	42	第二测试端
				40	测试端

本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

现有的芯片厂商一般在售卖时，仅会提供芯片配套的开发板给研发人员对芯片的功能进行简单的信号测试。然而在实际应用中，与芯片的引脚电连接的器件、不同尺寸规格的电路板以及不同的走线方式都会影响芯片输出的信号的完整性。因此，单纯采用开发板并不能够模拟实际项目上的信号性能验证，同时在进行PCB Layout(电路布线)设计时，只能够单纯计算出芯片信号传输路径上的阻抗，但是并不能够确定其对信号的影响，若打板测试，则可能需要多次重复修改并重复打板才能够得到相对满意的电路布线路径，这就导致整个电路研发设计周期较长，研发测试效率较低。

为此，本发明提出一种芯片性能测试治具，在本发明一实施例中，参考图1，芯片性能测试治具包括：

电控板10，电控板10上设置有信号测试线路；

信号输入端20，信号输入端20设置于电控板10上，信号输入端20用于与芯片的引脚连接并接入芯片输出的测试信号；

信号输出端30，信号输出端30设置于电控板10上，信号输出端30用于与接入接口；

多个测试端40；测试端40用于接入测试装置，多个测试端40电连接于信号测试线路上；

信号测试线路包括第一并联安装位11、第二并联安装位12、多个选通安装位13、串联安装位14、第一信号线15、多条第二信号线16和第三信号线17；第一信号线15的第一端、第一并联安装位11的第一端分别与信号接入端电连接，第一信号线15的第二端与多个选通安装位13的第一端连接，多个选通安装位13的第二端分别与多个第二信号线16的第一端一一对应连接，多个第二信号线16的第二端均与串联安装位14的第一端连接，第三信号线17的第一端与串联安装位14的第二端连接，第三信号线17的第二端与信号输出端30连接，第一并联安装位11的第二端和第二并联安装位12的第二端均接地；

其中，第一并联安装位11、第二并联安装位12、串联安装位14均用于接入连接元件；多条第二信号线16长度各不相同，多个选通安装位13用于在接入一连接元件时选择测试信号通过的第二信号线16。

在本实施例中，电控板10可以采用DBC板，PCB板、半玻纤板、玻纤板等材料所制成的电路基板实现，还可以采用铝基板、铝合金基板、铜基板或者铜合金基板中的任意一种来实现。

在本实施例中，可选地，信号输入端20可以为一焊盘，研发测试人员将芯片上的信号引脚通过飞线的方式电连接至焊盘，可以理解的是，飞线的长度可以选择尽量短和粗的线材，以防止飞线对芯片输出的信号产生影响。此外，信号输入端20也可以为一接口，例如VGA/HDMI/USB/LAN等接口，以将处于开发板上的芯片的引脚通过连接线与对应电控板10上的接口连接，例如处于开发板上的芯片引脚与开发板上一接口相连，研发测试人员可以通过连接线一端连接接口另一端连接电控板10上对应的接口以实现两者之间的电连接，可以理解的是，研发人员也会将连接线的参数例如阻抗计算在总的阻抗参数中。

在本实施例中，需要理解的是，在实际的电路设计中，芯片信号在传递的线路上，都会串联或并联有一个或者多个连接元件以起到相应的作用，例如滤波、减少信号震荡、改变信号时序、保护芯片信号输出的引脚等功能。

为此，在本实施例中，研发测试人员可以根据需求，在第一并联安装位11、第二并联安装位12、多个选通安装位13、串联安装位14可以接入合适的连接元件，例如电阻、电容、电感、二极管、TVS管、ESD二极管等器件，从而测试不同的器件对于芯片输出的信号的影响。同时，可以理解的是，第一并联安装位11、第二并联安装位12、串联安装位14的数量均可以为多个，多个第一并联安装位11与第一信号线15电连接，多个第二并联安装位12与第三信号线17电连接，多个串联安装位12互相串联连接。同理，与每一第二信号线16电连接的选通安装位也可以由多个串联的安装位组成。如此，便能够同时在多个并联安装位接入多个不同类型的器件，以及在多个串联安装位上安装不同类型的器件，以及在选通安装位中多个串联的安装位上接入不同类型的器件，从而更加适配实际测试的需求。

具体地，研发测试人员可以仅在第一并联安装位11上设置有二极管、TVS管或ESD二极管、电容等常规的并联在信号上的器件，并使芯片开始输出预设的测试信号。

在本实施例中，多个测试端40可以根据实际需求预设电连接于信号测试线路上任一位置，从而实现在接入测试装置后，对测试端40与信号测试线路电连接处的信号进行测试。

具体地，本实施例中以测试端40包括第一测试端41和第二测试端42为例，参考图2，多个测试端40包括第一测试端41和第二测试端42，第一测试端41与信号接入端电连接，第二测试端42与信号输出端30连接，第一测试端41用于接入测试装置例如示波器，研发测试人员可以通过示波器读取第一测试端41的信号，可以理解的是，第一测试端41与第一信号线15的连接点设置于第一信号线15与第一并联安装位11的第一端连接处与第一信号线15的第二端之间的位置。如此，示波器接收到的就是芯片输出的经过第一并联安装位11上连接元件的输出信号，再与预设的测试信号进行对比，从而判断第一并联安装位11上的器件对于芯片输出信号的影响，即对于信号完整性的影响，从而选择更加合适的参数或型号的并联器件。

需要理解的是，由于每块PCB板的尺寸不同，所以在PCB Layout过程中，芯片输出的信号的完整性还会受到其信号传输的路径长短的影响。为此，在本实施例中，研发测试人员还可以通过在多个选通安装位13上择一安装连接元件，以改变接入整个信号线上的第二信号线16的长度，从而改变信号传输的路径的长度。

在本实施例中，需要理解的是，多个第二信号线16不仅仅是可以长度不相同，还可以是走线形状不相同，比如走线角度不同、蛇形线等。多条第二信号线16可以由研发人员根据日常的实际需求在电控板10上进行预设。

具体地，研发测试人员可以根据电路设计的需求，在第一并联安装位11、串联安装位14、第二并联安装位12上设置好需要的连接元件。再根据绘制的PCB Layout中的线路路径，选择合适的第二信号线16，并将连接元件设置在对应选通安装位13上。此时研发测试人员控制芯片开始输出预设的测试信号，研发测试人员会通过示波器读取第二测试端42的信号，并与预设的测试信号或者是目标信号进行比对(需要理解的是，在实际项目中，有时候需要通过线路上去的器件对芯片输出的信号进行处理以得到目标信号)，若比对得到的误差大于了可接受误差范围，则研发测试人员会另将原先选通安装位13上的连接元件取下，并放置于另一较为合适的第二信号线16对应的选通安装位13上(可以理解的是，因为PCB尺寸已知，所以信号线的总长度只能在一定的范围内选择)，再重复上述的测试，直至得到的误差在可接受误差范围内。再根据此时信号线的总长度和信号线电连接上的器件参数来作为调整绘制中的PCB Layout中的线路路径的参考参数。如此，研发测试人员便能够在项目研发中，采用本发明芯片性能测试治具提前预估模拟不同芯片输出的信号在实际项目中的信号性能，以为PCB Layout的绘制提供设计参考，从而降低实际项目中的设计风险，减少重复打板次数，更进一步的提高了电路板布线的研发测试效率，降低芯片选型失误率，缩短研发设计周期，降低研发成本。

在本实施例中，可选的，信号输出端30可以为一接口焊盘，研发人员可以焊接接入对应的接口，例如VGA、HDMI、USB、LAN接口等，从而测试输出接口对芯片输出信号的影响。可选的，同一块电控板上可以设置有多组信号测试线路，每个信号测试电路中的接口焊盘的接口类型不一致，以使研发人员可以焊接接入不同类型的接口，从而能够测试不同的输出接口对于芯片输出的信号的影响。

具体地，参考图9，以第一并联安装位11装入一二极管D1、其一选通安装位13装入一电阻R1，串联安装位14装入一电感L1，第二并联安装位12装入一电容C1，信号输出端30接入USB接口为例，研发人员可以通过在第一测试端41上接入示波器，确定二极管对于待测芯片输出的信号的影响，以及根据实际需求选择合适长度的信号传输路径，并通过设置相应参数的电阻、电容和电感模拟信号传递途径上的阻抗值，最终通过在第二测试端42上接入示波器来确定当前传输路径的参数以及路径上各器件阻抗和对于待测芯片输出信号在传递至USB接口过程中的影响。

在另一实施例中，可以理解的是，还可以采用本发明芯片性能测试治具测试芯片引脚的EMC性能，研发测试人员在将信号输入端20接入芯片引脚后(不在任何安装位上设置连接元件)，可以将第一测试端41与静电枪，再通过静电枪释放静电至芯片引脚。随后，再控制芯片引脚输出预设测试信号，并通过示波器在第一测试端41采集实际输出的信号，并将其与预设测试信号进行比对。若误差在预设误差值内，则说明芯片引脚的EMC性能符合需求，并未被静电击穿。若误差超过了预设误差值，则说明芯片引脚的EMC性能不符合需求。其中，静电枪输出的静电压大小可以根据研发人员的需求进行改变。如此，便能够提前测试新购入芯片的性能。

本发明提供了一种芯片性能测试治具，芯片性能测试治具包括电控板10、信号输入端20、信号输出端30、多个测试端40。其中，电控板10上设置有信号测试线路，包括第一并联安装位11、第二并联安装位12、多个选通安装位13、串联安装位14、第一信号线15、多条第二信号线16和第三信号线17。信号输入端20用于与芯片的引脚连接并接入芯片输出的测试信号，信号输出端30用于与接入接口，测试端40用于接入测试装置，第一并联安装位11、第二并联安装位12、串联安装位14均用于接入连接元件；多条第二信号线16长度各不相同，多个选通安装位13用于在接入一连接元件时选择测试信号通过的第二信号线16。如此，研发测试人员便能够在项目研发中，通过在安装位上设置不同的连接元件，以提前预估模拟不同芯片输出的信号在实际项目中的信号性能，以为PCB Layout的绘制提供设计参考，从而降低实际项目中的设计风险，减少重复打板次数，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低研发成本。同时，还能够对新购入的芯片的性能进行测试，降低芯片选型失误率。

需要理解的是，部分芯片输出的信号为差分信号，即芯片需要同时从两个信号引脚输出差分信号。

为此，参考图3，在本发明一实施例中，电控板10上设置有差分信号测试区，差分信号测试区内设置有多条完全相同的信号测试线路。

在本实施例中，两条信号测试线路的信号输入端20用于分别与芯片的两个差分引脚相连。研发测试人员可以根据需求自行选择连接元件设置在第一并联安装位11、第二并联安装位12、选通安装位13和串联安装位14上，并通过第一测试端41接入相应的测试设备来对芯片输出的信号的完整性进行测试。

可选地，在本实施例中，研发测试人员可以仅仅在第一并联安装位11上安装连接元件，其他安装位不上件，再通过示波器读取两组信号测试线路的第一测试端41处的信号，以与理论信号进行对比，从而判断第一并联安装位11上的连接元件对于芯片输出的一组差分信号的影响。

可选的，在本实施例中，研发测试人员还可以在不同的选通安装位13上安装连接元件从而能够通过检测第二测试端42的信号以确定芯片输出的差分信号在经过不同长度，不同形状的第二信号线16传递后的信号完整性。需要理解的是，由于本实施例中为差分信号，因为两组信号测试线路的安装位上的连接元件需要完全相同且所选择的选通安装位13也需要完全相同。同时，由于为差分信号，所以信号输出端30可以接入在同一接口的两个差分端上。研发人员可以通过示波器读取两组信号测试线路的第二测试端42处的信号，以与理论信号进行对比，从而判断在当前的模拟线路情况下对于差分信号完整性的影响。

通过上述设置，能够实现模拟测试在实际应用中与芯片的差分信号引脚电连接不同走线方式以及走线上连接的不同器件或是连接的不同接口对于差分信号完整性的影响，以为PCB Layout的绘制提供设计参考，从而降低实际项目中的设计风险，减少重复打板次数，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低芯片选型失误率和研发成本。

参考图4和图7，在本发明一实施例中，电控板10具有第一布线层和第二布线层，电控板10的第一布线层上设置有第一高速信号测试区，电控板10的第一高速信号测试区的周边设置有接地覆铜，第一高速信号测试区内设置有信号测试线路；电控板10的第二布线层相对于第一高速信号测试区设置有接地覆铜；

其中，第一高速信号测试区内的信号测试线路中的第一信号线15、多个第二信号线16和第三信号线17均为微带线。

需要理解的是，部分芯片输出的信号为高速信号，为了满足高速信号的传输需要，一般会将高速信号的信号线设置为微带线或者是带状态，在本实施例中以微带线为例。

可以理解的是，在本实施例中，为了满足微带线的走线需求，可以在电控板10的第一布线层上设计一周边有接地覆铜包围的第一高速信号测试区，同时，电控板10的第二布线层的上相对于第一高速信号测试区覆盖有接地覆铜。具体地，参考图7和公式(1)(微带线阻抗计算公式)，其中，W为微带线走线宽度，T为微带线走线厚度，H为微带线到第二布线层的距离，Z为阻抗，Er为PCB板材质的介电常数。

公式(1)Z＝{87/[sqrt(Er+1.41)]}ln[5.98h/(0.8w+t)]

研发人员可以根据上述公式，在第一高速信号测试区域内设置多组不同阻抗的为带状线的信号测试线路。如此，研发人员便能够按照上述实施例中的测试方法，通过配置连接元件接入不同的选通安装位13，实现模拟测试与芯片的信号引脚电连接的不同阻抗、不同长度的微带线对于信号完整性的影响。如此，无需在再通过重复打板再对芯片输出的高速信号进行测试，可以直接通过采用本实施例中的芯片性能测试治具，便能够进行预先模拟，从而寻找到较为匹配当前实际项目需求的布线参数，更进一步的提高了电路板布线的研发测试效率。同时，还能够实现对新购入芯片样品在不同阻抗不同长度的走线情况下进行性能测试。

通过上述测试，能够实现模拟测试在实际应用中与芯片的信号引脚电连接的不同阻抗，不同长度的微带线以及微带线上电连接的不同的器件对于信号完整性的影响，以为PCB Layout的绘制提供设计参考，从而降低实际项目中的设计风险，减少重复打板次数，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低芯片选型失误率和研发成本。

同理，参考图7，以信号线为带状线为例进行说明，在本发明一实施例中，电控板10为多层板，电控板10还具有板间布线层；

电控板10的第一布线层上还设置有第二高速信号测试区，第二高速信号测试区内设置有信号测试线路；电控板10的第二布线层相对于第二高速信号测试区设置有接地覆铜；

其中，第二高速信号测试区内设置有接地覆铜；

第二高速信号测试区内的信号测试线路中的第一并联安装位11、第二并联安装位12、串联安装位14，多个选通安装位13均设置于电控板10的第一布线层；

第二高速信号测试区内的信号测试线路中的第一信号线15、多条第二信号线16和第三信号线17均为带状线且均设置于板间布线层。

在本实施例中，为满足带状线的走线需求，电控板10需要选择多层板，例如4层板、6层板等。电控板10的第一布线层上的第二高速测试区内会铺设有接地覆铜，同时在电控板10的第二布线层上的对应第二高速测试区的设有接地覆铜并且第一信号线15、多条第二信号线16和第三信号线17均设置在电路板的中间位置。可以理解的是，参考图7，W为带状线走线宽度，T为带状线走线厚度，H为带状线到第一布线层或第二布线层的距离，Er为PCB板材质的介电常数，研发人员可以根据下属公式(2)(带状线阻抗计算公式)，分别设置多条不同阻抗的带状线，Z为阻抗，Er为PCB板材质的介电常数。

公式(2)Z＝[60/sqrt(Er)]ln{4H/[0.67π(0.8W+T)]}

在本实施例中，研发人员可以根据实际项目的需求，通过上述实施例中描述的测试方法，选择不同的第二信号线16，以改变总体带状线的阻抗，从而实现模式实际项目中与芯片信号引脚连接的带状线在不同阻抗下对芯片输出的信号的完整性的影响。

通过上述测试，能够实现模拟测试在实际应用中与芯片的信号引脚电连接的不同阻抗，不同长度的带状线以及带状线上电连接的不同的器件对于信号完整性的影响，以为PCB Layout的绘制提供设计参考，从而降低实际项目中的设计风险，减少重复打板次数，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低芯片选型失误率和研发成本。

可选地，参考图3，在另一实施例中，第一高速信号测试区的信号测试线路数量为多条，多条第一高速信号测试区的信号测试线路完全相同。

在本实施例中，芯片的信号引脚输出的高速信号也可以为差分信号。为此，电控板10上还设置有多条完全一样的测试线路。其中，研发人员会将多个同一连接元件(例如0欧电阻)放置于两组信号测试线路中串联安装位14和同一选通安装位13上，从而使得两组信号测试线路中的总的微带线阻抗相同。此时，再将两个信号输入端20同时与芯片对应的差分信号输出端30连接，并接入芯片输出的差分信号，进而再采取与上述实施例中对差分信号相同的测试方法进行测试。从而测试不同阻抗的微带线对于差分信号的完整性的影响。

可选地，在另一实施例中，第二高速信号测试区的信号测试线路数量为多条，多条第二高速信号测试区的信号测试线路完全相同。

需要理解的是，与上述微带线同理，部分高速信号也是差分信号，所以可以第二高速信号测试区内设置两组完全相同的信号测试线路，研发人员此时会将多个同一连接元件(例如0欧电阻)放置于两组信号测试线路中串联安装位14和同一选通安装位13上，从而使得两组信号测试线路中的总的带状线阻抗相同。此时，再将两个信号输入端20同时与芯片对应的差分信号输出端30连接，以接入芯片输出的差分信号，进而再采取与上述实施例中对差分信号相同的测试方法进行测试。从而测试不同阻抗的带状线对于差分信号的完整性的影响。

参考图5，第一信号线15、第二信号线16和第三信号线17的走线类型不同。

需要理解的是，在实际应用中，由于电路板规格尺寸的限制或者器件的尺寸限制，导致部分线路在走线时，可能无法保持同一走线类型。例如在现有的PCB Layout设计中，对于高速信号，研发人员一般会选择采用带状线走线的方式传输高速信号，但是在实际项目中，可能受到PCB尺寸、器件尺寸的影响，导致与芯片信号引脚连接的信号线不能够全为带状线，可能其中一部分为微带线，微带线和带状线之间通过过孔连接。

在本实施例中，电路板上还设置有多条信号测试线路，每条信号测试线路中的各个信号线的走线类型不相同。可以理解的是，走线的类型可以由研发人员根据实际项目的需求进行设置多组不同的走线类型的组合。研发人员可以通过在选通安装位13或串联安装位14上设置不同的元件，例如电阻、电感、电容等调整整条走线的阻抗，使其与实际项目中规划的走线的总阻抗理论计算值相同，即电路布线时规划的走线的总阻抗理论计算值相同。随后再通过上述实施例中的测试方式，对芯片输出的信号的完整性进行测试，从而模拟在实际项目中与芯片信号引脚连接的信号线在不同走线类型情况下对芯片输出的信号的完整性的影响。

通过上述设置，实现了模拟在实际项目中与芯片信号引脚连接的信号线在不同走线类型情况下对芯片输出的信号的完整性的影响，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低芯片选型失误率和研发成本。

参考图6，第一信号线15、第二信号线16和第三信号线17的线宽不同。

需要理解的是，在实际应用中，由于电路板规格尺寸的限制或者器件的尺寸限制，导致部分线路在走线时，并不能够始终保持同一走线宽度。例如当前板子尺寸较小，且芯片周边的器件较多，可能导致与芯片信号引脚连接的信号线需要穿过周边器件之间的缝隙，因此走线宽度会比较窄，待穿过周边器件后再扩大走线的宽度，或者是电路板上部分区域布线较为集中，导致经过该区域的线路的走线宽度会相对窄。

在本实施例中，电路板上还设置有多条信号测试线路，每条信号测试线路中的各个信号线的线宽不同，线宽的参数可以由研发人员根据实际项目的常规需求进行设置。研发人员可以通过上述实施例中的测试方式，对芯片输出的信号的完整性进行测试，从而模拟在实际项目中与芯片信号引脚连接的信号线在不同走线宽度情况下对芯片输出的信号的完整性的影响。

通过上述设置，实现了模拟在实际项目中与芯片信号引脚连接的信号线在不同走线宽度情况下对信号完整性的影响，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低芯片选型失误率和研发成本。

以上仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (8)

1.一种芯片性能测试治具，其特征在于，所述芯片性能测试治具包括：

电控板，所述电控板上设置有信号测试线路；

信号输入端，所述信号输入端设置于所述电控板上，所述信号输入端用于与芯片的引脚连接并接入芯片输出的测试信号；

信号输出端，所述信号输出端设置于所述电控板上，所述信号输出端用于与接入接口；

多个测试端；所述测试端用于接入测试装置，多个所述测试端电连接于所述信号测试线路上；

所述信号测试线路包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线；所述第一信号线的第一端、所述第一并联安装位的第一端分别与所述信号接入端电连接，所述第一信号线的第二端与多个所述选通安装位的第一端连接，多个所述选通安装位的第二端分别与多个所述第二信号线的第一端一一对应连接，多个所述第二信号线的第二端均与所述串联安装位的第一端连接，所述第三信号线的第一端与所述串联安装位的第二端连接，所述第三信号线的第二端与所述信号输出端连接，所述第一并联安装位的第二端和所述第二并联安装位的第二端均接地；

其中，所述第一并联安装位、所述第二并联安装位、所述串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择所述测试信号通过的第二信号线。

2.如权利要求1所述的芯片性能测试治具，其特征在于，多个所述测试端包括第一测试端和第二测试端，所述第一测试端与所述信号接入端电连接，所述第二测试端与所述信号输出端连接。

3.如权利要求2所述的芯片性能测试治具，其特征在于，所述电控板上设置有差分信号测试区，所述差分信号测试区内设置有多条完全相同的所述信号测试线路。

4.如权利要求2所述的芯片性能测试治具，其特征在于，所述电控板具有第一布线层和第二布线层，所述电控板的第一布线层上设置有第一高速信号测试区，所述电控板的第一高速信号测试区的周边设置有接地覆铜，所述第一高速信号测试区内设置有所述信号测试线路；所述电控板的第二布线层相对于所述第一高速信号测试区设置有接地覆铜；

其中，所述第一高速信号测试区内的信号测试线路中的第一信号线、多个第二信号线和第三信号线均为微带线。

5.如权利要求4所述的芯片性能测试治具，其特征在于，所述电控板为多层板，所述电控板还具有板间布线层；

所述电控板的第一布线层上还设置有第二高速信号测试区，所述第二高速信号测试区内设置有所述信号测试线路；所述电控板的第二布线层相对于所述第二高速信号测试区设置有接地覆铜；

其中，所述第二高速信号测试区内设置有接地覆铜；

所述第二高速信号测试区内的信号测试线路中的第一并联安装位、第二并联安装位、串联安装位，多个选通安装位均设置于所述电控板的第一布线层；

所述第二高速信号测试区内的信号测试线路中的第一信号线、多条第二信号线和第三信号线均为带状线且均设置于所述板间布线层。

6.如权利要求5所述的芯片性能测试治具，其特征在于，所述第一高速信号测试区的信号测试线路数量为多条，多条所述第一高速信号测试区的信号测试线路完全相同；

所述第二高速信号测试区的信号测试线路数量为多条，多条所述第二高速信号测试区的信号测试线路完全相同。

7.如权利要求5所述的芯片性能测试治具，其特征在于，所述第一信号线、所述第二信号线和所述第三信号线的走线类型不同。

8.如权利要求1所述的芯片性能测试治具，其特征在，所述第一信号线、所述第二信号线和所述第三信号线的线宽不同。

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