CN114282487A - 一种pcb板上upi兼容pcie的方法、系统和装置 - Google Patents

Abstract

本发明提出了一种PCB板上UPI兼容PCIE的方法、系统和装置，该方法包括：定义UPI部分引脚的属性，使部分引脚对应的差分信号兼容PCIE信号；部分引脚的数量等于PCIE引脚的数量；调整部分引脚对应差分信号的走线间距和表层走线长度。方法还包括：定制连接PCB板的线缆；线缆的第一信号输入端集成电容；第一信号输入端为PCIE连接器端；线缆的第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；线缆的信号输出端连接待连接装置。基于该方法，还提出了UPI兼容PCIE的系统和装置，本发明根据高速线的需求，将PCIE和UPI走线规则相结合，使UPI走线兼顾PCIE走线功能，合理利用空间。

Description

一种PCB板上UPI兼容PCIE的方法、系统和装置

技术领域

本发明属于印刷电路板设计技术领域，特别涉及一种PCB板上UPI兼容PCIE的方法、系统和装置。

背景技术

随着大数据时代的到来，对服务器数据处理速度与能力的要求越来越大。服务器逐渐从单路(一个CPU)向着多路(多个CPU)发展。并且在PCB功能性设计中，考虑到CPU的扩展性，往往会增加很多UPI的连接器，以便后期可以通过UPI连接器，将多个单路主板上的CPU连接，扩展为多路主板，来满足不同的数据处理能力的需求。但当不需要扩展时，单路主板上的UPI功能将闲置，造成PCB板功能和空间的浪费。

现有技术中，还没有在一种PCB板上将UPI兼容PCIE的设计。PCB板上UPI连接器端无电容，致使二者共用走线和连接器时PCIE信号不好。

发明内容

为了解决上述技术问题，本发明提出了一种PCB板上UPI兼容PCIE的方法、系统和装置。根据设计中高速线的需求，将PCIE和UPI走线规则相结合，PCB上UPI高速走线同时满足PCIE和UPI的走线规则要求，使UPI走线兼顾PCIE走线功能，做到了合理利用PCB空间。

为实现上述目的，本发明采用以下技术方案：

一种PCB板上UPI兼容PCIE的方法，包括以下步骤：

重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号；所述部分引脚的数量等于PCIE引脚的数量；

调整所述UPI部分引脚对应差分信号的走线间距和表层走线长度。

进一步的，所述方法还包括：定制连接所述PCB板的线缆；

所述线缆的第一信号输入端集成电容；所述第一信号输入端为PCIE连接器端；

所述线缆的第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；

所述线缆的信号输出端连接待连接装置。

进一步的，所述线缆为分叉式线缆。

进一步的，所述重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号具体为：

重新定义UPI中0-15引脚；使UPI中全部0-23对差分线中的0-15对差分信号兼容PCIE。

进一步的，所述UPI部分引脚对应差分信号的走线间距设置为5h mil。

进一步的，所述UPI部分引脚对应差分信号的表层走线长度设置为不大于300mil。

本发明还提出了一种PCB板上UPI兼容PCIE的系统，包括定义模块和调整模块；

所述定义模块用于重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号；所述部分引脚的数量等于PCIE引脚的数量；

所述调整模块用于调整所述UPI部分引脚对应差分信号的走线间距和表层走线长度。

进一步的，所述系统还包括定制模块；

所述定制模块用于定制连接所述PCB板的分叉式线缆；

所述线缆的第一信号输入端集成电容；所述第一信号输入端为PCIE连接器端；

所述线缆的第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；

所述线缆的输出端连接待连接装置。

进一步的，所以定义模块执行的过程为：

重新定义UPI中0-15引脚；使UPI中全部0-23对差分线中的0-15对差分信号兼容PCIE。

本发明还提出了一种PCB板上UPI兼容PCIE的装置，包括一种PCB板和一种定制线缆；所述定制线缆用于连接所述PCB板；

所述PCB板上UPI部分引脚对应的差分信号兼容PCIE信号；且UPI部分引脚对应差分信号的走线间距为5h mil；所述UPI部分引脚对应差分信号的表层走线长度不大于300mil；

所述定制线缆包括第一信号输入端、第二信号输入端和信号输出端；第一信号输入端集成电容；所述第一信号输入端为PCIE连接器端；所述第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；所述信号输出端连接待连接装置。

发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

本发明提出了一种PCB板上UPI兼容PCIE的方法、系统和设备，该方法包括：重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号；所述部分引脚的数量等于PCIE引脚的数量；调整UPI部分引脚对应差分信号的走线间距和表层走线长度。方法还包括：定制连接所述PCB板的线缆；线缆的第一信号输入端集成电容；第一信号输入端为PCIE连接器端；线缆的第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；线缆的信号输出端连接待连接装置。本发明根据设计中高速线的需求，将PCIE和UPI走线规则相结合，PCB上UPI高速走线同时满足PCIE和UPI的走线规则要求，使UPI走线兼顾PCIE走线功能，做到了合理利用PCB空间。

本发明通过定制Cable，将PCIE连接器端的电容集成到了高速线缆上，可以使UPI和PCIE在PCB板上共用同一连接器；解决了PCB板上UPI连接器端无电容，致使二者共用走线和连接器时，PCIE信号不好的问题，确保了链路的信号完整性。同时，定制分叉式Cable解决了UPI连接器上无时钟(clock)信号的问题。

本发明合理利用板卡上的的走线空间，避免了单路主板上的UPI功能闲置，造成PCB板功能和空间的浪费，同时又能兼顾单路主板可以扩展为多路主板的需求；避免了设计带来的成本浪费。而且本发明简洁高效易实现，同时增加了系统设计可靠性。

基于一种PCB板上UPI兼容PCIE的方法，还提出了一种PCB板上UPI兼容PCIE的系统和装置。同样具有上述方法的作用，在此不做赘述。

附图说明

如图1为本发明实施例1一种PCB板上UPI兼容PCIE的方法中UPI差分走线示意图；

如图2为本发明实施例1一种PCB板上UPI兼容PCIE的方法中PCIE差分走线示意图；

如图3为本发明实施例1一种PCB板上UPI兼容PCIE的方法中设置走线间距示意图；

如图4为本发明实施例1一种PCB板上UPI兼容PCIE的方法线缆设计中PCIE连接器端走线示意图；

如图5为本发明实施例1一种PCB板上UPI兼容PCIE的方法线缆设计中UPI连接器端走线示意图；

如图6为本发明实施例1一种PCB板上UPI兼容PCIE的方法定制线缆结构示意图；

如图7为本发明实施例2一种PCB板上UPI兼容PCIE的系统示意图。

具体实施方式

为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

实施例1

本发明实施例1提出了一种PCB板上UPI兼容PCIE的方法，将PCIE和UPI走线规则相结合，PCB上UPI高速走线同时满足PCIE和UPI的走线规则要求，使UPI走线兼顾PCIE走线功能，做到了合理利用PCB空间；通过定制Cable，将PCIE连接器端的电容集成到了高速线缆上，可以使UPI和PCIE在PCB板上共用同一连接器。

其中，PCB：(Printed Circuit Board)即印刷电路板；

UPI：(Ultra Path Interconnect)超路径互连；

PCIE：(peripheral component interconnect express)高速串行计算机扩展总线。

该方法包括：首先重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号；部分引脚的数量等于PCIE引脚的数量；

如图1为本发明实施例1一种PCB板上UPI兼容PCIE的方法中UPI差分走线示意图；如图2为本发明实施例1一种PCB板上UPI兼容PCIE的方法中PCIE差分走线示意图；

重新定义UPI部分引脚的属性可以使CPU的UPI引脚兼顾PCIE功能，在需要时可以任意切换UPI和PCIE功能。一组UPI有24对高速差分走线，而一组PCIE只需要16对高速差分走线，需要将UPI中0-23对差分线中的0-15的差分信号兼容PCIE。

其次，调整UPI部分引脚对应差分信号的走线间距和表层走线长度。

在PCB板设计中，UPI走线同时满足UPI和PCIE的规则。如图3为本发明实施例1一种PCB板上UPI兼容PCIE的方法中设置走线间距示意图。相对于UPI信号，PCIE信号的速率更高，PCB上的走线规则要求更严，主要体现在走线间距要求上，需要将UPI走线间距从4h mil扩大到5h mil。其中h为从最近的地面参考平面的电介质高度。在满足PCIE走线规则要求的同时，更大的走线间距也使UPI信号更好，优化了UPI信号

相对于UPI信号，PCIE信号在PCB上连接器端表层走线，要求更短，所以UPI表层走线也需要控制在300mil以内。

本发明实施例1提出了一种PCB板上UPI兼容PCIE的方法中还包括定制连接所述PCB板的线缆；线缆的第一信号输入端集成电容；第一信号输入端为PCIE连接器端；线缆的第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；线缆的信号输出端连接待连接装置。

第一信号输入端集成电容，第一信号输入端插PCIE连接器，也就是UPI连接器，因为UPI要兼容PCIE，所以UPI的连接器也要当PCIE连接器用，实际上PCB板上只有UPI的走线和UPI的连接器，通过本申请，使PCIE信号可以用UPI的走线和连接器，使原来UPI连接器既能输出UPI信号，又能输出PCIE信号。

第二信号输入端为时钟连接器：UPI信号不用时钟信号做同步，所以UPI连接器上是没有时钟信号的，当把它做PCIE连接器用时就要想办法有时钟的同步，所以用这样分叉式的线缆，第一信号输入端接UPI连接器上可以变成PCIE信号的引脚，第二信号输入端接时钟连接器(时钟连接器上输出时钟信号)，最后再合在一起，将信号传到另一个需要PCIE信号的PCB板的PCIE连接器上。

同时连接器PCIE TX信号(发送信号)端有电容，而UPI连接器端没有，如图4为本发明实施例1一种PCB板上UPI兼容PCIE的方法线缆设计中PCIE连接器端走线示意图；如图5为本发明实施例1一种PCB板上UPI兼容PCIE的方法线缆设计中UPI连接器端走线示意图。为决这一问题，需要定制线缆，将PCIE TX信号(发送信号)端所需电容集成到PCIE线缆上。

如图6为本发明实施例1一种PCB板上UPI兼容PCIE的方法定制线缆结构示意图。增加Clock buffer芯片(时钟缓冲器)。一组PCIE信号的传输，需要用Clock时钟信号来作同步，而UPI连接器上并无多余的引脚来接clock同步信号，需要增加一个连接器，连接器上接Clock buffer芯片输出的clock信号。同时需要定制分叉式线缆，一端接UPI连接器上16对可以作PCIE用的差分线，一端接clock信号。

本发明实施例1中定制线缆采用带电容的分叉式高速线缆。高速线UPI和PCIE，在连接器端对电容的需求不同。UPI的TX信号(发送信号)在连接器端并不用加电容，而PCIETX信号需要。此时，可以将电容集成到PCIE的线缆上，当UPI连接器作PCIE用时，使用定制的PCIE Cable，可以满足而PCIE TX信号需要电容的要求，从而做到使UPI和PCIE共用一个连接器，分叉式电缆一端接UPI连接器上16对可以作PCIE用的差分线，一端接clock信号，可以满足不同连接器上的clock同步信号和PCIE信号在线缆上同步传输的要求。

本发明实施例1中提出一种PCB板上UPI兼容PCIE的方法，根据设计中高速线的需求，将PCIE和UPI走线规则相结合，PCB上UPI高速走线同时满足PCIE和UPI的走线规则要求，使UPI走线兼顾PCIE走线功能，做到了合理利用PCB空间；

通过定制Cable，将PCIE连接器端的电容集成到了高速线缆上，可以使UPI和PCIE在PCB板上共用同一连接器；该方法解决了PCB板上UPI连接器端无电容，致使二者共用走线和连接器时，PCIE信号不好的问题，确保了链路的信号完整性。同时，定制分叉式Cable解决了UPI连接器上无时钟(clock)信号的问题。

合理利用板卡上的的走线空间，避免了单路主板上的UPI功能闲置，造成PCB板功能和空间的浪费，同时又能兼顾单路主板可以扩展为多路主板的需求；避免了设计带来的成本浪费；本发明简洁高效易实现，同时增加了系统设计可靠性。

实施例2

基于本发明实施例1提出的一种PCB板上UPI兼容PCIE的方法，本发明实施例2提出了一种PCB板上UPI兼容PCIE的系统，如图7为本发明实施例2一种PCB板上UPI兼容PCIE的系统示意图，该系统包括包括定义模块和调整模块；

定义模块用于重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号；所述部分引脚的数量等于PCIE引脚的数量；

调整模块用于调整所述UPI部分引脚对应差分信号的走线间距和表层走线长度。

系统还包括定制模块；

定制模块用于定制连接所述PCB板的分叉式线缆；

分叉式线缆的第一信号输入端集成电容；第一信号输入端为PCIE连接器端；分叉式线缆的第二信号输入端连接时钟信号；第二信号输入端为时钟连接器；叉式线缆的输出端连接待连接装置。

其中定义模块中，重新定义UPI部分引脚的属性可以使CPU的UPI引脚兼顾PCIE功能，在需要时可以任意切换UPI和PCIE功能。一组UPI有24对高速差分走线，而一组PCIE只需要16对高速差分走线，需要将UPI中0-23对差分线中的0-15的差分信号兼容PCIE。

调整模块中，在PCB板设计中，UPI走线同时满足UPI和PCIE的规则。相对于UPI信号，PCIE信号的速率更高，PCB上的走线规则要求更严，主要体现在走线间距要求上，需要将UPI走线间距从4h mil扩大到5h mil。其中h为从最近的地面参考平面的电介质高度。在满足PCIE走线规则要求的同时，更大的走线间距也使UPI信号更好，优化了UPI信号

相对于UPI信号，PCIE信号在PCB上连接器端表层走线，要求更短，所以UPI表层走线也需要控制在300mil以内。

同时连接器PCIE TX信号(发送信号)端有电容，而UPI连接器端没有需要定制线缆。

定制模块中将PCIE TX信号(发送信号)端所需电容集成到PCIE线缆上。增加Clockbuffer芯片(时钟缓冲器)。一组PCIE信号的传输，需要用Clock时钟信号来作同步，而UPI连接器上并无多余的引脚来接clock同步信号，需要增加一个连接器，连接器上接Clockbuffer芯片输出的clock信号。同时需要定制分叉式线缆，一端接UPI连接器上16对可以作PCIE用的差分线，一端接clock信号。

定制线缆采用带电容的分叉式高速线缆。高速线UPI和PCIE，在连接器端对电容的需求不同。UPI的TX信号(发送信号)在连接器端并不用加电容，而PCIE TX信号需要。此时，可以将电容集成到PCIE的线缆上，当UPI连接器作PCIE用时，使用定制的PCIE Cable，可以满足而PCIE TX信号需要电容的要求，从而做到使UPI和PCIE共用一个连接器，分叉式电缆一端接UPI连接器上16对可以作PCIE用的差分线，一端接clock信号，可以满足不同连接器上的clock同步信号和PCIE信号在线缆上同步传输的要求。

本发明实施例2提出的一种PCB板上UPI兼容PCIE的系统，根据设计中高速线的需求，将PCIE和UPI走线规则相结合，PCB上UPI高速走线同时满足PCIE和UPI的走线规则要求，使UPI走线兼顾PCIE走线功能，做到了合理利用PCB空间；

通过定制Cable，将PCIE连接器端的电容集成到了高速线缆上，可以使UPI和PCIE在PCB板上共用同一连接器；该方法解决了PCB板上UPI连接器端无电容，致使二者共用走线和连接器时，PCIE信号不好的问题，确保了链路的信号完整性。同时，定制分叉式Cable解决了UPI连接器上无时钟(clock)信号的问题。

合理利用板卡上的的走线空间，避免了单路主板上的UPI功能闲置，造成PCB板功能和空间的浪费，同时又能兼顾单路主板可以扩展为多路主板的需求；避免了设计带来的成本浪费；本发明简洁高效易实现，同时增加了系统设计可靠性。

实施例3

基于本发明实施例1提出的一种PCB板上UPI兼容PCIE的方法，本发明实施例3提出了一种PCB板上UPI兼容PCIE的装置，该装置包括一种PCB板和一种定制线缆；定制线缆用于连接PCB板；

PCB板上UPI部分引脚对应的差分信号兼容PCIE信号；且UPI部分引脚对应差分信号的走线间距为5h mil；所述UPI部分引脚对应差分信号的表层走线长度不大于300mil；

定制线缆包括第一信号输入端、第二信号输入端和信号输出端；第一信号输入端集成电容；所述第一信号输入端为PCIE连接器端；所述第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；所述信号输出端连接待连接装置。

本发明实施例3提出的一种PCB板上UPI兼容PCIE的装置，根据设计中高速线的需求，将PCIE和UPI走线规则相结合，PCB上UPI高速走线同时满足PCIE和UPI的走线规则要求，使UPI走线兼顾PCIE走线功能，做到了合理利用PCB空间；通过定制Cable，将PCIE连接器端的电容集成到了高速线缆上，可以使UPI和PCIE在PCB板上共用同一连接器；该方法解决了PCB板上UPI连接器端无电容，致使二者共用走线和连接器时，PCIE信号不好的问题，确保了链路的信号完整性。同时，定制分叉式Cable解决了UPI连接器上无时钟(clock)信号的问题。合理利用板卡上的的走线空间，避免了单路主板上的UPI功能闲置，造成PCB板功能和空间的浪费，同时又能兼顾单路主板可以扩展为多路主板的需求；避免了设计带来的成本浪费。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制。对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的修改或变形。这里无需也无法对所有的实施方式予以穷举。在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (10)

1.一种PCB板上UPI兼容PCIE的方法，其特征在于，包括以下步骤：

重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号；所述部分引脚的数量等于PCIE引脚的数量；

调整所述UPI部分引脚对应差分信号的走线间距和表层走线长度。

2.根据权利要求1所述的一种PCB板上UPI兼容PCIE的方法，其特征在于，所述方法还包括：定制连接所述PCB板的线缆；

所述线缆的第一信号输入端集成电容；所述第一信号输入端为PCIE连接器端；

所述线缆的第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；

所述线缆的信号输出端连接待连接装置。

3.根据权利要求1所述的一种PCB板上UPI兼容PCIE的方法，其特征在于，所述线缆为分叉式线缆。

4.根据权利要求1所述的一种PCB板上UPI兼容PCIE的方法，其特征在于，所述重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号具体为：

重新定义UPI中0-15引脚；使UPI中全部0-23对差分线中的0-15对差分信号兼容PCIE。

5.根据权利要求1所述的一种PCB板上UPI兼容PCIE的方法，其特征在于，所述UPI部分引脚对应差分信号的走线间距设置为5h mil。

6.根据权利要求1所述的一种PCB板上UPI兼容PCIE的方法，其特征在于，所述UPI部分引脚对应差分信号的表层走线长度设置为不大于300mil。

7.一种PCB板上UPI兼容PCIE的系统，其特征在于，包括定义模块和调整模块；

所述定义模块用于重新定义UPI部分引脚的属性，使UPI部分引脚对应的差分信号兼容PCIE信号；所述部分引脚的数量等于PCIE引脚的数量；

所述调整模块用于调整所述UPI部分引脚对应差分信号的走线间距和表层走线长度。

8.根据权利要求7所述的一种PCB板上UPI兼容PCIE的系统，其特征在于，所述系统还包括定制模块；

所述定制模块用于定制连接所述PCB板的线缆；

所述线缆的第一信号输入端集成电容；所述第一信号输入端为PCIE连接器端；

所述线缆的第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；

所述线缆的信号输出端连接待连接装置。

9.根据权利要求7所述的一种PCB板上UPI兼容PCIE的系统，其特征在于，所以定义模块执行的过程为：

重新定义UPI中0-15引脚；使UPI中全部0-23对差分线中的0-15对差分信号兼容PCIE。

10.一种PCB板上UPI兼容PCIE的装置，其特征在于，包括一种PCB板和一种定制线缆；所述定制线缆用于连接所述PCB板；

所述PCB板上UPI部分引脚对应的差分信号兼容PCIE信号；且UPI部分引脚对应差分信号的走线间距为5h mil；所述UPI部分引脚对应差分信号的表层走线长度不大于300mil；

所述定制线缆包括第一信号输入端、第二信号输入端和信号输出端；第一信号输入端集成电容；所述第一信号输入端为PCIE连接器端；所述第二信号输入端连接时钟信号；所述第二信号输入端为时钟连接器；所述信号输出端连接待连接装置。

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