CN114281179A

CN114281179A - 一种cpu强制关机控制方法及电路

Info

Publication number: CN114281179A
Application number: CN202111606114.7A
Authority: CN
Inventors: 刘永平; 洪丰; 廖林
Original assignee: Shenzhen Realbom Information Co Ltd
Current assignee: Shenzhen Realbom Information Co Ltd
Priority date: 2021-12-25
Filing date: 2021-12-25
Publication date: 2022-04-05

Abstract

本申请公开了一种CPU强制关机控制方法及电路，属于计算机技术领域，所述强制关机控制方法包括以下步骤：检测强制关机动作；在检测到强制关机动作后，对Intel apollo lake处理器的RSMRST信号引脚进行复位。本申请解决了Intel apollo lake处理器4秒强制关机后开机失效的问题，且具有便于重启开机、成本低的效果。

Description

一种CPU强制关机控制方法及电路

技术领域

本申请涉及计算机技术领域，尤其是涉及一种CPU强制关机控制方法及电路。

背景技术

目前，当计算机出现死机的时候，通过长按开关机按键（例如按下4秒）以使计算机强制关机，然后再按下开关机按键，计算机可正常开机，以恢复正常。

针对上述中的相关技术，发明人发现：由于Intel apollo lake处理器本身的设计存在缺陷，Intel apollo lake处理器在x86架构标准的开关机电路环境中，对计算机进行强制关机后，再按开关机按键，计算机系统无法开机，必须拔掉电源使整个计算机系统的供电全部切断，再重新插上电源进行供电，才能开机，非常不便。

发明内容

为了改善强制关机后开机不便的问题，本申请提供一种CPU强制关机控制方法及电路。

第一方面，本申请提供一种CPU强制关机控制方法，采用如下的技术方案：

一种CPU强制关机控制方法，包括以下步骤：

检测强制关机动作；

在检测到强制关机动作后，对Intel apollo lake处理器的RSMRST信号引脚进行复位。

通过采用上述技术方案，在检测到强制关机动作后，通过对Intel apollo lake处理器的RSMRST信号引脚进行复位，可以使Intel apollo lake初始化，再次按下开关机按键时，计算机可重新开机，不需要拔掉电源，方便快捷。

第二方面，本申请提供一种CPU强制关机控制电路，采用如下的技术方案：

一种CPU强制关机控制电路，包括与开关机按键、CPU连接的监测控制电路，所述监测控制电路包括：

计时控制模块，与开关机按键、CPU连接，用于监测按键信号，并在按键信号的持续时间达到预设时间时，输出控制信号；其中，CPU为Intel apollo lake处理器；

复位模块，与计时控制模块、CPU连接，用于在接收到控制信号，且检测到CPU的SLEEP_S4信号引脚、SOC_PWROK引脚为低电平时，对CPU的RSMRST信号引脚进行复位，其中，CPU的SOC_PWROK引脚用于检测SYSPWRGD信号。

通过采用上述技术方案，按下开关机按键时，CPU监测到相应的按键信号，计时控制模块对按下开关机按键的时间进行计时，当按键信号的持续时间达到预设时间后，计时控制模块输出控制信号给复位模块。同时，复位模块检测到CPU的SLEEP_S4信号引脚、SOC_PWROK引脚为低电平，则CPU目前处于强制关机状态，通过对CPU的RSMRST信号引脚进行复位，可以使CPU初始化，再次按下开关机按键时，计算机可重新开机，不需要拔掉电源，方便快捷。

优选的，所述计时控制模块包括：

第一开关单元，与开关机按键、电源VCC、CPU连接，用于接收按键信号以截止；

储能控制单元，与第一开关单元(11)、复位模块(2)连接，用于在第一开关单元截止时存储电能，并在存储到预定电量时，输出控制信号。

优选的，所述储能控制单元包括第一电阻R1和第一电容C1，所述第一电阻R1的一端和电源VCC 连接，第一电阻R1的另一端和第一开关单元、第一电容C1的一端、复位模块连接，所述第一电容C1的另一端接地；

和/或，所述第一开关单元采用MOS管。

通过采用上述技术方案，未按下开关机按键时，第一开关单元导通，第一开关单元与第一电阻R1连接点的电位为低电平。按下开关机按键，第一开关单元截止，电源VCC给第一电容C1充电；当按下开关机按键的时间达到预设时间时，第一电容C1充电到预定电量，第一开关单元与第一电阻R1连接点的电位变为高电平，该高电平为控制信号，即输出控制信号。第一电容C1充电到预定电量需要一定的时间，以实现计时功能。

优选的，所述复位模块包括：

第二开关单元，与计时控制模块、CPU的RSMRST信号引脚连接，用于接收控制信号以导通；

第三开关单元，与第二开关单元、CPU的SLEEP_S4信号引脚连接，用于在检测到CPU的SLEEP_S4信号引脚为低电平时导通；

第四开关单元，与第三开关单元、CPU的SOC_PWROK引脚、地连接，用于在检测到CPU的SOC_PWROK引脚为低电平时导通；

其中，第二开关单元、第三开关单元和第四开关单元均导通时，对CPU的RSMRST信号引脚进行复位。

优选的，所述第二开关单元、第三开关单元和第四开关单元中的一个或多个采用MOS管。

通过采用上述技术方案，第二开关单元、第三开关单元和第四开关单元均导通时，CPU的RSMRST信号引脚与地接通，RSMRST信号由高电平变为低电平，实现复位。

优选的，所述第三开关单元包括第三MOS管Q3和第五MOS管Q5，第三MOS管Q3的栅极和电源VCC、第五MOS管Q5的漏极连接，第三MOS管Q3的源极和第四开关单元连接，第三MOS管Q3的漏极和第二开关单元连接；第五MOS管Q5的栅极和CPU的SLEEP_S4信号引脚连接，第五MOS管Q5的源极接地；

和/或，第四开关单元包括第四MOS管Q4和第六MOS管Q6，第四MOS管Q4的栅极和电源VCC、第六MOS管Q6的漏极连接，第四MOS管Q4的源极接地，第四MOS管Q4的漏极和第三开关单元连接；第六MOS管Q6的栅极和CPU的SOC_PWROK引脚连接，第六MOS管Q6的源极接地。

通过采用上述技术方案，第三MOS管Q3和第五MOS管Q5中至少有一个处于截止状态，可起到隔离作用，使SLEEP_S4信号和RSMRST信号不会相互影响。第四MOS管Q4和第六MOS管Q6中至少有一个处于截止状态，可起到隔离作用，使SYSPWRGD信号和RSMRST信号不会相互影响。

优选的，所述复位模块还包括：

控制单元，与第三开关单元连接，用于在对CPU的RSMRST信号引脚进行复位时，控制第三开关单元的导通时间。

优选的，所述控制单元包括储能子单元和开关控制子单元，其中：

储能子单元，用于在系统供电断开时，向开关控制子单元供电；

开关控制子单元，与储能子单元连接，用于根据储能子单元的供电时长，控制第三开关单元的导通时间。

优选的，所述储能子单元包括第九电阻R9和第二电容C2，所述第九电阻R9的一端和系统电连接，第九电阻R9的另一端和第二电容C2的一端、开关控制子单元连接，所述第二电容C2的另一端接地；

和/或，开关控制子单元包括第七MOS管Q7和第八MOS管Q8，第七MOS管Q7的栅极和储能子单元连接，第七MOS管Q7的源极接地，第七MOS管Q7的漏极和电源VCC、第八MOS管Q8的栅极连接，所述第八MOS管Q8的源极接地，第八MOS管Q8的漏极和电源VCC、第三开关单元连接。

通过采用上述技术方案，第二MOS管Q2、第三MOS管Q3和第四MOS管Q4均导通后，CPU的RSMRST信号引脚与地接通，CPU的RSMRST信号引脚变为低电平。而强制关机时，系统电断电，第二电容C2放电，第七MOS管Q7继续保持导通，第八MOS管Q8截止。而当第二电容C2放完电后，第七MOS管Q7截止，第八MOS管Q8导通，此时，第三MOS管Q3的栅极为低电平，第三MOS管Q3截止，CPU的RSMRST信号引脚与地断开，CPU的RSMRST信号引脚变为高电平，RSMRST信号能迅速恢复，CPU进行初始化，使CPU能迅速为下一步操作做好准备。

综上所述，本申请包括以下至少一种有益技术效果：

1.强制关机时，通过对CPU的RSMRST信号引脚进行复位，可以使CPU初始化，再次按下开关机按键时，计算机可重新开机，不需要拔掉电源，方便快捷；

2.通过MOS管、电阻、电容组成监测控制电路，并利用监测控制电路对CPU的RSMRST信号引脚进行复位，不需要编辑程序，工作量小，且成本低。

附图说明

图1是相关技术中CPU的供电架构图；

图2是相关技术中CPU强制关机过程的信号示意图；

图3是本申请实施例2中一种CPU强制关机控制电路的供电架构图；

图4是本申请中CPU强制关机过程的信号示意图；

图5是本申请实施例2中一种CPU强制关机控制电路的电路图；

图6是本申请实施例3中一种CPU强制关机控制电路的电路图；

图7是本申请实施例4中一种CPU强制关机控制电路的电路图。

附图标记说明：

1、计时控制模块；11、第一开关单元；12、储能控制单元；2、复位模块；21、第二开关单元；22、第三开关单元；23、第四开关单元；24、控制单元；241、储能子单元；242、开关控制子单元。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图1-7及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

在相关技术中，基于Intel apollo lake处理器的计算机系统的工作状态有以下几种：G3状态（G3）、关机状态（S5）、休眠状态（S4）、睡眠状态（S3）和开机状态（S0），其中：

G3状态（G3）：切断所有供电。

关机状态（S5）：计算机系统只有待机供电。

休眠状态（S4）：计算机系统只有待机供电。

睡眠状态（S3）：内存供电，其他部分供电与S5和S4的供电状态相同。

开机状态（S0）：计算机系统所有的部件都供电。

参考图1，上述工作状态中，具体涉及到的信号以及供电类型有：SLEEP_S3、SLEEP_S4、RSMRST、SYSPWRGD、待机电和系统电，其中：

SLEEP_S3：由CPU接收到开机信号后，在S5/S4/S3状态下为低电平，在S0状态下为高电平，用于控制系统供电。

SLEEP_S4：由CPU接收到开机信号后，在S5/S4状态下为低电平，在S0/S3状态下为高电平，用于控制内存供电。

RSMRST：计算机待机电稳定指示信号，由外围电路发给CPU。

SYSPWRGD：计算机系统电稳定指示信号，由外围电路发给CPU。

参考图2，CPU在强制关机过程包括H阶段和I阶段，其中：

H阶段：强制关机，SLEEP_S3/SLEEP_S4变为低电平，关闭系统电。

I阶段：关机状态，存在待机电，RSMRST信号维持高电平，SYSPWRGD信号变为低电平。

实施例1

本申请实施例公开一种CPU强制关机控制方法，包括以下步骤：

S100：检测强制关机动作。

S200：在检测到强制关机动作后，对Intel apollo lake处理器的RSMRST信号引脚进行复位。

具体的，参考图3，开关机按键（SW）的一端和CPU、电源VCC连接，开关机按键的另一端接地，当未按下开关机按键时，开关机按键与CPU连接点的电位为高电平，当按下开关机按键时，开关机按键与CPU连接点的电位为低电平，该低电平为按键信号。

当检测到按键信号的持续时间达到预设时间，且检测到CPU的SLEEP_S4信号引脚、SOC_PWROK引脚为低电平，则判断为检测到强制关机动作。

通过将CPU的RSMRST信号引脚变为低电平，以对CPU的RSMRST信号引脚进行复位。在强制关机过程包括J阶段和K阶段，其中：

J阶段：按下开关机按键，SLEEP_S3/SLEEP_S4变为低电平，关闭系统电。

K阶段：关机状态，存在待机电，RSMRST信号重置，SYSPWRGD信号变为低电平。

实施例1的实施原理为：按下开关机按键进行强制关机，此时，检测到按键信号的持续时间达到预设时间，并识别到将CPU的SLEEP_S4信号引脚、SOC_PWROK引脚为低电平，则对CPU的RSMRST信号引脚进行复位，使CPU初始化。再次按下开关机按键时，可重新开机。

实施例2

本申请实施例公开一种CPU强制关机控制电路。参考图3和图5，CPU强制关机控制电路包括与开关机按键、CPU连接的监测控制电路，监测控制电路包括计时控制模块1和复位模块2。计时控制模块1与开关机按键、CPU连接，用于监测按键信号，并在按键信号的持续时间达到预设时间时，输出控制信号，其中，CPU为Intel apollo lake处理器。复位模块2与计时控制模块1、CPU连接，用于在接收到控制信号，且检测到CPU的SLEEP_S4信号引脚、SOC_PWROK引脚为低电平时，对CPU的RSMRST信号引脚进行复位。其中，CPU的SOC_PWROK引脚用于检测SYSPWRGD信号。

可选的，计时控制模块1包括第一开关单元11和储能控制单元12，其中，第一开关单元11与开关机按键、CPU连接，用于接收按键信号以截止。储能控制单元12与第一开关单元11、复位模块2连接，用于在第一开关单元11截止时存储电能，并在存储到预定电量时，输出控制信号。

在本实施例中，第一开关单元11采用第一MOS管Q1，第一MOS管Q1为N型MOS管，其中，第一MOS管Q1的栅极和电源VCC、开关机按键、CPU连接，第一MOS管Q1的源极接地，第一MOS管Q1的漏极和储能控制单元12连接。在其他实施例中，第一开关单元11也可以采用三极管。

在本实施例中，储能控制单元12包括第一电阻R1和第一电容C1，第一电阻R1的一端和电源VCC连接，第一电阻R1的另一端和第一MOS管Q1的漏极、第一电容C1的一端、复位模块2连接，第一电容C1的另一端接地。其中，第一电容C1的数量可以为1个，也可以为多个，当第一电容C1的数量为多个时，多个第一电容C1并联设置。

可选的，为了保护第一MOS管Q1，计时控制模块1还包括第四电阻R4，第四电阻R4的一端和电源VCC、开关机按键、CPU连接，第四电阻R4的另一端和第一MOS管Q1的栅极连接。

当未按下开关机按键时，第一MOS管Q1栅极的电位为高电平，第一MOS管Q1导通，第一MOS管Q1漏极的电位为低电平。当按下开关机按键时，第一MOS管Q1的栅极接地，第一MOS管Q1截止，电源VCC给第一电容C1充电。在强制关机过程中，刚开始按下开关机按键时，电源VCC给第一电容C1充电，第一MOS管Q1漏极的电位依然为低电平；按下开关机按键不放，第一电容C1持续充电，直到第一电容C1充电到预定电量，此时，第一MOS管Q1漏极的电位变为高电平，该高电平作为控制信号，即向复位模块2输出控制信号。

可选的，复位模块2包括第二开关单元21、第三开关单元22和第四开关单元23，其中，第二开关单元21与计时控制模块1、电源VCC、CPU的RSMRST信号引脚连接，用于接收控制信号以导通。第三开关单元22与第二开关单元21、CPU的SLEEP_S4信号引脚连接，用于在检测到CPU的SLEEP_S4信号引脚为低电平时导通。第四开关单元23与第三开关单元22、CPU的SOC_PWROK引脚、地连接，用于在检测到CPU的SOC_PWROK引脚为低电平时导通。在第二开关单元21、第三开关单元22和第四开关单元23均导通时，对CPU的RSMRST信号引脚进行复位。

在本实施例中，第二开关单元21、第三开关单元22和第四开关单元23采用MOS管；在其他实施例中，第二开关单元21、第三开关单元22和第四开关单元23也可以采用三极管。

在本实施例中，第二开关单元21包括第二MOS管Q2，第三开关单元22包括第三MOS管Q3和第五MOS管Q5，第四开关单元23包括第四MOS管Q4和第六MOS管Q6，第二MOS管Q2、第三MOS管Q3、第五MOS管Q5、第四MOS管Q4和第六MOS管Q6均为N型MOS管。其中，第二MOS管Q2的栅极和第一电阻R1、第一MOS管Q1的漏极、第一电容C1连接，第二MOS管Q2的源极和第三MOS管Q3的漏极连接，第二MOS管Q2的漏极和电源VCC、CPU的RSMRST信号引脚连接。

第三MOS管Q3的栅极和电源VCC、第五MOS管Q5的漏极连接，第三MOS管Q3的源极和第四MOS管Q4的漏极连接；第五MOS管Q5的栅极和CPU的SLEEP_S4信号引脚连接，第五MOS管Q5的源极接地。

第四MOS管Q4的栅极和电源VCC、第六MOS管Q6的漏极连接，第四MOS管Q4的源极接地；第六MOS管Q6的栅极和CPU的SOC_PWROK引脚连接，第六MOS管Q6的源极接地。

在强制关机过程中，当第一电容C1充电到预定电量时，第二MOS管Q2栅极的电位为高电平，第二MOS管Q2导通。例如，按下开关机按键4S，计算机强制关机，而第一电容C1充电到预定电量的所需时间可以设置为小于4S，使第二MOS管Q2可持续导通一定的时间。

处于开机状态时，CPU的SLEEP_S4信号引脚为高电平，第五MOS管Q5导通，第三MOS管Q3截止。强制关机后，CPU的SLEEP_S4信号引脚变为低电平，第五MOS管Q5截止，第三MOS管Q3导通。

处于开机状态时，CPU的SOC_PWROK引脚为高电平，第六MOS管Q6导通，第四MOS管Q4截止。强制关机后，CPU的SOC_PWROK引脚变为低电平，第六MOS管Q6截止，第四MOS管Q4导通。当第二MOS管Q2、第三MOS管Q3和第四MOS管Q4均导通时，CPU的RSMRST信号引脚与地接通，对CPU的RSMRST信号引脚进行复位。

可选的，为了保护第二开关单元21、第三开关单元22和第四开关单元23，复位模块2还包括第二电阻R2、第五电阻R5、第六电阻R6、第十电阻R10和第十一电阻R11，其中，第二电阻R2的一端和电源VCC连接，第二电阻R2的另一端和第二MOS管Q2的漏极、CPU的RSMRST信号引脚连接。

第五电阻R5的一端和电源VCC连接，第五电阻R5的另一端和第三MOS管Q3的栅极、第五MOS管Q5的漏极连接；第六电阻R6的一端和第五MOS管Q5的栅极连接，第六电阻R6的另一端和CPU的SLEEP_S4信号引脚连接。第十电阻R10的一端和电源VCC连接，第十电阻R10的另一端和第四MOS管Q4的栅极、第六MOS管Q6的漏极连接；第十一电阻R11的一端和第六MOS管Q6的栅极连接，第六电阻R6的另一端和CPU的SOC_PWROK引脚连接。

可选的，复位模块2还包括控制单元24，控制单元24与第三开关单元22连接，用于在对CPU的RSMRST信号引脚进行复位时，控制第三MOS管Q3的导通时间。

在本实施例中，控制单元24包括储能子单元241和开关控制子单元242，其中，储能子单元241用于在系统供电断开时，向开关控制子单元242供电；开关控制子单元242与储能子单元241连接，用于根据储能子单元241的供电时长，以控制第三MOS管Q3的导通时间。

储能子单元241包括第九电阻R9和第二电容C2，第九电阻R9的一端和系统电连接，第九电阻R9的另一端和第二电容C2的一端、开关控制子单元242连接，第二电容C2的另一端接地。在本实施例中，第一电容C1的数量可以为1个，也可以为多个；当第二电容C2的数量为多个时，多个第二电容C2并联设置。

在本实施例中，开关控制子单元242采用MOS管，其中，开关控制子单元242包括第七MOS管Q7和第八MOS管Q8，第七MOS管Q7和第八MOS管Q8均为N型MOS管，第七MOS管Q7的栅极和第九电阻R9、第二电容C2连接，第七MOS管Q7的源极接地，第七MOS管Q7的漏极和电源VCC、第八MOS管Q8的栅极连接，第八MOS管Q8的源极接地，第八MOS管Q8的漏极和电源VCC、第三MOS管Q3的栅极连接。在其他实施例中，开关控制子单元242也可采用三极管。

第五MOS管Q5和第八MOS管Q8同时截止时，第三MOS管Q3导通；而第五MOS管Q5和第八MOS管Q8中有一个导通时，第三MOS管Q3截止。计算机处于开机状态时，系统电可给第二电容C2充电，第二电容C2储存电量，此时，第七MOS管Q7的栅极的电位为高电平，第七MOS管Q7导通，第八MOS管Q8截止。

强制关机后，CPU的SLEEP_S4信号引脚变为低电平，第五MOS管Q5截止。同时，系统电断电，第二电容C2放电，第二电容C2放电过程中，第七MOS管Q7导通，第八MOS管Q8截止，第三MOS管Q3导通，CPU的RSMRST信号引脚变为低电平。当第二电容C2放完电后，第七MOS管Q7截止，第八MOS管Q8导通，第三MOS管Q3截止，CPU的RSMRST信号引脚变为高电平。第二电容C2的放电时长可根据实际需求进行设置，例如，第二电容C2的放电时长可以为100ms-150ms。

在本实施例中，电源VCC采用3.3V；为了使消除毛刺和便于启动，第一MOS管Q1、第五MOS管Q5、第六MOS管Q6和第七MOS管Q7处的电源VCC也可以采用5V。

可选的，为了保护第七MOS管Q7和第八MOS管Q8，开关控制子单元242还包括第七电阻R7和第八电阻R8，第七电阻R7的一端和电源VCC连接，第七电阻R7的另一端和第七MOS管Q7的漏极、第八MOS管Q8的栅极连接；第八电阻R8的一端和电源VCC连接，第八电阻R8的另一端和第八MOS管Q8的漏极、第三MOS管Q3的栅极连接。

实施例2的实施原理为：在强制关机过程中，第一MOS管Q1截止，第一电容C1充电到预定电量，第二MOS管Q2导通。而系统断电，CPU的SLEEP_S4信号引脚变为低电平，第五MOS管Q5截止，同时，第二电容C2放电，第七MOS管Q7导通，而第八MOS管Q8截止，故，第三MOS管Q3导通；CPU的SLEEP_S4信号引脚变为低电平，第六MOS管Q6截止，第四MOS管Q4导通，CPU的RSMRST信号引脚与地接通，RSMRST信号引脚由高电平变为低电平。

当第二电容C2放完电后，第七MOS管Q7截止，第八MOS管Q8导通，第三MOS管Q3截止，CPU的RSMRST信号引脚与地断开，RSMRST信号引脚由低电平变为高电平。通过对CPU的RSMRST信号引脚进行复位，可以使CPU初始化，再次按下开关机按键时，计算机可重新开机，不需要拔掉电源，方便快捷。

实施例3

参照图6，本实施例与实施例2的不同之处在于，计时控制模块1采用定时芯片U1，定时芯片U1的输入端和第四电阻R4连接，定时芯片U1的输出端和第二MOS管Q2的栅极连接。

实施例3的实施原理为：按下开关机按键，定时芯片U1的输入端变为低电平，定时芯片U1开始计时，计时的时间达到预设时间后，定时芯片U1的输出端输出高电平，第二MOS管Q2导通。

实施例4

参照图7，本实施例与实施例2的不同之处在于，复位模块2采用MCU，MCU分别与第一MOS管Q1的漏极、CPU的RSMRST信号引脚、SOC_PWROK引脚、SLEEP_S4信号引脚连接。

实施例4的实施原理为：MCU检测到第一MOS管Q1的漏极为高电平，并检测到CPU的SOC_PWROK引脚、SLEEP_S4信号引脚为低电平，此时，MCU控制CPU的RSMRST信号引脚的电位由高电平变为低电平，且维持一定时间后，使RSMRST信号引脚的电位重新恢复为高电平。

以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims

1.一种CPU强制关机控制方法，其特征在于，包括以下步骤：

检测强制关机动作；

2.一种CPU强制关机控制电路，其特征在于，包括与开关机按键、CPU连接的监测控制电路，所述监测控制电路包括：

计时控制模块(1)，与开关机按键、CPU连接，用于监测按键信号，并在按键信号的持续时间达到预设时间时，输出控制信号；其中，CPU为Intel apollo lake处理器；

复位模块(2)，与计时控制模块(1)、CPU连接，用于在接收到控制信号，且检测到CPU的SLEEP_S4信号引脚、SOC_PWROK引脚为低电平时，对CPU的RSMRST信号引脚进行复位，其中，CPU的SOC_PWROK引脚用于检测SYSPWRGD信号。

3.根据权利要求2所述的CPU强制关机控制电路，其特征在于，所述计时控制模块(1)包括：

第一开关单元(11)，与开关机按键、电源VCC、CPU连接，用于接收按键信号以截止；

储能控制单元(12)，与第一开关单元(11)、复位模块(2)连接，用于在第一开关单元(11)截止时存储电能，并在存储到预定电量时，输出控制信号。

4.根据权利要求3所述的CPU强制关机控制电路，其特征在于，所述储能控制单元(12)包括第一电阻R1和第一电容C1，所述第一电阻R1的一端和电源VCC连接，第一电阻R1的另一端和第一开关单元(11)、第一电容C1的一端、复位模块(2)连接，所述第一电容C1的另一端接地；

和/或，所述第一开关单元(11)采用MOS管。

5.根据权利要求2所述的CPU强制关机控制电路，其特征在于，所述复位模块(2)包括：

第二开关单元(21)，与计时控制模块(1)、CPU的RSMRST信号引脚连接，用于接收控制信号以导通；

第三开关单元(22)，与第二开关单元(21)、CPU的SLEEP_S4信号引脚连接，用于在检测到CPU的SLEEP_S4信号引脚为低电平时导通；

第四开关单元(23)，与第三开关单元(22)、CPU的SOC_PWROK引脚、地连接，用于在检测到CPU的SOC_PWROK引脚为低电平时导通；

其中，第二开关单元(21)、第三开关单元(22)和第四开关单元(23)均导通时，对CPU的RSMRST信号引脚进行复位。

6.根据权利要求5所述的CPU强制关机控制电路，其特征在于，所述第二开关单元(21)、第三开关单元(22)和第四开关单元(23)中的一个或多个采用MOS管。

7.根据权利要求6所述的CPU强制关机控制电路，其特征在于，所述第三开关单元(22)包括第三MOS管Q3和第五MOS管Q5，第三MOS管Q3的栅极和电源VCC、第五MOS管Q5的漏极连接，第三MOS管Q3的源极和第四开关单元(23)连接，第三MOS管Q3的漏极和第二开关单元(21)连接；第五MOS管Q5的栅极和CPU的SLEEP_S4信号引脚连接，第五MOS管Q5的源极接地；

和/或，第四开关单元(23)包括第四MOS管Q4和第六MOS管Q6，第四MOS管Q4的栅极和电源VCC、第六MOS管Q6的漏极连接，第四MOS管Q4的源极接地，第四MOS管Q4的漏极和第三开关单元(22)连接；第六MOS管Q6的栅极和CPU的SOC_PWROK引脚连接，第六MOS管Q6的源极接地。

8.根据权利要求5所述的CPU强制关机控制电路，其特征在于，所述复位模块(2)还包括：

控制单元(24)，与第三开关单元(22)连接，用于在对CPU的RSMRST信号引脚进行复位时，控制第三开关单元(22)的导通时间。

9.根据权利要求8所述的CPU强制关机控制电路，其特征在于，所述控制单元(24)包括储能子单元(241)和开关控制子单元(242)，其中：

储能子单元(241)，用于在系统供电断开时，向开关控制子单元(242)供电；

开关控制子单元(242)，与储能子单元(241)连接，用于根据储能子单元(241)的供电时长，控制第三开关单元(22)的导通时间。

10.根据权利要求9所述的CPU强制关机控制电路，其特征在于，所述储能子单元(241)包括第九电阻R9和第二电容C2，所述第九电阻R9的一端和系统电连接，第九电阻R9的另一端和第二电容C2的一端、开关控制子单元(242)连接，所述第二电容C2的另一端接地；

和/或，开关控制子单元(242)包括第七MOS管Q7和第八MOS管Q8，第七MOS管Q7的栅极和储能子单元(241)连接，第七MOS管Q7的源极接地，第七MOS管Q7的漏极和电源VCC、第八MOS管Q8的栅极连接，所述第八MOS管Q8的源极接地，第八MOS管Q8的漏极和电源VCC、第三开关单元(22)连接。