CN1142646C - Wcdma高速高效基带滤波器装置 - Google Patents

Abstract

本装置为31级的高效、高速FIR滤波装置，用于第三代移动通信系统基带发送部分的限带成型。采用两倍chip速率成形滤波，内插到8倍chip速率或其它高倍速率，输出通过量化器减少带内量化噪声。成形滤波器采用乘法器时分复用的方法，奇数系数和偶数系数用两个乘法器就可以实现基带成形滤波。滤波器系数通过理论和实验多种方法优化，使得滤波器阶数为31时就满足WCDMA技术规范。内插滤波器采用简单系数用较小的代价将采样速率从2倍提高到8倍或其它采样速率。输出量化器将量化噪声谱转移到高端，减少了信号带内的量化噪声。在满足系统设计指标的前提下，采用FPGA设计，只用了80000等效门就实现了可以工作在WCDMA系统中基带滤波器。

Description

WCDMA高速高效基带滤波器装置

(一)技术领域：

本发明涉及无线通信中FDD(频分双工)模式的WCDMA(宽带码分多址)系统，主要应用于BTS(基站)和MT(移动终端)的基带发送滤波。

(二)背景技术：

一般无线通信系统的发送基带滤波器，其输入为2进制信息比特经过符号映射后的信号，其动态范围比较小，例如对于QPSK系统，其输入尽为+1或-1两个电平。利用输入信号这样的特点，可以实现非常高效和高速的基带发送滤波器。

在WCDMA-FDD系统中，为了满足技术规范中对发送信号失真和带外抑制的要求，基带信号需要进行严格滤波。在BTS侧，由于多个码分信道叠加，并且不同的信道分别进行功率控制，导致信号的动态范围非常的大。在MT侧，在传输高速业务时也存在多码信道并传的问题。在目前已经公开的文献和技术资料中，还没有发现针对这种输入信号特点的高速高效的发送基带滤波器。

(三)发明内容：

本发明设计了一种高速高效基带滤波器装置，用于WCDMA-FDD基站或移动台基带发送滤波。

为了减小D/A后模拟平滑滤波器的实现难度，要求输送给D/A的数据为高倍chip速率。在本装置中考虑的是8倍chip速率。另一方面，在一定的带宽限制下，滤波器的输入数据速率越高，相对的过渡带宽就越窄，为满足同样的频谱要求需要的滤波器的阶数就越高。如果采用高倍速率直接滤波，滤波器抽头就会非常多，在本发明采用这样的实现方法，成形滤波器两倍chip速率，插值为八倍chip速率的。

插值滤波器为整系数的积分泄放插值滤波器的传输函数为： $H_{\mathrm{interp}}\left(e^{\mathrm{j\ω}}\right)=\frac{1-e^{-4\mathrm{j\ω}}}{1-e^{-\mathrm{j\ω}}}$

传输函数在f＝0处的增益为4。每经过一次插值，在f＝2f_{chip_rate}-1/2f_{chip_rate}处频谱幅度将下降6dB左右。发送端的模拟滤波器可以带来约30dB的带外衰减，为满足带外衰减65dB的要求，需要进行四次插值。

插值虽然满足了带外衰减的要求，但同时也带来了带内的失真，使带内的幅频特性不再平坦。为弥补这一失真，对低通滤波器通带的幅频特性进行了预失真。设低通滤波器原型的传输函数为H₀(e^jω)，预失真可表示为：

预失真的边界选择在阻带处是因为边界的突变会带来过冲，而如果边界处于通带边缘，过冲将会影响通带内的幅频特性。由于插值次数为4，预失真次数也为4。

低通滤波器经过预失真后，时域响应变为无限。因此需要加窗函数限制为有限冲击响应。低通滤波器原型如果直接用理想低通，为达到65dB的阻带衰减，窗函数需要非常长的阶数。

由于窗函数会使过渡带展宽，低通滤波器原型的过渡带比最终的要求要窄得多。同时，为满足奈奎斯特抽样点无失真的要求，通带和阻带的中点设在1.92MHz处。随着过渡带由0逐渐加宽，为满足2.5MHz处衰减65dB所需的滤波器最小阶数先变小，而后变大，中间存在一个最小值点。调整低通滤波器原型的参数使FIR阶数最小。在本装置中，采用31阶的FIR滤波器。

滤波器抽头系数是通过优化和实验的方法确定下来的，共31个插头系数，其值列在表1中。

0	0	-4	4	28	16	-84	32	212	-48	-460	52	928
													16	-1896	468	4944	8192	4944	-468	-1896	16	928	52	-460	-48
212	32	84	16	28	4	-4	0	0

表1滤波器系数滤波器的系数根据以下原则得到：1.每个系数的2进制表示后的‘1’的个数尽可能少，这样有利于乘法速度的提高；2.滤波器系数是偶对称，可以使乘法次数减少一半；3.滤波器系数处最中间系数为2幂次，中间一点不需要计算；4.滤波器奇数系数非常小(初最中间一点)外，当奇偶分开计算时，奇数系数所用的乘法器位数较少。

整个装置在2倍速率滤波后进行了一次截断。滤波器的乘法器为16比特输入和12比特系数相乘、求和运算后输出的28比特(限幅一位)舍去末7位，剩20位送累加器，累加结束后截取高17位输出。

由于D/A的精度有限，本装置考虑16位D/A。在输出到D/A之前，加入一个量化器减少由于位数截断而带来的误差。

下面给出滤波器装置的框图。滤波器装置的输入为chip速率的基带多码道合成信号，输出为滤波内插信号。该装置由三部分组成，如图2所示101模块为两倍速率预失真奇偶采样分离的有限冲击响应滤波器。滤波器的系数通过优化和实验得到的。102模块为两倍到八倍内插滤波器。其作用是将101模块输出的两倍chip速率的信号内插到八倍chip速率。103模块为输出量化模块。其作用是将102模块输出的量化比特数目很多的信号进行再量化，减少输出位数。

本发明有益效果：本发明设计方案的设计，通过仿真得出了最终的幅频响应，如图1所示。其带外的抑制可以到达65dB。采用Xilinx公司的XCV300FPGA实现，时钟可以工作到8倍chip速率，整个电路面积小于80000等效门。

(四)附图说明：

图1为整个滤波器装置的幅频响应；

图2为高速高效滤波器总框图

图3为2倍chip速率滤波器

图4为内插滤波器框图

图5为内插装置I1

图6为内插装置I2

图7为内插装置I3

图8为量化模块框图

(五)具体实施方式：

两倍速率预失真奇偶采样分离的有限冲击响应滤波器的实现见图2。

1.该模块工作在8倍chip时钟速率上，共采用两个乘法器，一个进行奇数系

  数的乘法，一个进行偶数系数的乘法。

2.三个移位寄存器装置S1、S2、S3，基于双口RAM实现，用于寄存基带信

  号，在任一时刻，三个双口RAM中存储的内容都是相同的。

3.三个读地址发生装置RA1、RA2、RA3，分别作为三个双口RAM的读地址。

  每个CHIP产生8个读地址。

4.一个写地址发生装置WA，作为三个双口RAM的写地址。每个CHIP地址

  加1。

5.三个符号位扩展装置SE1、SE2、SE3，将输入的16位有符号数扩展为17

  位有符号数。

6.两个17位加法器装置ADD1、ADD2。

7.两个寄存器装置REG1、REG2，分别用于寄存加法器ADD1和ADD2的输

  出结果。

8.两个ROM装置ROM1、ROM2，分别用于寄存奇数抽头系数(16×8)和偶数

  抽头系数(16×9)。

9.两个寄存器装置REG3、REG4，分别寄存ROM1、ROM2的输出。

10.一个ROM1和ROM2读地址发生装置，每个CHIP产生8个读地址。

11.两个乘法累加器装置MUL1、MUL2，MUL1完成奇数系数的乘加，MUL2

   完成偶数系数的乘加。

12.二选一装置MUX，每个CHIP同时产生两个计算结果，相当于以2倍CHIP

   速率采样以后的前后两个计算结果。

内插滤波器模块(102)：

内插滤波器分为三级，分别为I1、I2和I3。

三级为级联的关系，每一级的实现框图类似，量化精度不同，下面分别阐述。

内插装置I1见图4，由以下几部分装置组成：

1.符号扩展装置SE1，把输入17位有符号数扩展为18位有符号数。

2.18位有符号数加法器ADD1、ADD2。

3.符号扩展装置SE2、SE3，把输入18位有符号数扩展为19位有符号数。

4.19位有符号数加法器ADD3。

5.寄存器装置REG1、REG2、REG3、REG4。

内插装置I2见图5，由以下几部分装置组成：

1.符号扩展装置SE4，把输入19位有符号数扩展为20位有符号数。

2.20位有符号数加法器ADD3、ADD4。

3.符号扩展装置SE5、SE6，把输入20位有符号数扩展为21位有符号数。

4.寄存器装置REG5、REG6、REG7、REG8。

  内插装置I3见图6，由以下几部分装置组成：

1.符号扩展装置SE7，把输入21位有符号数扩展为22位有符号数。

2.22位有符号数加法器ADD5、ADD6。

3.符号扩展装置SE8、SE9，把输入22位有符号数扩展为23位有符号数。

4.寄存器装置REG9、REG10、REG11、REG12。

内插后的信号先经过Q4单元将反馈信号减掉，Q1为累加器，Q2为量化器，Q3为一个时钟的延时电路。下面分别描述：

1.Q4为减法器，输入分别为从内插模块来的23位信号和Q3反馈的

  信号，Q3的反馈信号位16位，扩展为23位，低位补零。

2.Q1为累加器，输入23位，输出24位；

3.Q2为量化器，输入24位，输出16位，限幅1位，低7位四舍五入；

4.Q3为延时器，将Q2量化的结果延时1个时钟周期。

该量化器具有这样的传递特性，对信号的传递函数是Z-1，对量化噪声的传递函数是1-Z-1，即对信号是无失真传递的，量化噪声经过了一个高通滤波器，有用信号带宽内的量化噪声减少了。

Claims (1)

1、WCDMA高速高效基带滤波器装置，其特征在于：该装置由三部分组成，两倍速率预失真奇偶采样分离的有限冲击响应滤波器模块(101)，两倍到八倍内插滤波器模块(102)，输出量化模块模块(103)，其中，两倍速率预失真奇偶采样分离的有限冲击响应滤波器模块(101)与两倍到八倍内插滤波器模块(102)和输出量化模块模块(103)顺序连接，并且两倍速率预失真奇偶采样分离的有限冲击响应滤波器模块(101)进一步包括：

(1)两个乘法器，一个进行奇数系数的乘法，一个进行偶数系数的乘法；

(2)三个移位寄存器装置S1、S2、S3，基于双口RAM实现，用于寄存基带信号，在任一时刻，三个双口RAM中存储的内容都是相同的；

(3)三个读地址发生装置RA1、RA2、RA3，分别作为三个双口RAM的读地址，每个CHIP产生8个读地址；

(4)一个写地址发生装置WA，作为三个双口RAM的写地址，每个CHIP地址加1；

(5)三个符号位扩展装置SE1、SE2、SE3，将输入的16位有符号数扩展为17位有符号数；

(6)两个17位加法器装置ADD1、ADD2；

(7)两个寄存器装置REG1、REG2，分别用于寄存加法器ADD1和ADD2的输出结果；

(8)两个ROM装置ROM1、ROM2，分别用于寄存奇数抽头系数(16×8)和偶数抽头系数(16×9)；

(9)两个寄存器装置REG3、REG4，分别寄存ROM1、ROM2的输出；

(10)一个ROM1和ROM2读地址发生装置，每个CHIP产生8个读地址；

(11)两个乘法累加器装置MUL1、MUL2，MUL1完成奇数系数的乘加，MUL2完成偶数系数的乘加；

(12)二选一装置MUX，每个CHIP同时产生两个计算结果，相当于以2倍CHIP速率采样以后的前后两个计算结果；

两倍到八倍内插滤波器模块(102)分为三级，呈级联关系，它将两倍速率预失真奇偶采样分离的有限冲击响应滤波器模块(101)输出的信号内插到八倍速率；

输出量化模块(103)将两倍到八倍内插滤波器模块(102)输出的信号进行再量化，减少输出位数。

Images