CN114257246A - 时间数字转换器及电子设备 - Google Patents

Abstract

本申请实施例公开了一种时间数字转换器及电子设备，时间数字转换器包括第一余量时间指示模块和/或第二余量时间指示模块，其中，第一余量时间指示模块用于接收第一脉冲信号和多相时钟信号，根据第一脉冲信号和多相时钟信号，生成第一余量时间指示信号；第二余量时间指示模块用于接收第二脉冲信号和多相时钟信号，根据第二脉冲信号和多相时钟信号和多相时钟信号，生成第二余量时间指示信号；本申请提供的时间数字转换器，通过余量时间指示模块将多相时钟信号中相邻两相时钟信号的时间间隔划分为更小的时间单元，利用更小的时间单元对余量时间进行测量，提高时间数字转换器的时间分辨率。

Description

时间数字转换器及电子设备

技术领域

本申请涉及时间测量技术领域，尤其涉及一种时间数字转换器及电子设备。

背景技术

时间数字转换器(Time to Digital Converter，TDC)是一种将时间间隔转换为数字信号的器件，可以用来测量两个脉冲信号之间的时间间隔，广泛应用于统计激光器后脉冲分布、粒子碰撞时间、量子光学、量子密钥分配、光检测和激光雷达测距等科研领域。

目前，相关技术中的时间数字转换器通过计数两个脉冲信号之间参考时钟信号的周期数，以使时间数字转换器具有长动态范围；并通过多相时钟信号将一个参考时钟周期细分为更小的时间单元，以提高时间数字转换器的时间分辨率。

但是，上述相关技术中的时间数字转换器的时间分辨率受限于多相时钟信号的时间分辨率，存在时间分辨率低的问题，如何进一步提高时间数字转换器的时间分辨率成为本领域技术人员需要解决的技术问题。

发明内容

本申请实施例提供了一种时间数字转换器及电子设备，能够提高时间数字转换器的时间分辨率。

第一方面，本申请实施例提供了一种时间数字转换器，包括：

第一余量时间指示模块，包括第一时间提取单元、第一时间量化单元和第一指示信号输出单元；第一时间提取单元用于接收第一脉冲信号和多相时钟信号，根据所述第一脉冲信号和所述多相时钟信号生成第一同步信号和第一异步信号，所述第一同步信号和所述第一异步信号之间的时间间隔等于第一余量时间；所述第一时间量化单元用于接收所述第一异步信号，根据所述第一异步信号生成第一多相脉冲信号，所述第一多相脉冲信号中相邻两相脉冲信号的时间间隔小于所述多相时钟信号中相邻两相时钟信号的时间间隔；所述第一指示信号输出单元用于接收所述第一同步信号和所述第一多相脉冲信号，生成第一余量时间指示信号；所述第一余量时间指示信号用于指示所述第一余量时间；

和/或，第二余量时间指示模块，包括第二时间提取单元、第二时间量化单元和第二指示信号输出单元；第二时间提取单元用于接收第二脉冲信号和多相时钟信号，根据所述第二脉冲信号和所述多相时钟信号生成第二同步信号和第二异步信号，所述第二同步信号和所述第二异步信号之间的时间间隔等于第二余量时间；所述第二时间量化单元用于接收所述第二异步信号，根据所述第二异步信号生成第二多相脉冲信号，所述第二多相脉冲信号中相邻两相脉冲信号的时间间隔小于所述多相时钟信号中相邻两相时钟信号的时间间隔；所述第二指示信号输出单元用于接收所述第二同步信号和所述第二多相脉冲信号，生成第二余量时间指示信号；所述第二余量时间指示信号用于指示所述第二余量时间。

作为一种具体的实施方式，所述第一时间量化单元包括：

第一延时器，用于对所述第一异步信号进行延时处理，包括输入端和输出端；所述第一延时器的输入端用于接收所述第一异步信号，输出端用于输出第一路异步信号和第二路异步信号；所述第二路异步信号和所述第一路异步信号的时间间隔等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

第一相位插值器，用于对所述第一路异步信号和所述第二路异步信号进行相位插值处理，包括输入端和输出端；所述第一相位插值器的输入端用于接收所述第一路异步信号和所述第二路异步信号，输出端用于输出所述第一多相脉冲信号。

在一种示例性的方案中，所述第一延时器包括：

第一延时单元，用于对所述第一异步信号进行延时处理，包括输入端和输出端；所述第一延时单元的输入端用于接收所述第一异步信号，输出端用于输出所述第一路异步信号；

第二延时单元，与所述第一延时单元并联连接，用于对所述第一异步信号进行延时处理，包括输入端和输出端；所述第二延时单元的输入端用于接收所述第一异步信号，输出端用于输出所述第二路异步信号；所述第二延时单元和所述第一延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

所述第一指示信号输出单元包括第三延时单元，用于对所述第一同步信号进行延时处理；所述第三延时单元包括输入端和输出端，输入端用于接收所述第一同步信号，输出端用于输出第一延时同步信号；所述第三延时单元的延时量等于所述第一延时单元的延时量；所述第一指示信号输出单元通过所述第一多相脉冲信号对所述第一延时同步信号进行采样，生成所述第一余量时间指示信号。

进一步地，所述时间数字转换器还包括延时控制模块；所述延时控制模块包括：

第一环形延迟链，包括串联连接的多个第七延时单元，用于接收参考时钟信号，对所述参考时钟信号进行多次延时；所述第七延时单元、所述第一延时单元和所述第三延时单元均包括延时控制端；所述第七延时单元的延时控制端与所述第一延时单元的延时控制端以及所述第三延时单元的延时控制端相连，以使所述第一延时单元和所述第三延时单元的延时量相等，且均等于所述第一路异步信号和所述第一异步信号的时间间隔；

第二环形延迟链，包括串联连接的多个第八延时单元，用于接收所述参考时钟信号，对所述参考时钟信号进行多次延时；所述第八延时单元和所述第二延时单元均包括延时控制端；所述第八延时单元的延时控制端与所述第二延时单元的延时控制端相连，用于控制所述第二延时单元的延时量，以使所述第二延时单元和所述第一延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔。

具体地，在一种示例性的方案中，所述时间数字转换器还包括多相时钟生成模块；所述多相时钟生成模块包括：

上述第一环形延迟链，包括串联连接的多个第七延时单元，用于接收参考时钟信号，生成第一初始多相时钟信号；

多个第三相位插值器，与所述多个第七延时单元一一对应；每一所述第三相位插值器接收一个所述第七延时单元对应的两相时钟信号，对所述两相时钟信号进行相位插值处理，并由所述多个第三相位插值器输出所述多相时钟信号。

具体地，在另一种示例性的方案中，所述时间数字转换器还包括多相时钟生成模块；所述多相时钟生成模块包括：

上述第二环形延迟链，包括串联连接的多个第八延时单元，用于接收参考时钟信号，生成第二初始多相时钟信号；

多个第四相位插值器，与所述多个第八延时单元一一对应；每一所述第四相位插值器接收一个所述第八延时单元对应的两相时钟信号，对所述两相时钟信号进行相位插值处理，并由所述多个第四相位插值器输出所述多相时钟信号。

作为一种具体的实施方式，所述第二时间量化单元包括：

第二延时器，用于对所述第二异步信号进行延时处理，包括输入端和输出端；所述第二延时器的输入端用于接收所述第二异步信号，输出端用于输出第三路异步信号和第四路异步信号；所述第四路异步信号和所述第三路异步信号的时间间隔等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

第二相位插值器，用于对所述第三路异步信号和所述第四路异步信号进行相位插值处理，包括输入端和输出端；所述第二相位插值器的输入端用于接收所述第三路异步信号和所述第四路异步信号，输出端用于输出所述第二多相脉冲信号。

在一种示例性的实施方式中，所述第二延时器包括：

第四延时单元，用于对所述第二异步信号进行延时处理，包括输入端和输出端；所述第四延时单元的输入端用于接收所述第二异步信号，输出端用于输出所述第三路异步信号；

第五延时单元，与所述第四延时单元并联连接，用于对所述第二异步信号进行延时处理，包括输入端和输出端；所述第五延时单元的输入端用于接收所述第二异步信号，输出端用于输出所述第四路异步信号；所述第五延时单元和所述第四延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

所述第二指示信号输出单元包括第六延时单元，用于对所述第二同步信号进行延时处理；所述第六延时单元包括输入端和输出端，输入端用于接收所述第二同步信号，输出端用于输出第二延时同步信号；所述第六延时单元的延时量等于所述第四延时单元的延时量；所述第二指示信号输出单元通过所述第二多相脉冲信号对所述第二延时同步信号进行采样，生成所述第二余量时间指示信号。

进一步地，所述的时间数字转换器还包括延时控制模块；所述延时控制模块包括：

第一环形延迟链，包括串联连接的多个第七延时单元，用于接收参考时钟信号，对所述参考时钟信号进行多次延时；所述第七延时单元、所述第四延时单元和所述第六延时单元均包括延时控制端；所述第七延时单元的延时控制端与所述第四延时单元的延时控制端以及所述第六延时单元的延时控制端相连，以使所述第四延时单元和所述第六延时单元的延时量相等，且均等于所述第三路异步信号和所述第二异步信号的时间间隔；

第二环形延迟链，包括串联连接的多个第八延时单元，用于接收所述参考时钟信号，对所述参考时钟信号进行多次延时；所述第八延时单元和所述第五延时单元均包括延时控制端；所述第八延时单元的延时控制端与所述第五延时单元的延时控制端相连，用于控制所述第五延时单元的延时量，以使所述第五延时单元和所述第四延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔。

在一种示例性的方案中，所述时间数字转换器还包括多相时钟生成模块；所述多相时钟生成模块包括：

第一环形延迟链，包括串联连接的多个第七延时单元，用于接收参考时钟信号，生成第一初始多相时钟信号；

多个第三相位插值器，与所述多个第七延时单元一一对应；每一所述第三相位插值器接收一个所述第七延时单元对应的两相时钟信号，对所述两相时钟信号进行相位插值处理，并由所述多个第三相位插值器输出所述多相时钟信号；

在另一种示例性的方案中，所述时间数字转换器还包括多相时钟生成模块；所述多相时钟生成模块包括：

第二环形延迟链，包括串联连接的多个第八延时单元，用于接收参考时钟信号，生成第二初始多相时钟信号；

多个第四相位插值器，与所述多个第八延时单元一一对应；每一所述第四相位插值器接收一个所述第八延时单元对应的两相时钟信号，对所述两相时钟信号进行相位插值处理，并由所述多个第四相位插值器输出所述多相时钟信号。

进一步地，所述的时间数字转换器，还包括：

整量时间指示模块，用于接收参考时钟信号、所述多相时钟信号、所述第一脉冲信号和所述第二脉冲信号，根据所述参考时钟信号、所述多相时钟信号、所述第一脉冲信号和所述第二脉冲信号生成整量时间指示信号；所述整量时间指示信号用于指示整量时间；

数字信号处理模块，用于接收所述整量时间指示信号、第一余量时间指示信号和/或第二余量时间指示信号，获取所述第一脉冲信号和所述第二脉冲信号之间的时间间隔。

第二方面，本申请实施例提供了一种电子设备，包括上述时间数字转换器，用于提高时间分辨率。

本申请的有益效果：

本申请提供的时间数字转换器通过余量时间指示模块将多相时钟信号中相邻两相时钟信号的时间间隔划分为更小的时间单元，利用更小的时间单元对余量时间进行测量，提高时间数字转换器的时间分辨率。进一步，本申请提供的时间数字转换器通过两路异步脉冲信号，其中，两路异步脉冲信号的时间间隔等于多相时钟信号中相邻两相时钟信号的时间间隔，对两路异步脉冲信号进行相位内插实现将多相时钟信号中相邻两相时钟信号的时间间隔划分为更小的时间单元，提高了时间数字转换器的时间分辨率。进一步地，本申请提供的时间数字转换器通过两条环形延迟链控制脉冲信号进行双路延迟，通过相位插值器对双路延迟后的脉冲信号进行相位内插，实现将多相时钟信号中相邻两相时钟信号的时间间隔划分为更小的时间单元，利用更小的时间单元对余量时间进行量化，提高了时间数字转换器的时间分辨率。进一步地，本申请提供的延时控制模块和多相时钟生成模块复用环形延迟链，简化了电路结构。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请提供的一种实施例中，时间数字转换器的一种框架示意图；

图2为本申请提供的一种实施例中，时间数字转换器中多种信号的一组时序状态图，其中，第一多相脉冲信号和第二多相脉冲信号的时间间隔进行了放大处理；

图3为本申请提供的一种实施例中，第一余量时间指示模块的一种框架结构示意图；

图4为本申请提供的一种实施例中，第一时间提取单元的一种电路结构示意图；

图5为本申请提供的一种实施例中，第一时间量化单元的一种电路结构示意图；

图6为本申请提供的一种实施例中，第一相位插值器的一种电路结构示意图；

图7为本申请提供的一种实施例中，第一指示信号输出单元的一种电路结构示意图；

图8为本申请提供的一种实施例中，第二余量时间指示模块的一种框架结构示意图；

图9为本申请提供的一种实施例中，第二时间提取单元的一种电路结构示意图；

图10为本申请提供的一种实施例中，第二时间量化单元的一种电路结构示意图；

图11为本申请提供的一种实施例中，第二相位插值器的一种电路结构示意图；

图12为本申请提供的一种实施例中，第二指示信号输出单元的一种电路结构示意图；

图13为本申请提供的一种实施例中，整量时间指示单元的一种框架结构示意图；

图14为本申请提供的一种实施例中，时间数字转换器的另一种框架结构示意图；

图15为图14中，多相时钟生成模块和延时控制模块的电路结构示意图；

图16为本申请提供的一种实施例中，时间数字转换器的另一种框架结构示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

如图1所示，一种时间数字转换器10，包括整量时间指示模块100、第一余量时间指示模块200、第二余量时间指示模块300和数字信号处理模块400；整量时间指示模块100用于接收参考时钟信号CLK0、多相时钟信号CLK1、CLK2…CLKM、第一脉冲信号Start0和第二脉冲信号Stop0，生成整量时间指示信号SOUT_clk；其中，多相时钟信号CLK1、CLK2…CLKM是根据参考时钟信号CLK0生成的一组时钟信号，且相邻两相时钟信号的时间间隔Δt_clk=T/M，其中，T为参考时钟信号CLK0的周期，M为多相时钟信号CLK1、CLK2…CLKM的相数，且M为大于或等于3的正整数；其中，整量时间指示信号SOUT_clk用于指示整量时间t_clk，整量时间t_clk为第一时钟信号CLK_start和第二时钟信号CLK_stop之间的时间间隔，第一时钟信号CLK_start为第一脉冲信号Start0到来之后的第一个时钟信号，第二时钟信号CLK_stop为第二脉冲信号Stop0到来之后的第一个时钟信号；第一余量时间指示模块200用于接收第一脉冲信号Start0和多相时钟信号CLK1、CLK2…CLKM，生成第一余量时间指示信号SOUT_start；其中，第一余量时间指示信号SOUT_start用于指示第一余量时间t_start，第一余量时间t_start为第一脉冲信号Start0和第一时钟信号CLK_start之间的时间间隔；第二余量时间指示模块300用于接收第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM，生成第二余量时间指示信号SOUT_stop；其中，第二余量时间指示信号SOUT_stop用于指示第二余量时间t_stop，第二余量时间t_stop为第二脉冲信号Stop0和第二时钟信号CLK_stop之间的时间间隔；数字信号处理模块400用于接收整量时间指示信号SOUT_clk、第一余量时间指示信号SOUT_start以及第二余量时间指示模块SOUT_stop，根据公式一：t=t_clk+t_start-t_stop，获取第一脉冲信号Start0和第二脉冲信号Stop0之间的时间间隔t。

如图3所示，在一种示例性的方案中，第一余量时间指示模块200包括第一时间提取单元210、第一时间量化单元220和第一指示信号输出单元230；第一时间提取单元210用于接收第一脉冲信号Start0和多相时钟信号CLK1、CLK2…CLKM，根据第一脉冲信号Start0和多相时钟信号CLK1、CLK2…CLKM生成第一同步信号Start_SYNC和第一异步信号Start_ASYNC；其中，如图3所示，第一同步信号Start_SYNC和第一异步信号Start_ASYNC的时间间隔等于第一脉冲信号Start0和第一时钟信号CLK_start之间的时间间隔，即第一余量时间t_start；第一时间提取单元210利用第一同步信号Start_SYNC和第一异步信号Start_ASYNC的时间间隔等于第一余量时间t_start，提取所需测量的第一余量时间t_start；第一时间量化单元220用于接收第一异步信号Start_ASYNC，根据第一异步信号Start_ASYNC生成第一多相脉冲信号Start1、Start2…StartN₁；其中， N₁为第一多相脉冲信号Start1、Start2…StartN₁的相数，且N₁为大于或等于3的正整数；第一多相脉冲信号Start1、Start2…StartN₁中相邻两相脉冲信号的时间间隔Δt_start=Δt_clk/(N₁-1)=T/(M*(N₁-1))；第一时间量化单元220利用第一多相脉冲信号Start1、Start2…StartN₁将相邻两相时钟信号的时间间隔Δt_clk进一步细化为N-1个更小的时间间隔Δt_start，可用于对第一余量时间t_start进行量化；第一指示信号输出单元230用于接收第一同步信号Start_SYNC和第一多相脉冲信号Start1、Start2…StartN₁，生成第一余量指示信号SOUT_start，利用第一余量时间指示信号SOUT_start指示第一同步信号Start_SYNC和第一异步信号Start_ASYNC之间的时间间隔，进而指示第一余量时间t_start。

如图4所示，第一时间提取单元210包括第一同步器211，第一同步器211用于接收第一脉冲信号Start0和多相时钟信号CLK1、CLK2…CLKM，根据第一脉冲信号Start0和多相时钟信号CLK1、CLK2…CLKM，获取第一同步信号Start_SYNC和第一异步信号Start_ASYNC。理论上，第一同步器211输出的第一同步信号Start_SYNC与第一时钟信号CLK_start位于第一脉冲信号Start之后的第一个上升沿对齐，即第一异步信号Start_ASYNC与第一脉冲信号Start0对齐；可以理解，此时，第一同步信号Start_SYNC和第一异步信号Start_ASYNC之间的时间间隔即为第一时钟信号CLK_start和第一脉冲信号Start0的时间间隔。但是，如图2所示，实际情况中，第一同步器211进行信号处理时存在延时，具体地，第一同步信号Start_SYNC相比第一时钟信号CLK_start存在延时Δ1，延时Δ1与第一同步器211的结构有关，该延时Δ1可以通过预先测试得到，相应地，经过测试得到第一同步器211的延时Δ1后，第一同步器211接收第一脉冲信号Start0，对第一脉冲信号Start0进行延时Δ1后，生成第一异步信号Start_ASYNC；此时，第一同步信号Start_SYNC与第一时钟信号CLK_start的时间间隔为Δ1，第一异步信号Start_ASYNC与第一脉冲信号Start0的时间间隔也为Δ1，可以理解，第一同步信号Start_SYNC和第一异步信号Start_ASYNC之间的时间时间间隔等于第一时钟信号CLK_start和第一脉冲信号Start0之间的时间间隔，即第一余量时间t_start；第一同步器211利用第一同步信号Start_SYNC和第一异步信号Start_ASYNC，提取第一余量时间t_start。

在一种具体的实施方式中，第一同步器211包括第一同步信号获取电路2111和第一内部延时电路2112；第一同步信号获取电路2111用于接收第一脉冲信号Start0和多相时钟信号CLK1、CLK2…CLKM，获取第一同步信号Start_SYNC；第一内部延时电路2112用于接收第一脉冲信号Start0，对第一脉冲信号Start0进行延时处理，输出第一异步信号Start_ASYNC；其中，第一内部延时电路2112的延时量可通过预先测试进行调节，比如通过给第一同步器211输入已知相位关系的脉冲信号和多相时钟信号，得到第一同步器211获取同步信号产生的延时Δ1，根据测试所得结果，调节第一内部延时电路2112的延时量。

如图5所示，第一时间量化单元220包括第一延时器221以及第一相位插值器222，第一延时器221用于接收第一异步信号Start_ASYNC，对第一异步信号Start_ASYNC进行延时处理，生成第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2；第二路异步信号Start_ASYNC2和第一路异步信号Start_ASYNC1的时间间隔等于多相时钟信号CLK1、CLK2…CLKM中相邻两相时钟信号的时间间隔Δt_clk；第一相位插值器222接收第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2，对第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2进行相位内插处理，在第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2至少内插一相信号，生成第一多相脉冲信号Start1、Start2…StartN₁，其中，第一多相脉冲信号Start1、Start2…StartN₁中相邻两相脉冲信号的时间间隔Δt_start=T/(M*(N₁-1))。

如图5所示，在一种示例性的方案中，第一延时器221包括第一延时单元2211和第二延时单元2212；第一延时单元2211包括输入端和输出端；第一延时单元2211的输入端用于接收第一异步信号Start_ASYNC，对第一异步信号Start_ASYNC进行延时处理，生成第一路异步信号Start_ASYNC1；第一延时单元2211的输出端与第一相位插值器222的第一输入端相连，用于输出第一路异步信号Start_ASYNC1给第一相位插值器222；第二延时单元2212包括输入端和输出端；第二延时单元2212的输入端用于接收第一异步信号Start_ASYNC，对第一异步信号Start_ASYNC进行延时处理，生成第二路异步信号Start_ASYNC2；第二延时单元2212的输出端与第一相位插值器222的第二输入端相连，用于输出第二路异步信号Start_ASYNC2给第一相位插值器222；第二延时单元2212的延时量Δt_d2大于第一延时单元2211的延时量Δt_d1，且Δt_d2-Δt_d1=Δt_clk。

在其他示例性的方案中，第二延时单元2212的延时量Δt_d2和第一延时单元2211的延时量的延时量Δt_d1还可以为其他数值，只需满足Δt_d2-Δt_d1=Δt_clk即可，以通过第一时间量化单元220将多相时钟信号CLK1、CLK2…CLKM中相邻两相时钟信号的时间间隔Δt_clk划分为更小的第一时间单元Δt_start，利用第一时间单元Δt_start对第一余量时间t_start进行测量，进一步提高时间数字转换器10的时间分辨率。

如图6所示，在一种示例性的方案中，第一相位插值器222为三相插值器，包括三个相位内插器PI（Phase interpolator），用于在第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2之间内插三相信号，将时间分辨率提高4倍；举例来说，当多相时钟信号CLK1、CLK2…CLKM中相邻两相时钟信号的时间间隔Δt_clk=T/20时，即第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2的时间间隔为T/20时，经过三相内插得到的第一多相脉冲信号Start1、Start2、Start3、Start4、Start5中相邻两相脉冲信号的时间间隔等于Δt_start=(T/20)/4=T/80。

在其他示例性的方案中，第一相位插值器222可为内插更多相数的相位插值器，比如16相内插器，以通过第一相位插值器222将时间间隔Δt_clk划分为更小的第一时间单元Δt_start，利用更小的第一时间单元Δt_start对第一余量时间t_start进行测量，进一步提高时间数字转换器10的时间分辨率。

如图7所示，在一种示例性的方案中，第一指示信号输出单元230包括第三延时单元231和第一相位状态统计单元232；第三延时单元231包括输入端和输出端，输入端用于接收第一同步信号Start_SYNC，对第一同步信号Start_SYNC进行延时处理后，生成第一延时同步信号Start_SYNC1，其中，第三延时单元231的延时量Δt_d3等于第一延时单元2211的延时量Δt_d1，以使第一延时同步信号Start_SYNC1和第一同步信号Start_SYNC的时间间隔等于第一路异步信号Start_ASYNC1和第一异步信号Start_ASYNC的时间间隔，进而使得第一多相脉冲信号Start1、Start2…StartN₁中的第一延时同步信号Start_SYNC1与第一相脉冲信号Start1（即第一路异步信号Start_ASYNC1）的时间间隔等于第一同步信号Start_SYNC和第一异步信号Start_ASYNC的时间间隔，即余量时间Δt_start；第一相位状态统计单元232根据第一多相脉冲信号Start1、Start2…StartN₁和第一延时同步信号Start_SYNC1，生成第一余量时间指示信号SOUT_start；具体地，第一相位状态统计单元232通过第一多相脉冲信号Start1、Start2…StartN₁对第一延时同步信号Start_SYNC1进行采样，并将第一相脉冲信号Start1和采样到第一延时同步信号Start_SYNC1的一相脉冲信号之间的相位编码值差值ΔStart_num作为第一余量时间指示信号SOUT_start输出。

在一种示例性的方案中，第一多相脉冲信号Start1、Start2…StartN₁采样到第一延时同步信号Start_SYNC1由低电平翻转到高电平时的一相脉冲信号为采样到第一延时同步信号Start_SYNC1的一相脉冲信号。

具体地，第一多相脉冲信号Start1、Start2…StartN₁中的每一相脉冲信号具有一一对应的相位状态编码值Start_num1、Start_num2…Start_num N₁，比如说，第一相脉冲信号Start1的相位状态编码值为1、第二相脉冲信号Start2的相位状态编码值为2，第N₁相脉冲信号StartN₁的相位状态编码值为N₁；第一相位状态统计单元232通过第一相脉冲信号Start1和采样到第一延时同步信号Start_SYNC1的一相脉冲信号之间的相位编码值差值ΔStart_num，利用公式二：第一余量时间t_start=Δt_ start*ΔStart_num=(T*ΔStart_num)/(M*(N₁-1))，即可指示第一余量时间t_start。

如图8所示，在一种示例性的方案中，第二余量时间指示模块300包括第二时间提取单元310、第二时间量化单元320和第二指示信号输出单元330；第二时间提取单元310用于接收第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM，根据第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM生成第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC；其中，第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC的时间间隔等于第二脉冲信号Stop0和第二时钟信号CLK_stop之间的时间间隔，即第二余量时间t_stop；第二时间提取单元310利用第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC的时间间隔等于第二余量时间t_stop，提取所需测量的第二余量时间t_stop；第二时间量化单元320用于接收第二异步信号Stop_ASYNC，根据第二异步信号Stop_ASYNC生成第二多相脉冲信号Stop1、Stop2…StopN₂；其中， N₂为第二多相脉冲信号Stop1、Stop2…StopN₂的相数，且N₂为为大于或等于3的正整数；第二多相脉冲信号Stop1、Stop2…StopN₂中相邻两相脉冲信号的时间间隔Δt_stop=Δt_clk/(N₂-1)=T/(M*(N₂-1))；第二时间量化单元320利用第二多相脉冲信号Stop1、Stop2…StopN₂将相邻两相时钟信号的时间间隔Δt_clk进一步细化为N₂-1个更小的时间间隔Δt_stop，可用于对第二余量时间t_stop进行量化；第二指示信号输出单元330用于接收第二同步信号Stop_SYNC和第二多相脉冲信号Stop1、Stop2…StopN₂，生成第二余量指示信号SOUT_stop，利用第二余量指示信号SOUT_stop指示第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC之间的时间间隔，即可用于指示第二余量时间t_stop。

如图9所示，第二时间提取单元310包括第二同步器311，第二同步器311用于接收第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM，根据第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM，获取第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC。理论上，第二同步器311输出的第二同步信号Stop_SYNC与第二时钟信号CLK_stop位于第二脉冲信号Stop0之后的第一个上升沿对齐，第二异步信号Stop_ASYNC与第二脉冲信号Stop0对齐；可以理解，此时，第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC之间的时间间隔即为第二时钟信号CLK_stop和第二脉冲信号Stop0的时间间隔。但是，如图2所示，实际情况中，第二同步器311内部进行信号处理时存在延时，具体地，第二同步信号Stop_SYNC相比第二时钟信号CLK_stop存在延时Δ2，延时Δ2与第二同步器311的结构有关，可以通过测试得到，相应地，第二同步器311接收第二脉冲信号Stop0，对第二脉冲信号Stop0进行延时Δ2后，生成第二异步信号Stop_ASYNC；此时，第二同步信号Stop_SYNC与第二时钟信号CLK_stop的时间间隔为Δ2，第二异步信号Stop_ASYNC与第二脉冲信号Stop0的时间间隔也为Δ2，可以理解，第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC之间的时间时间间隔等于第二时钟信号CLK_stop和第二脉冲信号Stop0之间的时间间隔，即第二余量时间t_stop；第二同步器311利用第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC，提取第二余量时间t_stop。

在一种具体的实施方式中，第二同步器311包括第二同步信号获取电路3111和第二内部延时电路3112；第二同步信号获取电路3111用于接收第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM，获取第二同步信号Stop_SYNC；第二内部延时电路3112用于接收第二脉冲信号Stop0，对第二脉冲信号Stop0进行延时处理，输出第二异步信号Stop_ASYNC；其中，第二内部延时电路3112的延时量可通过预先测试进行调节，比如通过给第二同步器311输入已知相位关系的脉冲信号和多相时钟信号，得到第二同步器311获取同步信号产生的延时Δ2，根据测试所得结果，调节第二内部延时电路3112的延时量。

如图10所示，第二时间量化单元320包括第二延时器321以及第二相位插值器322，第二延时器321用于接收第二异步信号Stop_ASYNC，对第二异步信号Stop_ASYNC进行延时处理，生成第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2；第四路异步信号Stop_ASYNC2和第三路异步信号Stop_ASYNC1的时间间隔等于多相时钟信号CLK1、CLK2…CLKM中相邻两相时钟信号的时间间隔Δt_clk；第二相位插值器322接收第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2，对第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2进行相位内插处理，在第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2至少内插一相信号，生成第二多相脉冲信号Stop1、Stop2…StopN₂，其中，第二多相脉冲信号Stop1、Stop2…StopN₂中相邻两相脉冲信号的时间间隔Δt_start=T/(M*(N₂-1))。

如图10所示，在一种示例性的方案中，第二延时器321包括第四延时单元3211和第五延时单元3212；第四延时单元3211包括输入端和输出端；第四延时单元3211的输入端用于接收第二异步信号Stop_ASYNC，对第二异步信号Stop_ASYNC进行延时处理，生成第三路异步信号Stop_ASYNC1；第四延时单元3211的输出端与第二相位插值器322的第一输入端相连，用于输出第三路异步信号Stop_ASYNC1给第二相位插值器322；第五延时单元3212包括输入端和输出端；第五延时单元3212的输入端用于接收第二异步信号Stop_ASYNC，对第二异步信号Stop_ASYNC进行延时处理，生成第四路异步信号Stop_ASYNC2；第五延时单元3212的输出端与第二相位插值器322的第二输入端相连，用于输出第四路异步信号Stop_ASYNC2给第二相位插值器322；第五延时单元3212的延时量Δt_d5大于第四延时单元3211的延时量Δt_d4，且Δt_d5-Δt_d4=Δt_clk

进一步地，在本实施例中，第四延时单元3211的延时量Δt_d4和第一延时单元2211的延时量Δt_d1满足：Δt_d4=Δt_d1；第五延时单元3212的延时量Δt_d5和第二延时单元2212的延时量Δt_d2满足：Δt_d5=Δt_d2。

在其他示例性的方案中，第五延时单元3212的延时量Δt_d5和第四延时单元3211的延时量的延时量Δt_d4还可以为其他数值，只需满足Δt_d5-Δt_d4=Δt_clk即可，以通过第二时间量化单元320将多相时钟信号CLK1、CLK2…CLKM中相邻两相时钟信号的时间间隔Δt_clk划分为更小的第二时间单元Δt_stop，利用第二时间单元Δt_stop对第二余量时间t_stop进行测量，进一步提高时间数字转换器10的时间分辨率。

如图11所示，在一种示例性的方案中，第二相位插值器322为三相内插器，包括三个相位内插器PI(Phase interpolator)，用于在第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2之间内插三相信号，将时间分辨率提高4倍；举例来说，当多相时钟信号CLK1、CLK2…CLKM中相邻两相时钟信号的时间间隔Δt_clk=T/20时，即第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2的时间间隔为T/20时，经过三相内插得到的第二多相脉冲信号Stop1、Stop2、Stop3、Stop4、Stop5中相邻两相脉冲信号的时间间隔等于Δt_stop=(T/20)/4=T/80。

在其他示例性的方案中，第二相位插值器322可为内插更多相数的相位插值器，比如16相内插器，以通过第二相位插值器322将时间间隔Δt_clk划分为更小的第二时间单元Δt_stop，利用更小的第二时间单元Δt_stop对第二余量时间t_stop进行测量，提高时间数字转换器10的时间分辨率。

如图12所示，在一种示例性的方案中，第二指示信号输出单元330包括第六延时单元331和第二相位状态统计单元332；第六延时单元331包括输入端和输出端，输入端用于接收第二同步信号Stop_SYNC，对第二同步信号Stop_SYNC进行延时处理后，生成第二延时同步信号Stop_SYNC1，其中，第六延时单元331的延时量Δt_d6等于第四延时单元3211的延时量Δt_d4，以使第二延时同步信号Stop_SYNC1和第二同步信号Stop_SYNC的时间间隔等于第三路异步信号Stop_ASYNC1和第二异步信号Stop_ASYNC的时间间隔，进而使得第二延时同步信号Stop_SYNC1与第二多相脉冲信号Stop1、Stop2…StopN₂中的第一相脉冲信号Stop1（即第三路异步信号Stop_ASYNC1）的时间间隔等于第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC的时间间隔，即第二余量时间Δt_stop；第二相位状态统计单元332根据第二多相脉冲信号Stop1、Stop2…StopN₂和第二延时同步信号Stop_SYNC1，生成第二余量时间指示信号SOUT_stop；具体地，第二相位状态统计单元332通过第二多相脉冲信号Stop1、Stop2…StopN₂对第二延时同步信号Stop_SYNC1进行采样，并将第一相脉冲信号Stop1和采样到第二延时同步信号Stop_SYNC1的一相脉冲信号之间的相位编码值差值ΔStop_num作为第二余量时间指示信号SOUT_stop输出。

在一种示例性的方案中，第二多相脉冲信号Stop1、Stop2…StopN₂采样到第二延时同步信号Stop_SYNC1由低电平翻转到高电平时的一相脉冲信号为采样到第二延时同步信号Stop_SYNC1的一相脉冲信号。

具体地，第二多相脉冲信号Stop1、Stop2…StopN₂中的每一相脉冲信号具有一一对应的相位状态编码值Stop_num1、Stop_num2…Stop_numN₂，比如说，第一相脉冲信号Stop1的相位状态编码值为1、第二相脉冲信号Stop2的相位状态编码值为2，第N₂相脉冲信号StopN₂的相位状态编码值为N₂；第二相位状态统计单元332通过第一相脉冲信号Stop1和采样到第二延时同步信号Stop_SYNC1的一相脉冲信号之间的相位编码值差值ΔStop_num，利用公式二：第二余量时间t_stop=Δt_ stop*ΔStop_num=(T*ΔStop_num)/(M*(N₂-1))，即可指示第一余量时间t_stop。

在一种示例性的方案中，第二多相脉冲信号Stop1、Stop2…StopN₂的相数N₂与第一多相脉冲信号Start1、Start2…StartN₂的相数N₂相等；即第一相位插值器222和第二相位插值器322的内插相数一致，优选地，第一相位插值器222和第二相位插值器322采用结构相同的内插器，便于装配和维护，而且简化了设计。

如图13所示，在一种示例性的方案中，整量时间指示模块100包括计数器110和相位状态统计单元120；计数器110用于接收第一脉冲信号Start0、第二脉冲信号Stop0和参考时钟信号CLK0，根据第一脉冲信号Start0、第二脉冲信号Stop0和参考时钟信号CLK0，生成计数值count；其中，计数值count用于计数第一脉冲信号Start0和第二脉冲信号Stop0之间的时间间隔内参考时钟信号CLK0的周期数；相位状态统计单元120用于接收第一脉冲信号Start0、第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM，根据第一脉冲信号Start0、第二脉冲信号Stop0和多相时钟信号CLK1、CLK2…CLKM，生成第一相位状态编码值Start_num和第二相位状态编码值Stop_num；其中，多相时钟信号CLK1、CLK2…CLKM在一个时钟周期T内的M个时间单元Δt_clk分别对应M种相位状态，每一种相位状态均具有一一对应的相位状态编码值，其中，每一种相位状态的持续时间等于时间单元Δt_clk =T/M；第一相位状态编码值Start_num为第一脉冲信号Start0在M种相位状态中对应的相位状态编码值，可用于指示第一脉冲信号Start0在一个周期T内所处的时间段；第二相位状态编码值Stop_num作为第二脉冲信号Stop0在M种相位状态中对应的相位状态编码值，可用于指示第二脉冲信号Stop0在一个周期T内所处的时间段；整量时间指示模块100根据计数器110获取的计数值count，以及相位状态统计单元120获取的第一相位状态编码值Start_num和第二相位状态编码值Stop_num，利用公式四：整量时间t_clk=T*count+Δt_clk*(Stop_num-Start_num)，或，公式五：整量时间t_clk=T*count+Δt_clk*[(Stop_num-Start_num)+M]，可用于指示整量时间t_clk。

具体地，当第二脉冲信号Stop0对应的第二相位状态编码值Stop_num大于或等于第一脉冲信号Start0对应的第一相位状态编码值Start_num时，整量时间t_clk=T*count+Δt_clk*(Stop_num-Start_num)；当第一脉冲信号Start0和第二脉冲信号Stop0位于不同周期T内，且第二脉冲信号Stop0对应的第二相位状态编码值Stop_num小于第一脉冲信号Start0对应的第一相位状态编码值Start_num时，整量时间t_clk=T*count+Δt_clk*[(Stop_num-Start_num)+M]

在本实施例中，第二相位状态编码值Stop_num和第一相位状态编码值Start_num的差值可用于指示第一脉冲信号Start0和第二脉冲信号Stop0在不满足周期T的整数倍的时间段内，时间单元Δt_clk的数量，即可对第一脉冲信号Start0和第二脉冲信号Stop0除去周期T的整数倍时间段后剩下的时间进行粗测量。

在本实施例中，数字信号处理模块400用于接收计数值count、第一相位状态编码值Start_num和第二相位状态编码值Stop_num，根据计数值count、第一相位状态编码值Start_num和第二相位状态编码值Stop_num，利用公式四：t_clk=T*count+Δt_clk*(Stop_num-Start_num)，或，公式五：t_clk =T*count+Δt_clk*[(Stop_num-Start_num)+M]，获取整量时间t_clk，具体采用公式四还是公式五，根据上述内容可知，取决于第二脉冲信号Stop0对应的第二相位状态编码值Stop_num与第一脉冲信号Start0对应的第一相位状态编码值Start_num之间的数值关系；具体地，当第二脉冲信号Stop0对应的第二相位状态编码值Stop_num大于或等于第一脉冲信号Start0对应的第一相位状态编码值Start_num时，数字信号处理模块400通过公式四：整量时间t_clk=T*count+Δt_clk*(Stop_

num-Start_num)，获取整量时间t_clk；当第一脉冲信号Start0和第二脉冲信号Stop0位于不同周期T内，且第二脉冲信号Stop0对应的第二相位状态编码值Stop_num小于第一脉冲信号Start0对应的第一相位状态编码值Start_num时，数字信号处理模块400通过公式五：整量时间t_clk=T*count+Δt_clk*[(Stop_num

-Start_num)+M]，获取整量时间t_clk；此时，整量时间指示信号SOUT_start包括计数值count、第一相位状态编码值Start_num和第二相位状态编码值Stop_num。

数字信号处理模块400用于接收第一相位状态编码值差值ΔStart_num，根据第一相位状态编码值差值ΔStart_num，结合公式二：第一余量时间t_start=(T*ΔStart_num)/(M*(N₁-1))，获取第一余量时间t_start；此时，第一余量时间指示信号SOUT_start为第一相位状态编码值差值ΔStart_num；数字信号处理模块400用于接收第二相位状态编码值差值ΔStop_num，根据第二相位状态编码值差值ΔStop_num，结合公式三：第二余量时间t_stop=(T*ΔStop_num)/(M*(N₂-1))，获取第二余量时间t_stop=(T*ΔStop_num)/(M*(N₂-1))；此时，第二余量时间指示信号SOUT_stop为第二相位状态编码值差值ΔStop_num。

数字信号处理模块400还用于根据上述整量时间t_clk、第一余量时间t_start和第二余量时间t_stop，结合公式一：t=t_clk+t_start-t_stop，获取第一脉冲信号Start0和第二脉冲信号Stop0之间的时间间隔t=t_clk+t_start-t_stop。

举例来说，参考时钟信号CLK的一个时钟周期T被多相时钟信号CLK1、CLK2…CLKM划分为20个时间单元Δt_clk，且第一多相脉冲信号Start1、Start2…StartN₁将时间单元t_clk划分为四个第一时间单元Δt_start，第二多相脉冲信号Stop1、Stop2…StopN₂将时间单元t_clk划分为四个第二时间单元Δt_stop时；当第一脉冲信号Start0和第二脉冲信号Stop0之间间隔一个时钟周期T，即计数值count为1，且第一脉冲信号Start0对应的第一相位状态编码值Start_num是3，第二脉冲信号Stop0对应的第二相位状态编码值Stop_num是13；第一多相脉冲信号Start1、Start2…StartN₁中第4相脉冲信号Start4检测到第一延时同步信号Start_SYNC1发生电平翻转，即第一相位状态编码差值ΔStart_num=3；第二多相脉冲信号Stop1、Stop2…StopN₂中第二相脉冲信号Stop2检测到第二延时同步信号Stop_SYNC1发生电平翻转，即第二相位状态编码差值ΔStop_num=1；数字信号处理模块400根据计数值count、第一相位状态编码值Start_num和第二相位状态编码值Stop_num获取的整量时间t_clk=1*T+(13-3)*T/20=1.5T；数字信号处理模块400根据第一相位状态编码差值ΔStart_num获取的第一余量时间t_start =3*((T/20)/4)=(3/80)T；数字信号处理模块400根据第二相位状态编码差值ΔStop_num获取的第二余量时间t_stop =1*((T/20)/4)=(1/80)T；数字信号处理模块400根据整量时间t_clk、第一余量时间t_start和第二余量时间t_stop，获取的第一脉冲信号Start0和第二脉冲信号Stop0之间的时间间隔t=t_clk+t_start-t_stop=1.5T+(3/80)T-(1/80)T=1.525T。

如图14所示，在一种示例性的方案中，时间数字转换器10还包括多相时钟信号生成模块500和延时控制模块600；多相时钟信号生成模块500用于接收参考时钟信号CLK0，根据参考时钟信号CLK0，生成多相时钟信号CLK1、CLK2…CLKM；延时控制模块600用于控制第一延时单元2211对第一异步信号Start_ASYNC进行延时处理的延时量，控制第二延时单元2212对第一异步信号Start_ASYNC进行延时处理的延时量，控制第三延时单元231对第一同步信号Start_SYNC进行延时处理的延时量；延时控制模块600还用于控制第四延时单元3211对第二异步信号Stop_ASYNC进行延时处理的延时量，控制第五延时单元3212对第二异步信号Stop_ASYNC进行延时处理的延时量，控制第六延时单元331对第二同步信号Stop_SYNC进行延时处理的延时量。

如图14，15所示，在一种示例性的方案中，延时控制模块600包括第一环形延迟模块610和第二环形延迟模块620；第一环形延迟模块610包括第一环形延迟链611和第一延时自适应调节单元612，第一环形延迟链611包括串联连接的m个第七延时单元6111；第一环形延迟链611的输入端用于接收参考时钟信号CLK0，输出端与第一延时自适应调节单元612的输入端相连，用于对参考时钟信号CLK0进行多次延时，每一个第七延时单元的延时量均等于T/m，m为第一环形延迟链611中第七延时单元6111的数量，m为大于等于3的正整数；第一延时自适应调节单元612包括第一鉴相器PD1和第一电荷泵CP1，第一鉴相器PD1包括两个输入端和两个输出端，第一电荷泵CP1包括两个输入端和输出端；第一鉴相器PD1的两个输入端分别与第一环形延迟链611的输入端和输出端相连，接收参考时钟信号CLK0以及参考时钟信号CLK0经过m次延时后的时钟信号；第一鉴相器PD1的两个输出端分别与第一电荷泵CP1的两个输入端一一对应相连；第一电荷泵CP1的输出端分别与多个第七延时单元6111的延时控制端相连，用于控制每一个第七延时单元6111的延时量均等于T/m；第一电荷泵CP1的输出端还与第一延时单元2211和第三延时单元231的延时控制端相连，用于控制第一延时单元2211和第三延时单元231的延时量均为T/m；第一电荷泵CP1的输出端还与第四延时单元3211和第六延时单元331的延时控制端相连，用于控制第四延时单元3211和第六延时单元331的延时量均为T/m。

具体地，第一电荷泵CP1的输出端输出第一延时控制电压vtr11给第七延时单元6111、第一延时单元2211、第三延时单元231、第四延时单元3211和第六延时单元331，控制第七延时单元6111、第一延时单元2211、第三延时单元231、第四延时单元3211和第六延时单元331的延时量。

如图15所示，第二环形延迟模块620包括第二环形延迟链621和第二延时自适应调节单元622，第二环形延迟链621包括串联连接的n个第八延时单元6211；第二环形延迟链621的输入端用于接收参考时钟信号CLK0，输出端与第二延时自适应调节单元622的输入端相连，用于对参考时钟信号CLK0进行多次延时，每一个第八延时单元6211的延时量均等于T/n，n为第二环形延迟链621中第八延时单元6211的数量，n为大于等于2的正整数，且n<m；第二延时自适应调节单元622包括第二鉴相器PD2和第二电荷泵CP2，第二鉴相器PD2包括两个输入端和两个输出端，第二电荷泵CP2包括两个输入端和输出端；第二鉴相器PD2的两个输入端分别与第二环形延迟链621的输入端和输出端相连，两个输出端分别与第二电荷泵CP2的两个输入端一一对应相连；第二电荷泵CP2的输出端分别与多个第八延时单元6211的延时控制端相连，用于控制每一个第八延时单元6211的延时量均等于T/n；第二电荷泵CP2的输出端还用于与第二延时单元2212的延时控制端相连，用于控制第二延时单元2212的延时量均为T/n；第二电荷泵CP2的输出端还用于与第五延时单元3212的延时控制端相连，用于控制第五延时单元3212的延时量均为T/n。

具体地，第二电荷泵CP2的输出端输出第二延时控制电压vtr12给第八延时单元6211、第二延时单元2212以及第五延时单元3212，控制第八延时单元6211、第二延时单元2212以及第五延时单元3212的延时量。

在本实施例中，第一环形延迟链611控制的第一延时单元2211和第三延时单元231的延时量T/m与第二环形延迟链621控制的第二延时单元2212的延时量T/n满足：(T/n)-(T/m)=Δt_clk，以使第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2的时间间隔等于多相时钟信号CLK1、CLK2…CLKM中相邻两相脉冲信号的时间间隔Δt_clk，由第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2经过相位内插处理，得到的第一多相脉冲信号第一多相脉冲信号Start1、Start2…StartN₁用于将时间间隔Δt_clk划分为更小的第一时间单元Δt_start，提高了时间数字转换器10的时间分辨率；同理可得，第一环形延迟链611控制的第四延时单元3211和第六延时单元331的延时量T/m与第二环形延迟链621控制的第五延时单元3212的延时量 T/n满足：(T/n)-(T/m)=Δt_clk，以使第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2的时间间隔等于多相时钟信号CLK1、CLK2…CLKM中相邻两相脉冲信号的时间间隔Δt_clk，由第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2经过相位内插处理，得到的第二多相脉冲信号Stop1、Stop2…StopN₂用于将时间间隔Δt_clk划分为更小的第二时间单元Δt_stop，提高了时间数字转换器10的时间分辨率。

在本实施例中，第一环形延迟链611控制第一延时单元2211和第三延时单元231的延时量相等，以使第一延时同步信号Start_SYNC1和第一路异步信号Start_ASYNC1之间的时间间隔等于第一同步信号Start_SYNC和第一异步信号Start_ASYNC的时间间隔，即第一余量时间t_start；第一相位状态统计单元232通过获取第一延时同步信号Start_SYNC1和第一路异步信号Start_ASYNC1（即第一多相脉冲信号Start1、Start2…StartN₁中的第一相脉冲信号Start1）之间的相位状态，即可生成第一相位状态编码值差值Δstart_num；第一环形延迟链611控制第四延时单元3211和第六延时单元331的延时量相等，以使第二延时同步信号Stop_SYNC1和第三路异步信号Stop_ASYNC1之间的时间间隔等于第二同步信号Stop_SYNC和第二异步信号Stop_ASYNC的时间间隔，即第二余量时间t_stop；第二相位状态统计单元332通过获取第二延时同步信号Stop_SYNC1和第三路异步信号Stop_ASYNC1（即第二多相脉冲信号Stop1、Stop2…StopN₂中的第一相脉冲信号Stop1）之间的相位状态，即可生成第二相位状态编码值差值Δstop_num。

如图15所示，在一种示例性的方案中，多相时钟生成模块500包括第一环形延迟链611和m个第三相位插值器510，m个第三相位插值器510与第一环形延迟链611中的m个第七延时单元6111一一对应；第一环形延迟链611中的m个第七延时单元6111分别对接收的参考时钟信号CLK0进行一次延时、两次延时…m次延时后，生成第一初始多相时钟信号CLK01、CLK02…CLK0m，其中，相邻两相时钟信号之间的时间间隔等于T/m；每一个第三相位插值器510接收一一对应的第七延时单元6111两端的两相时钟信号，对接收的两相时钟信号进行相位插值处理，并由m个第三相位插值器510输出的多组时钟信号组成多相时钟信号CLK1、CLK2…CLKM；其中，第三相位插值器510的内插相数p满足：Δt_clk =(T/m)/(p+1)=(T/n)-(T/m)，可得p =(2n-m)/(m-n)。

作为一种具体的实施方式，m=n+1；此时，Δt_clk=T/(n*(n+1))；p=n-1。

在一种示例性的方案中，第一环形延迟链611包括串联连接的五个第七延时单元6111，即m=5，每一个第七延时单元6111的延时量均等于T/5，第一延时单元2211、第三延时单元2321和第四延时单元3211、第六延时单元331的延时量均等于T/5；第二环形延迟链621包括串联连接的四个第七延时单元6111，即n=4，每一个第八延时单元6211的延时量均等于T/4，第二延时单元2212和第五延时单元3212的延时量也为T/5；第三相位插值器510的内插相数p=3；此时，多相时钟生成模块500生成二十相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、CLK13、CLK14、CLK15、CLK16、CLK17、CLK18、CLK19、CLK20，相邻两相时钟信号的时间间隔Δt_clk=T/20；第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2的时间间隔=T/4-T/5=T/20=Δt_clk；第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2的时间间隔=T/4-T/5=T/20=Δt_clk。

具体地，五个第七延时单元6111分别对参考时钟信号CLK0进行一次延时、两次延时、三次延时、四次延时和五次延时，生成第一初始多相时钟信号CLK01、CLK02、CLK03、CLK04、CLK05，其中，相邻两相时钟信号之间的时间间隔等于T/5；第五相初始时钟信号CLK05与参考时钟信号CLK0同频同相；多相时钟生成模块500包括五个第三相位内插器510；第三相位内插器510均为三相内插器，用于在接收的两相时钟信号之间内插三个相位；其中，第一个第三相位内插器510用于接收参考时钟信号CLK0和第一相时钟信号CLK01，在参考时钟信号CLK0和第一相时钟信号CLK01之间内插三个相位后，输出第一组多相时钟信号CLK1（参考时钟信号CLK0）、CLK2、CLK3、CLK4、CLK5（第一相时钟信号CLK01）；第二个第三相位内插器510用于接收第一相时钟信号CLK01和第二相时钟信号CLK02，在第一相时钟信号CLK01和第二相时钟信号CLK02之间内插三个相位后，输出第二组多相时钟信号CLK5（第一相时钟信号CLK01）、CLK6、CLK7、CLK8、CLK9（第二相时钟信号CLK02）；第三个第三相位内插器510用于接收第二相时钟信号CLK02和第三相时钟信号CLK03，在第二相时钟信号CLK02和第三相时钟信号CLK03之间内插三个相位后，输出第三组多相时钟信号CLK9（第二相时钟信号CLK02）、CLK10、CLK11、CLK12、CLK13（第三相时钟信号CLK03）；第四个第三相位内插器510用于接收第三相时钟信号CLK03和第四相时钟信号CLK04，在第三相时钟信号CLK03和第四相时钟信号CLK04之间内插三个相位后，输出第四组多相时钟信号CLK13（第三相时钟信号CLK03）、CLK14、CLK15、CLK16、CLK17（第四相时钟信号CLK04）；第五个第三相位内插器510用于接收第四相时钟信号CLK04和第五相时钟信号CLK05，在第四相时钟信号CLK04和第五相时钟信号CLK05之间内插三个相位后，输出第五组多相时钟信号CLK17（第四相时钟信号CLK05）、CLK18、CLK19、CLK20、CLK05；第一组多相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5，第二组多相时钟信号CLK5、CLK6、CLK7、CLK8、CLK9，第三组多相时钟信号CLK9、CLK10、CLK11、CLK12、CLK13，第四组多相时钟信号CLK13、CLK14、CLK15、CLK16、CLK17以及第五组多相时钟信号CLK17、CLK18、CLK19、CLK20、CLK05组成多相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、CLK13、CLK14、CLK15、CLK16、CLK17、CLK18、CLK19、CLK20；多相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、CLK13、CLK14、CLK15、CLK16、CLK17、CLK18、CLK19、CLK20将参考时钟信号CLK0的一个时钟周期T划分为20个时间单元Δt_clk=T/20。

如图16所示，在另一种示例性的方案中，多相时钟生成模块500包括第二环形延迟链621和n个第四相位插值器520，n个第四相位插值器520与第二环形延迟链611中的n个第八延时单元6211一一对应；第一环形延迟链611中的n个第八延时单元6211分别对接收的参考时钟信号CLK0进行一次延时、两次延时…n次延时后，生成第二初始多相时钟信号CLK01、CLK02…CLK0n，其中，相邻两相时钟信号之间的时间间隔等于T/n；每一个第四相位插值器520接收一一对应的第八延时单元6211两端的两相时钟信号，对接收的两相时钟信号进行相位插值处理，并由n个第四相位插值器520输出多组时钟信号组成多相时钟信号CLK1、CLK2…CLKM；其中，第四相位插值器520的内插相数q满足：Δt_clk =(T/n)/(q+1)=(T/n)-(T/m)，可得q=n/(m-n)。

作为一种具体的实施方式，m=n+1；此时，Δt_clk=T/(n*(n+1))；q=n。

在一种示例性的方案中，第一环形延迟链611包括串联连接的五个第七延时单元6111，即m=5，每一个第七延时单元6111的延时量均等于T/5，第一延时单元2211、第三延时单元2321和第四延时单元3211、第六延时单元331的延时量均等于T/5；第二环形延迟链621包括串联连接的四个第七延时单元6111，即n=4，每一个第八延时单元6211的延时量均等于T/4，第二延时单元2212和第五延时单元3212的延时量也为T/5；第四相位插值器520的内插相数q=4；此时，多相时钟生成模块500生成二十相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、CLK13、CLK14、CLK15、CLK16、CLK17、CLK18、CLK19、CLK20，相邻两相时钟信号的时间间隔Δt_clk=T/20；第一路异步信号Start_ASYNC1和第二路异步信号Start_ASYNC2的时间间隔=T/4-T/5=T/20=Δt_clk；第三路异步信号Stop_ASYNC1和第四路异步信号Stop_ASYNC2的时间间隔=T/4-T/5=T/20=Δt_clk。

具体地，四个第八延时单元6211分别对参考时钟信号CLK0进行一次延时、两次延时、三次延时和四次延时，生成第二初始多相时钟信号CLK001、CLK002、CLK003、CLK004（与参考时钟信号CLK0同频同相），其中，相邻两相时钟信号之间的时间间隔等于T/4；多相时钟生成模块500包括四个第四相位内插器520；第四相位内插器520均为四相内插器，用于在接收的两相时钟信号之间内插四个相位；其中，第一个第四相位内插器520用于接收参考时钟信号CLK0和第一相时钟信号CLK001，在参考时钟信号CLK0和第一相时钟信号CLK001之间内插四个相位后，输出第一组多相时钟信号CLK1（参考时钟信号CLK0）、CLK2、CLK3、CLK4、CLK5、CLK6（第一相时钟信号CLK001）；第二个第四相位内插器520用于接收第一相时钟信号CLK001和第二相时钟信号CLK002，在第一相时钟信号CLK001和第二相时钟信号CLK002之间内插四个相位后，输出第二组多相时钟信号CLK6（第一相时钟信号CLK001）、CLK7、CLK8、CLK9、CLK10、CLK11（第二相时钟信号CLK002）；第三个第二相时钟信号CLK12用于接收第二相时钟信号CLK12和第三相时钟信号CLK13，在第二相时钟信号CLK12和第三相时钟信号CLK13之间内插四个相位后，输出第三组多相时钟信号CLK11（第二相时钟信号CLK002）、CLK12、CLK13、CLK14、CLK15、CLK16（第三相时钟信号CLK003）；第四个第四相位内插器520用于接收第三相时钟信号CLK13和第四相时钟信号CLK14，在第三相时钟信号CLK13和第四相时钟信号CLK14之间内插四个相位后，输出第四组多相时钟信号CLK16（第三相时钟信号CLK003）、CLK17、CLK18、CLK19、CLK004；第一组多相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6，第二组多相时钟信号CLK6、CLK7、CLK8、CLK9、CLK10、CLK11，第三组多相时钟信号CLK11、CLK12、CLK13、CLK14、CLK15、CLK16，第四组多相时钟信号CLK16、CLK17、CLK18、CLK19、CLK20、CLK004组成多相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、CLK13、CLK14、CLK15、CLK16、CLK17、CLK18、CLK19、CLK20；多相时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、CLK13、CLK14、CLK15、CLK16、CLK17、CLK18、CLK19、CLK20将参考时钟信号CLK0的一个时钟周期T划分为20个时间单元Δt_clk=T/20。

本申请实施例还提供一种电子设备，该电子设备包括上述时间数字转换器10和安装件。安装件用于将时间数字转换器10安装于电子设备上。

在一种示例性的方案中，上述电子设备为激光雷达，其中，是以发射激光光束来探测目标物体的位置、速度等特征量的雷达系统。激光雷达还包括激光发射装置和激光接收装置；激光发射装置在发射电信号的驱动下向探测区域射出发射光信号；再由激光接收装置接收从目标物体反射的反射光信号，并将反射光信号转换为反射电信号；电子设备可通过时间数字转换器10获取发射电信号（第一脉冲信号start）和接收电信号（第二脉冲信号stop）之间的时间间隔，即可获取探测目标物体的位置。

在另一种示例性的方案中，电子设备还可以为手机、电脑等任意的具有测距功能的设备，本申请实施例对此并不作出限定。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种时间数字转换器，其特征在于，包括：

第一余量时间指示模块，包括第一时间提取单元、第一时间量化单元和第一指示信号输出单元；第一时间提取单元用于接收第一脉冲信号和多相时钟信号，根据所述第一脉冲信号和所述多相时钟信号生成第一同步信号和第一异步信号，所述第一同步信号和所述第一异步信号之间的时间间隔等于第一余量时间；所述第一时间量化单元用于接收所述第一异步信号，根据所述第一异步信号生成第一多相脉冲信号，所述第一多相脉冲信号中相邻两相脉冲信号的时间间隔小于所述多相时钟信号中相邻两相时钟信号的时间间隔；所述第一指示信号输出单元用于接收所述第一同步信号和所述第一多相脉冲信号，生成第一余量时间指示信号；所述第一余量时间指示信号用于指示所述第一余量时间；

和/或，第二余量时间指示模块，包括第二时间提取单元、第二时间量化单元和第二指示信号输出单元；第二时间提取单元用于接收第二脉冲信号和多相时钟信号，根据所述第二脉冲信号和所述多相时钟信号生成第二同步信号和第二异步信号，所述第二同步信号和所述第二异步信号之间的时间间隔等于第二余量时间；所述第二时间量化单元用于接收所述第二异步信号，根据所述第二异步信号生成第二多相脉冲信号，所述第二多相脉冲信号中相邻两相脉冲信号的时间间隔小于所述多相时钟信号中相邻两相时钟信号的时间间隔；所述第二指示信号输出单元用于接收所述第二同步信号和所述第二多相脉冲信号，生成第二余量时间指示信号；所述第二余量时间指示信号用于指示所述第二余量时间。

2.如权利要求1所述的时间数字转换器，其特征在于，所述第一时间量化单元包括：

第一延时器，用于对所述第一异步信号进行延时处理，包括输入端和输出端；所述第一延时器的输入端用于接收所述第一异步信号，输出端用于输出第一路异步信号和第二路异步信号；所述第二路异步信号和所述第一路异步信号的时间间隔等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

第一相位插值器，用于对所述第一路异步信号和所述第二路异步信号进行相位插值处理，包括输入端和输出端；所述第一相位插值器的输入端用于接收所述第一路异步信号和所述第二路异步信号，输出端用于输出所述第一多相脉冲信号。

3.如权利要求2所述的时间数字转换器，其特征在于，所述第一延时器包括：

第一延时单元，用于对所述第一异步信号进行延时处理，包括输入端和输出端；所述第一延时单元的输入端用于接收所述第一异步信号，输出端用于输出所述第一路异步信号；

第二延时单元，与所述第一延时单元并联连接，用于对所述第一异步信号进行延时处理，包括输入端和输出端；所述第二延时单元的输入端用于接收所述第一异步信号，输出端用于输出所述第二路异步信号；所述第二延时单元和所述第一延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

所述第一指示信号输出单元包括第三延时单元，用于对所述第一同步信号进行延时处理；所述第三延时单元包括输入端和输出端，输入端用于接收所述第一同步信号，输出端用于输出第一延时同步信号；所述第三延时单元的延时量等于所述第一延时单元的延时量；所述第一指示信号输出单元通过所述第一多相脉冲信号对所述第一延时同步信号进行采样，生成所述第一余量时间指示信号。

4.如权利要求3所述的时间数字转换器，其特征在于，还包括延时控制模块；所述延时控制模块包括：

第一环形延迟链，包括串联连接的多个第七延时单元，用于接收参考时钟信号，对所述参考时钟信号进行多次延时；所述第七延时单元、所述第一延时单元和所述第三延时单元均包括延时控制端；所述第七延时单元的延时控制端与所述第一延时单元的延时控制端以及所述第三延时单元的延时控制端相连，以使所述第一延时单元和所述第三延时单元的延时量相等，且均等于所述第一路异步信号和所述第一异步信号的时间间隔；

第二环形延迟链，包括串联连接的多个第八延时单元，用于接收所述参考时钟信号，对所述参考时钟信号进行多次延时；所述第八延时单元和所述第二延时单元均包括延时控制端；所述第八延时单元的延时控制端与所述第二延时单元的延时控制端相连，用于控制所述第二延时单元的延时量，以使所述第二延时单元和所述第一延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔。

5.如权利要求1所述的时间数字转换器，其特征在于，所述第二时间量化单元包括：

第二延时器，用于对所述第二异步信号进行延时处理，包括输入端和输出端；所述第二延时器的输入端用于接收所述第二异步信号，输出端用于输出第三路异步信号和第四路异步信号；所述第四路异步信号和所述第三路异步信号的时间间隔等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

第二相位插值器，用于对所述第三路异步信号和所述第四路异步信号进行相位插值处理，包括输入端和输出端；所述第二相位插值器的输入端用于接收所述第三路异步信号和所述第四路异步信号，输出端用于输出所述第二多相脉冲信号。

6.如权利要求5所述的时间数字转换器，其特征在于，所述第二延时器包括：

第四延时单元，用于对所述第二异步信号进行延时处理，包括输入端和输出端；所述第四延时单元的输入端用于接收所述第二异步信号，输出端用于输出所述第三路异步信号；

第五延时单元，与所述第四延时单元并联连接，用于对所述第二异步信号进行延时处理，包括输入端和输出端；所述第五延时单元的输入端用于接收所述第二异步信号，输出端用于输出所述第四路异步信号；所述第五延时单元和所述第四延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔；

所述第二指示信号输出单元包括第六延时单元，用于对所述第二同步信号进行延时处理；所述第六延时单元包括输入端和输出端，输入端用于接收所述第二同步信号，输出端用于输出第二延时同步信号；所述第六延时单元的延时量等于所述第四延时单元的延时量；所述第二指示信号输出单元通过所述第二多相脉冲信号对所述第二延时同步信号进行采样，生成所述第二余量时间指示信号。

7.如权利要求6所述的时间数字转换器，其特征在于，还包括延时控制模块；所述延时控制模块包括：

第一环形延迟链，包括串联连接的多个第七延时单元，用于接收参考时钟信号，对所述参考时钟信号进行多次延时；所述第七延时单元、所述第四延时单元和所述第六延时单元均包括延时控制端；所述第七延时单元的延时控制端与所述第四延时单元的延时控制端以及所述第六延时单元的延时控制端相连，以使所述第四延时单元和所述第六延时单元的延时量相等，且均等于所述第三路异步信号和所述第二异步信号的时间间隔；

第二环形延迟链，包括串联连接的多个第八延时单元，用于接收所述参考时钟信号，对所述参考时钟信号进行多次延时；所述第八延时单元和所述第五延时单元均包括延时控制端；所述第八延时单元的延时控制端与所述第五延时单元的延时控制端相连，用于控制所述第五延时单元的延时量，以使所述第五延时单元和所述第四延时单元的延时量差值等于所述多相时钟信号中相邻两相时钟信号的时间间隔。

8.如权利要求1所述的时间数字转换器，其特征在于，还包括多相时钟生成模块；所述多相时钟生成模块包括：

第一环形延迟链，包括串联连接的多个第七延时单元，用于接收参考时钟信号，生成第一初始多相时钟信号；

多个第三相位插值器，与所述多个第七延时单元一一对应；每一所述第三相位插值器接收一个所述第七延时单元对应的两相时钟信号，对所述两相时钟信号进行相位插值处理，并由所述多个第三相位插值器输出所述多相时钟信号；

或，所述多相时钟生成模块包括：

第二环形延迟链，包括串联连接的多个第八延时单元，用于接收参考时钟信号，生成第二初始多相时钟信号；

多个第四相位插值器，与所述多个第八延时单元一一对应；每一所述第四相位插值器接收一个所述第八延时单元对应的两相时钟信号，对所述两相时钟信号进行相位插值处理，并由所述多个第四相位插值器输出所述多相时钟信号。

9.如权利要求1所述的时间数字转换器，其特征在于，还包括：

整量时间指示模块，用于接收参考时钟信号、所述多相时钟信号、所述第一脉冲信号和所述第二脉冲信号，根据所述参考时钟信号、所述多相时钟信号、所述第一脉冲信号和所述第二脉冲信号生成整量时间指示信号；所述整量时间指示信号用于指示整量时间；

数字信号处理模块，用于接收所述整量时间指示信号、第一余量时间指示信号和/或第二余量时间指示信号，获取所述第一脉冲信号和所述第二脉冲信号之间的时间间隔。

10.一种电子设备，其特征在于，包括权利要求1-9任一项所述的时间数字转换器。

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