CN114256358A - 具有双功能布线的集成结构和包括这种结构的组件 - Google Patents

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CN114256358A CN202111118199.4A CN202111118199A CN114256358A CN 114256358 A CN114256358 A CN 114256358A CN 202111118199 A CN202111118199 A CN 202111118199A CN 114256358 A CN114256358 A CN 114256358A
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superconductor
layer
conductor
wiring
integrated structure
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坎迪斯·托马斯
让·查尔邦尼尔
珀西瓦尔·库兰
莫德·维内
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Abstract

本发明的涉及旨在连接多个半导体器件(DS)的集成结构(SI)，集成结构包括衬底(SB)、第一面(SIS1)和第二面(SIS2)，第一面(SIS1)旨在接收半导体器件(DS)，集成结构(SI)在第一表面(SIS1)处包括至少一个布线层(1NR)，一个布线层或多个布线层(1NR)包括由非超导体的导体材料制成的至少一个第一导体布线轨道(PC)；和由超导体材料制成的至少一个第一超导体布线轨道(PS)。该集成结构允许芯片的良好热化，同时仍确保芯片之间的芯片良好的热绝缘。

Description

具有双功能布线的集成结构和包括这种结构的组件
技术领域
本发明的技术领域是在量子计算框架内的微米和纳米系统及它们的组件的领域。
本发明涉及一种旨在接收控制芯片和功能芯片的集成结构，特别地一种包括双功能布线：热布线和电气布线的集成结构。
背景技术
对于与量子计算相关的应用，微米或纳米系统通常地在非常低的温度下运行(大约几开尔文(K)甚至几毫开尔文(mK))，由于稀释低温恒温器而获得了非常低的温度。组成这些系统的元件或它们的封装的热管理与在环境温度，即大约300K下完成的完全不同。实际上，声子在热传导中的贡献在T3处衰减，其中T是所考虑的温度，在这些非常低的温度下的热化主要是通过电子热导率来完成的。通常地，现有技术的集成结构没有利用这种特殊性来对组件的各种元件进行热绝缘。
例如，在文献US2019/0273197A1中，组件的各种芯片通过导体轨道连接在一起，使得各种芯片之间存在热耦合。当一个或多个芯片对热敏感时，这种热耦合尤其成问题。另一个例子在文献WO2018/052399A1中给出，其中通过超导体连接凸块可以进行芯片和集成结构之间的连接。尽管这种配置有效地使热绝缘它们之间的芯片成为可能，但是芯片也与低温恒温器绝缘，这不允许低温恒温器的良好热化。
此外，在上述两个示例中，通过凸块完成芯片的连接。然而，使用凸块限制了集成密度，制造技术强加了很难减小的凸块尺寸和凸块间距离。
因此，需要集成结构，其允许芯片的良好热化，同时仍确保芯片之间的芯片良好的热绝缘。还需要一种组装方法，该方法可以从这种绝缘的优点中获益，同时仍然克服与使用凸块相关的集成限制。最后，需要可以利用这种集成结构的芯片。
发明内容
本发明通过提出具有双功能布线的集成结构来提供对上述问题的解决方案：提供热和电功能的某些布线轨道(导体布线轨道)和仅提供电功能的某些轨道(超导体布线轨道)。术语“热功能”是指允许热化或保证待热化对象的目标低温温度的维持。术语“电功能”是指在集成结构的各个元件之间传输电信号。
为此，本发明的第一方面涉及旨在连接多个半导体器件的集成结构，该集成结构包括衬底、第一面和第二面，第一面旨在接收半导体器件，集成结构在第一面处包括至少一个布线层，一个或多个布线层包括：
-导体材料的至少一个第一导体布线轨道；和
-由超导体材料制成的至少一个第一超导体布线轨道。
术语“一个或多个布线层包括”是指当存在单个布线层时，它包括至少一个第一导体布线轨道和至少一个第一超导体布线轨道；但是当存在几个布线层时，第一导体布线轨道可以在第一布线层上，而第一超导体布线轨道可以在第二布线层上。
由于本发明，可以实施具有双功能布线的多芯片组件。这种双功能布线可以在连接到集成结构的各种芯片之间定位热绝缘，芯片之间的通信能够经由超导体布线轨道完成，并且热化能够经由导体布线轨道完成，例如，产生每个芯片上的单独热笼，以使它们彼此热绝缘。
除了前面段落中刚刚提到的特征之外，根据本发明的第一方面的集成结构可以具有以下单独地或根据任何技术上允许的一个或多个附加特征。
有利地，集成结构包括多个布线层，多个布线层的布线层通过相同类型的层间过孔连接在相同类型的布线轨道之间。换言之，导体布线轨道将通过层间导体过孔连接，并且超导体布线轨道将通过层间超导体过孔连接。
有利地，第一布线层仅包括一个或多个超导体布线轨道。
有利地，集成结构包括多个导体通孔，使得能够从集成结构的第二面连接位于集成结构的第一面上的导体布线轨道。
本发明的第二方面涉及包括根据本发明第一方面的集成结构和至少一个半导体器件的组件，该半导体器件包括正面和背面，该背面包括至少一个导体布线轨道和超导体布线轨道，该组件还包括将集成结构的导体布线轨道连接到半导体器件的导体布线轨道的第一连接装置，以及将集成结构的超导体布线轨道连接到半导体器件的超导体布线轨道的第二连接装置。
除了前面段落中刚刚提到的特征之外，根据本发明的第二方面的组件可以具有以下单独地或根据任何技术上允许的组合的一个或多个附加特征。
有利地，第一连接装置是导体凸块，并且第二连接装置是超导体凸块。
有利地，替代地，第一连接装置是由导体材料制成的焊盘，而第二连接装置是由超导体材料制成的焊盘。
有利地，替代地，第一连接装置是焊盘，每个焊盘包括：
-第一层导体材料；
-第二层超导体材料；和
-第三层导体材料；
并且，第二连接装置是由超导体材料制成的焊盘。
在这两个替代实施例中，凸块因此被焊盘代替。因此，其中使用直接导体-导体和超导体-超导体结合(在第一替代实施例中)或直接超导体-超导体结合(在第二替代实施例中)的这两个实施例使得可以考虑具有互连之间的间距小于微米的高密度集成图案。这一优势使得可以特别地考虑硅自旋量子位的大规模集成，例如，与超导体量子位的每量子位100μm2相比，这些器件的典型表面并不大，每量子位的典型表面为100nm2。对于这两个替代实施例，术语“导体/超导体材料”在此可以指多个相同材料的层，其在结合之后，仅形成该材料的一个单层。
本发明的第三方面涉及在根据本发明第一方面的集成结构和半导体器件之间的组装方法，该集成结构在其第一面上包括多个第一导体连接焊盘和多个第一超导体连接焊盘，半导体器件包括正面和背面，背面包括以能够面对多个第一导体连接焊盘的方式配置的多个第二导体连接焊盘，以及以能够面对多个第一超导体连接焊盘被放置的多个第二超导体连接焊盘，所述连接焊盘形成在介电材料层中，所述方法包括，在集成结构的第一面和半导体器件的背面实施：
-对存在于集成结构的第一面上和半导体器件的背面上的介电材料层的表面进行化学机械抛光的步骤；
-使集成结构的第一面与半导体器件的背面接触的步骤，使集成结构的连接焊盘与半导体器件的连接焊盘对应；
-退火或热压的步骤，以将连接焊盘粘合在一起。
其中使用直接结合(超导体-超导体和导体-导体)的这种组装方法使得可以考虑具有互连之间的间距小于或等于微米的高密度集成图案。这一优势使得可以特别考虑硅自旋量子位的大规模集成，例如，与超导体量子位的每量子位100μm2相比，这些器件的典型表面并不大，每量子位的典型表面为100nm2。
在一个实施例中，该方法包括，在化学机械抛光的步骤之前：
-选择性蚀刻连接焊盘的步骤，例如通过化学机械抛光，从而相对于其中形成连接焊盘的介电材料层的表面形成凹槽；
-沉积超导体材料层的步骤，例如经由PVD，实心板沉积，沉积层的厚度包括在50nm和100nm之间。
在该实施例中，在退火或热压步骤期间，连接焊盘经由在超导体材料层的沉积步骤期间沉积的超导体材料层粘合在一起。这种超导体材料层便于化学机械抛光的步骤，所有连接焊盘上都存在相同的材料。
本发明的第四方面涉及功能芯片，该功能芯片包括：
-衬底，其包括第一面和第二面，衬底的第二面形成功能芯片的正面；
-衬底的第一面上的第一氧化物层；
-第一氧化物层上的第二氧化物层；
-在与第一氧化物层接触的第二氧化层的表面上形成第一布线层；
-第二氧化层上的第三氧化层，其中插入至少一个半导体元件；
-由与第二氧化物层相对的第三氧化物层的表面形成的背面，该背面包括多个超导体布线轨道，该多个超导体布线轨道至少部分地被一个或多个导体布线轨道围绕，半导体元件经由超导体过孔连接到超导体布线轨道，并且背面的导体布线轨道经由导体过孔连接到布线层。
因此，位于正面和背面上的导体轨道以及导体通孔形成围绕半导体元件的热笼。
有利地，半导体器件是量子位。
有利地，量子位是硅自旋量子位。
有利地，正面的布线轨道和背面的布线轨道以这样的方式设置，即，正面的布线轨道在背面的投影不与背面的布线轨道相交。
有利地，正面的布线轨道具有包括在50nm和500μm之间的宽度和/或间距。
有利地，背面的布线轨道具有包括在50nm和10μm之间的宽度和/或间距。
有利地，不管所考虑的布线层，每个导体布线轨道之间的最小距离包括在5μm和10μm之间。
有利地，导体轨道和半导体元件之间的距离大于或等于100μm。
有利地，面对第二布线层的导体轨道的第一布线层的导体轨道的表面的百分比小于或等于第一布线层的总表面的10％。
本发明的第五方面涉及从起始结构制造根据本发明第四方面的功能芯片的方法，该起始结构包括衬底，例如硅衬底，被称为第三氧化物层的氧化物层，在第三氧化物层中形成半导体元件和其上放置第三氧化层的第二氧化物层，该方法包括：
-在被称为背面的第一面上形成布线轨道的步骤，超导体布线轨道经由已经存在于起始结构中的超导体过孔，电接触半导体元件；
-在背面上沉积氧化物层，以获得良好的平面度的步骤；
-将背面粘合在硅手柄上的步骤，接着翻转由此形成的单元；
-薄化衬底的步骤；
-产生导体过孔的步骤，该导体过孔连接位于背面上的导体布线轨道；
-在第二面(称为正面)处产生导体轨道的步骤，以形成第一导体布线层；
-在第二面上沉积氧化物层，称为第一氧化物层，以获得良好的平面度；
-在硅手柄上粘合第二面的步骤；
-移除第一手柄的步骤。
有利地，薄化衬底的步骤包括：
-研磨步骤，当研磨机距离第二氧化物层约1微米时停止所述研磨步骤；
-湿蚀刻的子步骤，以去除衬底的剩余部分，并清除与第一面相对的第二面处的第二氧化物层。
本发明的第六方面涉及一种包括印刷电路和根据本发明第二方面的组件的系统，该组件经由所述组件的集成结构连接到印刷电路，该组件包括功能芯片形式的至少一个第一半导体器件和控制芯片形式的第二半导体器件，控制芯片通过超导体布线轨道，经由集成结构连接到功能芯片。
有利地，功能芯片是根据本发明第四方面的功能芯片。
当阅读以下描述和检查附图时，将更好地理解本发明及其不同的应用。
附图说明
附图是出于提供信息的目的而呈现的，决不限制本发明。
图1示出了根据本发明的第一集成结构。
图2示出了根据本发明的第二集成结构。
图3(图3A-C)示出了在集成结构的衬底中将来的导体通孔的产生。
图4(图4A-C)示出了埋入式布线轨道的产生。
图5(图5A-C)示出了层间导体过孔的产生。
图6(图6A-C)示出了在集成结构的第一表面上导体布线轨道的产生。
图7(图7A-C)示出了在集成结构的第一表面上产生超导体布线轨道。
图8(图8A-E)示出了在集成结构的背面上产生导体布线轨道。
图9示出了根据本发明的集成结构，包括正面上的两个布线层和背面上的一个布线层。
图10(图10A-C)示出了集成结构和印刷电路之间可能的不同连接模式。
图11示出了根据本发明的集成结构与半导体器件之间的第一连接模式。
图12(图12A-C)示出了在根据本发明的集成结构的第一表面上超导体结合焊盘的产生。
图13示出了根据本发明的集成结构与半导体器件之间的第二连接模式。
图14(图14A-B)示出了包括通过热笼保护的量子位的半导体器件。
图15(图15A-H)示出了制造根据本发明的功能芯片的各个步骤。
图16示出了根据本发明的集成结构上的几个半导体器件的第一连接配置。
图17示出了根据本发明的集成结构上的几个半导体器件的第二连接配置。
图18示出了根据本发明的集成结构上的几个半导体器件的第三连接配置。
图19示出了第四连接配置，其中集成结构被配置为作为控制芯片操作。
图20示出了根据本发明的组件的实施例。
图21示出了稀释低温恒温器的冷却(或热化)回路的示意图，其中旨在安装根据本发明的集成结构。
具体实施方式
在说明书的其余部分，如果材料具有大于或等于4K的临界温度，则材料将被视为超导体。例如，超导体材料可以选自铌(Nb)、氮化铌(NbN))、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、钒(V)、铌氧化铝(Nb3Al)、锡-铌合金(Nb3Sn)、钛铌(NbTi)或有钒和硅基(V3Si)的钛铌(NbTi)。优选地，超导体材料与化学机械抛光方法兼容，其特别地包括铌、氮化铌、氮化钛或氮化钽。
集成结构SI
图1和图2中所示的本发明的第一方面涉及旨在连接到半导体器件DS或多个半导体器件DS的集成结构SI。集成结构SI包括衬底SB、第一面SIS1和第二面SIS2，第一面SIS1旨在接收半导体器件DS，集成结构SI包括，在第一面SIS1处，优选地布置在介电材料层DE中的第一布线层1NR，第一布线层1NR包括导体材料的至少一个第一导体布线轨道PC和由超导体材料制成的至少一个第一超导体布线轨道PS。此外，每个布线轨道PS、PC，无论是导体还是超导体，可以还包括一个或多个连接区ZCC、ZCS。例如，连接凸块可以随后沉积在这些连接区域ZCC、ZCS上。
在一个实施例中，衬底SB由硅或环氧树脂制成。在一个实施例中，第一面SIS1和第二面SIS2具有包括在1mm2和1,600mm 2之间的表面，优选地为正方形。在一个实施例中，衬底SB的厚度包括在50μm和1,000μm之间。
如图2所示，集成结构SI可以具有几个布线层1NR、2NR。在该图2中，存在第二布线层2NR，并且包括第二导体布线轨道PC2，其通过层间导体过孔VIC，连接到第一导体布线轨道PC，以及第二超导体布线轨道PS2，其通过层间超导体过孔VIS，连接到第一超导体布线轨道PS。更通常地，不同布线层的导体布线轨道通过层间导体过孔VIC连接在一起，而不同布线层的超导体布线轨道优选地通过层间超导体过孔VIS连接在一起。当然可以存在附加布线层，每个布线层能够包括一个或多个导体布线轨道PC和/或一个或多个超导体布线轨道PS。因此，布线层可以包括一个或多个两种类型(导体PC和超导体PS)或单一类型(导体PC和超导体PS)的布线轨道。还可以选择配置，其中每个布线层仅包括一种类型的布线轨道，导体布线轨道PC则在超导体布线轨道PS的不同布线层上。在任何情况下，位于集成结构SI的第一表面SIS1处的第一布线层1NR将一直包括至少一个超导体布线轨道PS，优选地多个超导体布线轨道PS。
换言之，根据本发明的集成结构SI包括在集成结构SI的第一表面处的一个或多个导体布线轨道PC和/或一个或多个超导体布线轨道PS。为了从集成结构SI的第二表面SIS2连接这些布线轨道，后者还可以包括多个导体通孔VT，后者穿过衬底SB，以将集成结构SI的第二表面SIS2连接到集成结构SI的导体轨道PC或到集成结构SI的最低布线层(即，最接近衬底SB)的导体轨道PC。最后，当存在几个布线层时，集成结构SI包括连接两个连续布线层的一个或多个层间导体和/或超导体过孔VI。
为了示例的目的，现在将给出能够获得这些不同元件的制造方法的示例。当然，也可以考虑其他方法。
导体通孔VT的制造
在图3A-C所示的实施例中，从包括正面SBA(其将对应于集成结构的第一面SISl)和背面SBR(其将对应于集成结构SI的第二面SIS2)的衬底SB(图3A中所示)实施导体过孔VT的产生，并且包括：
-光刻步骤，以在衬底SB的正面SBA上限定对应于待要被产生的过孔的部分的区域；
-蚀刻在前面的光刻步骤期间所限定的区域的步骤，以在衬底SB的一部分厚度上，例如在100μm的深度上形成孔；
-在衬底SB的正面SBA上沉积介电材料DE层的步骤(如图3B所示)；
-例如，经由物理气相沉积(PVD)，在衬底SB的正面SBA上沉积例如，钛层的粘附层的步骤；
-例如，经由PVD，在衬底SB的正面SBA上沉积阻挡层例如，氮化钛层的步骤；
-例如，经由PVD，在衬底SB的正面SBA上沉积例如，铜的金属子层的步骤；
-例如通过电解，用金属例如，铜填充孔，以获得导体通孔VT的步骤；
-在衬底的正面SBA处，化学机械抛光(CMP)介电材料DE层，即，直到完全去除衬底SB的正面SBA处的粘附层、阻挡层和铜层的步骤。
最终结果如图3C所示。当然，在沉积介电材料DE层、粘附层、阻挡层和子层期间，金属不仅沉积在正面SBA处，而且沉积在蚀刻步骤期间所形成的孔的壁上。在一个实施例中，在光刻步骤期间限定的孔具有包括在2μm和90μm之间的直径。需要注意的是相对于彼此实施的阻挡层和粘附层沉积的顺序可以根据所使用的集成方法而变化。
埋入布线轨道的制造
在一个实施例中，集成结构SI包括至少两个布线层1NR、2NR和埋入导体PC和/或超导体PS布线轨道，例如使用本领域技术人员公知的镶嵌(Damascene)方法来实施。更特别地，从在上文描述的导体通孔VT的制造结束时获得的结构开始，进行图4A-C中所示的埋入导体PC2或超导体PS2布线轨道的方法(左侧部分示出了导体布线轨道PC2情况，并且右侧部分示出了超导体布线轨道PS2的情况)，包括：
-在衬底SB的正面SBA上已经存在的介电材料层上，沉积第二层介电材料DE的步骤(如图中4A所示-在导体通孔VT的制造期间沉积已经存在的介电材料层)；
-光刻步骤，以限定一个或多个区域，其中一个或多个导体PC2或超导体PS2的布线轨道将在第二层介电材料DE中形成；
-在第二层介电材料DE的整个厚度上蚀刻在光刻步骤期间限定的区域的步骤(如图4B所示)；
-沉积粘附层(例如，用于导体布线轨道的钛或用于超导体布线轨道的钽)的步骤，该层的厚度小于第二层介电材料DE的厚度；
-沉积阻挡层的步骤(例如，当粘附层由钛制成时为氮化钛，或者优选地，当粘附层由钽制成时，为氮化钽)，该层的厚度使得粘附层和阻挡层的总厚度小于第二层介电材料DE的厚度；
-当实施的布线轨道是导体布线轨道PC2时，沉积具有厚度的金属(例如铜)子层的步骤，使得粘附层、阻挡层和金属子层的总厚度小于第二层介电材料DE的厚度；
-沉积导体材料(例如，通过电解沉积的铜)层或超导体材料(例如铌)层的步骤，沉积层的厚度使得粘附层、阻挡层、金属子层和导体材料或超导体材料层的总厚度大于第二层介电材料DE的厚度；
-对第二层介电材料DE进行化学机械抛光的步骤，以将沉积材料仅保留在蚀刻部分中(图4C中所示)。
在一个实施例中，当布线轨道是超导体轨道时，阻挡层和/或粘附层的厚度包括在1nm和50nm之间，并且当布线轨道是导体布线轨道时，阻挡层和/或粘附层的厚度限制为几纳米(即，小于10nm)，使得阻挡层和/或粘附层的材料通过与沉积在上面的导体布线轨道PC2的邻近效应而变成导体(并且不再是超导体)。需要注意的是，相对于彼此实施的阻挡层和粘附层沉积的顺序可以根据所使用的集成方法而变化。
在一个实施例中，埋入布线轨道的宽度包括在0.2μm和500μm之间。在一个实施例中，布线轨道的厚度包括在50nm和5μm之间。优选地，布线轨道占据集成结构SI的第一表面SIS1的1％至50％。
如上文描述的方法中所示，导体布线轨道PC2可以特别地由铜或钨制成。这些材料具有与化学机械抛光方法兼容的优点。更通常地，任何导体或超导体材料都可用于形成导体PC2或超导体PS2布线轨道。
当超导体或导体材料与化学机械抛光方法不兼容时，可以使用替代的制造方法来实施超导体或导体布线轨道。例如，可以在介电材料DE层上实施超导体或导体材料层的实心板沉积，然后实施光刻以限定布线轨道，然后进行超导体或导体材料层的局部蚀刻，并且最后实施树脂的剥离。
在刚刚描述的步骤结束时，获得一个或多个导体PC2或超导体PS2布线轨道，然后将在制造层间导体过孔VIC、VIS期间将其埋入，现在将对其进行描述。
层间导体过孔VI的制造
如已经提到的，当集成结构SI包括多个布线层1NR、2NR时，后者使用层间导体过孔VIC或超导体VIS过孔连接在一起。在图5A-C所示的实施例中(左侧部分显示了层间导体过孔VIC的情况，右侧部分显示了层间超导体过孔VIS的情况)，使用包括以下内容的方法，实施层间导体过孔VIC或超导体过孔VIS：
-在衬底SB的正面SBA上已经存在的第二层介电材料上沉积第三层介电材料DE的步骤(图5A-在埋入导体布线轨道PC2的制造期间，沉积已经存在的第二层介电材料DE)；
-光刻步骤，以限定一个或多个区域，其中将在第三层介电材料DE中形成层间过孔VI；
-在第三层介电材料DE的整个厚度上蚀刻在光刻步骤期间限定的区域的步骤(图5B)；
-例如，经由物理气相沉积(PVD)，沉积金属层(例如，用于导体过孔的钨或用于超导体过孔的钽)，该金属层的厚度大于第三层介电材料DE的厚度；
-对第三层介电材料实施化学机械抛光的步骤，即，直到完全去除第三层介电材料DE表面处的金属层(图5C)。
在这些步骤结束时，获得多个导体过孔VIC和可选地，层间超导体VIS过孔VI，从而可以将两个连续的布线层连接在一起。不同布线层的导体轨道PC只能通过层间导体过孔VIC连接在一起。不同布线层的超导体轨道PS通过导体过孔VIC或优选地，通过超导体过孔VIS连接在一起。
在集成结构SI的表面上制造导体和超导体布线轨道
一旦实施了埋入布线轨道PC2、PS2，仍然需要实施将在集成结构SI的第一表面SISl处的布线轨道。那么存在两种可能性：采用其中表面上的布线轨道专门地是超导体PS的配置，或者采用其中表面上的布线轨道包括导体布线轨道PC和超导体布线轨道PS的配置。
当表面上的布线轨道专门地是超导体PS时，在表面上实施布线轨道的方法包括：
-在衬底SB的正面SBA上已经存在的第三层介电材料DE上沉积第四层介电材料DE的步骤(在层间导体过孔VI的制造期间沉积已经存在的第三层介电材料)；
-光刻步骤，以限定一个或多个区域，其中将在第四层介电材料DE中形成一个或多个超导体布线轨道PS；
-在第四层介电材料DE的整个厚度上蚀刻在光刻步骤期间限定的区域的步骤；
-例如，经由PVD沉积厚度小于第四层介电材料DE的厚度的粘附层(优选地，由钽制成)的步骤；
-例如，经由PVD沉积具有厚度的阻挡层(优选地，由氮化钽制成)的步骤，使得粘附层和阻挡层的总厚度小于第四层介电材料DE的厚度；
-例如，经由PVD沉积具有厚度的超导体材料层的步骤，使得粘附层、阻挡层和超导体材料层的总厚度大于第四层介电材料DE的厚度；
-对第四层介电材料DE的表面进行化学机械抛光的步骤，即，直到完全去除第四层介电材料的表面处的粘附层、阻挡层和超导体材料层。
值得注意的是，相对于彼此实施的阻挡层沉积和粘附层沉积的顺序可以根据所使用的集成方法而变化。
在替代实施例中，当布线轨道包括导体布线轨道PC和超导体布线轨道PS时，用于在图6A-C(导体布线轨道的产生)和图7A-C(超导体布线轨道的产生)中所示的表面上实施布线轨道的方法包括实施导体布线轨道PC的第一阶段(图6A-C)，其包括：
-在衬底SB的正面SBA上已经存在的第三层介电材料上沉积第四层介电材料的步骤(图6A-在层间导体过孔VIC和/或超导体过孔VIS的制造期间沉积已经存在的第三层介电材料)；
-光刻步骤，以限定一个或多个区域，其中一个或多个导体布线轨道PC将形成在第四层介电材料中；
-在第四层介电材料的整个厚度上蚀刻在光刻步骤期间限定的区域的步骤(图6B)；
-例如，经由PVD沉积厚度小于第四层介电材料厚度的粘附层(优选地，由钛制成)的步骤；
-例如，经由PVD沉积具有厚度的阻挡层(优选地，由氮化钛制成)的步骤，使得粘附层和阻挡层的总厚度小于第四层介电材料的厚度；
-例如，经由PVD沉积具有厚度的金属(例如，铜)子层的步骤，使得粘附层、阻挡层和金属子层的总厚度小于第四层介电材料层的厚度；
-例如，通过电解，在蚀刻区域中沉积具有厚度的金属层的步骤，使得粘附层、阻挡层、金属子层和金属层的总厚度大于第四层介电材料的厚度；
-对第四层介电材料进行化学机械抛光的步骤，即，直到完全去除第四层介电材料的表面处的粘附层、阻挡层、金属子层和金属层。
值得注意的是，相对于彼此实施的阻挡层沉积和粘附层沉积的顺序可以根据所使用的集成方法而变化。
它还包括用于实施超导体布线轨道PS的第二阶段(图7A-C)，其包括：
-在第四层介电材料上沉积例如，由SiN制成的阻挡层CA的步骤(图7A)；
-光刻步骤，以限定一个或多个区域，其中将在第四层介电材料DE中形成一个或多个超导体布线轨道PS；
-在阻挡层和第四层介电材料DE的整个厚度上蚀刻在光刻步骤期间限定的区域的步骤(图7B)；
-例如，经由PVD沉积粘附层(优选地，由钽制成的)的步骤，该粘附层的厚度小于第四层介电材料DE的厚度；
-例如，经由PVD沉积具有厚度的阻挡层(优选地，由氮化钽制成)的步骤，使得粘附层和阻挡层的总厚度小于第四层介电材料DE的厚度；
-例如，经由PVD沉积具有厚度的超导体材料层的步骤，使得粘附层、阻挡层和超导体材料层的总厚度大于第四层介电材料的厚度；
-对阻挡层进行CMP的步骤，然后在第二步中，对第四层介电材料DE进行CMP，即，直到完全去除第四层介电材料表面处的阻挡层、粘附层和超导体材料层(图7C)。
值得注意的是，相对于彼此实施的阻挡层沉积和粘附层沉积的顺序可以根据所使用的集成方法而变化。
在一个实施例中，当布线轨道是超导体轨道时，阻挡层和/或粘附层的厚度包括在1nm和50nm之间，并且当布线轨道是导体布线轨道时，阻挡层和/或粘附层的厚度限制为几纳米(即，小于10nm)，使得阻挡层和/或粘附层的材料通过与沉积在上面的导体布线轨道PC的邻近效应而变成导体(并且不再是超导体)。
在一个实施例中，布线轨道的宽度包括在0.2μm和500μm之间。在一个实施例中，布线轨道的厚度包括在50nm和5μm之间。优选地，布线轨道占据集成结构SI的第一表面SIS1的1％至50％。请注意，超导体布线轨道PS、PS2(埋入或不埋入)从不连接到导体布线轨道PC或连接到导体通孔VT。
导体通孔VT的最终确定
为了使衬底SB的正面SBA处的导体布线轨道PC、PC2可以从衬底SB的背面SBR被连接，适合使得从背面SBR可达到导体通孔VT。为此，在图8A-E中所示出的实施例中，集成结构SI的实施还包括：
-薄化衬底SB的背面的步骤，使得导体过孔VT的底部与衬底SB的背面SBR间隔的距离小于或等于10μm；
-选择性干蚀刻衬底SB，使得暴露导体通孔VT的步骤(图8A)；
-沉积介电材料DE层，使得涂覆导体通孔VT的暴露部分的步骤；
-化学机械抛光步骤，使得导体通孔VT与衬底SB的背面SBR齐平(图8B)；
-例如，经由PVD沉积厚度小于介电材料DE层厚度的粘附层(优选地，由钛制成)的步骤；
-例如，经由PVD沉积厚度小于介电材料层厚度的金属(例如铜)子层的步骤；
-光刻步骤，以限定一个或多个区域，其中将在衬底SB的背面SBR处形成一个或多个导体布线轨道PC；
-在光刻步骤期间限定的区域中沉积金属(例如铜)层的步骤；
-剥离光刻步骤期间使用的树脂的步骤；
-蚀刻步骤，以去除在光刻步骤期间限定的区域之外存在的粘附层和金属子层(图8C)；
-在衬底SB的背面SBR上铺展钝化层PA(例如，由聚酰亚胺或树脂制成)的步骤(图8D)；
-光刻步骤，使得限定钝化层PA中的开口区域或连接区域，从而可以连接布线轨道(图8E)。
在一个实施例中，可以实施连接区域ZC的金属化，以便特别地保护连接区域ZC免于氧化。例如，这种金属化可以包括三层不同的金属，例如钛、镍和金。可以通过沉积不同的金属层，然后对金属化区域进行光刻，然后蚀刻这些区域外的金属层，最后去除光刻期间使用的树脂，来实施这种金属化。
在一个实施例中，薄化步骤以这样的方式实施，即，留下包括在50μm和300μm之间的衬底SB的厚度。在一个实施例中，导体通孔VT的密度包括在集成结构SI的表面的0.05％和4％之间。优选地，旨在接收半导体器件DS的集成结构SI的转移区(即，包括导体ZCC和超导体ZCS连接区域的区域)中的导体通孔VT的密度大于该集成结构SI的其他区域中的密度，并且至少等于1％，使得有利于集成结构的第一面SIS1和第二面SIS2之间的热交换。
在这些步骤结束时获得的集成结构SI示出在图9中。后者允许确保两种不同功能的布线：连接到集成结构SI的不同元件(半导体器件、插入层等)之间的电气布线和热布线。实际上，电气功能由一个或多个超导体布线轨道PS提供，该超导体布线轨道PS通过集成结构SI的一个或多个布线层耦合被连接到集成结构的各种元件。在这些布线轨道PS中提供电子传输的库柏(Cooper)对不导热，因此可以在它们之间热绝缘这些元件。热功能由一个或多个导体布线轨道PC提供，使得允许连接到集成结构SI的各种元件的单独热化。
这种“双功能”布线(电气或热)特别有利于硅自旋量子位的大规模封装。实际上，操作和读取量子位所需的高密度栅极由专用CryoCMOS类型的芯片控制，并安装在要控制的量子位附近，例如，在相同的插入层或相同的集成结构上SI。在量子位芯片和CryoCMOS之间使用超导体布线可以优化电信号，同时仍然抑制由这些轨道引起的焦耳效应，至少在结构中提供热源，并通过在它们之间热绝缘这些芯片。
集成结构SI与印刷电路之间的连接
根据本发明的集成结构SI旨在安装在稀释低温恒温器中。为此，集成结构SI通常固定在印刷电路CI上，低温恒温器的混合箱在大约10mK，印刷电路固定在其上以确保后者的冷却，并因此确保集成结构SI的冷却。
集成结构SI到印刷电路的第一连接模式在图10A中示出。在该图中，集成结构SI在其第二表面SIS2处被固定到印刷电路C1，位于其第一表面SIS1上的导体布线轨道然后经由连接线CF，例如使用一个或多个微焊被连接。因此，仅集成结构SI的第一表面SIS1用于电气连接和热连接的目的，第二表面SIS2仅用于与印刷电路CI的机械连接。特别地，在该配置中，通过导体连接实施热化，所述导体连接经由位于第一表面SIS1上的一个或多个导体布线轨道PC将集成结构SI连接到印刷电路CI，并因此间接连接到混合盒子。此外，连接在集成结构SI的第一表面SIS1处完成，通孔VT的存在不是必需的。
图10B中示出了集成结构SI到印刷电路CI的第二连接模式。在该实施例中，集成结构SI经由导体凸块BI在其第二表面SIS2处连接到印刷电路CI。然后，通过集成结构SI的第二表面SIS2(以及因此印刷电路CI)与第一表面SIS1处最靠近衬底SB的布线层之间的导体通孔VT，确保电气耦合和热耦合。
在一个实施例中，使用下面的方法，在集成结构SI的第二面SIS2的连接区ZC上产生凸块，该方法包括：
-在钝化层PA上沉积粘附层(例如，钛层)的步骤(回想一下，钝化层经由光刻被开口，以限定连接区ZC)；
-光刻步骤，使得限定其中将形成导体凸块的区域；
-例如，通过电解沉积第一金属(例如铜)层的步骤；
-沉积第二金属(例如镍)层的步骤；
-沉积第三金属层(例如锡-银合金或锡-银-铜合金)的步骤；
-蚀刻粘附层和第一、第二和第三金属层至钝化层PA表面的步骤；
-热退火的步骤，使得形成导体凸块BI。
在一个实施例中，导体凸块BI的直径包括在10μm和500μm之间(该直径由其上形成凸块的连接区域ZC的直径限定)，并且导体凸块的厚度是包括在5μm和500μm之间，每个凸块之间的最小间距等于20μm。
在图10C所示的实施例中，集成结构SI到印刷电路CI的固定是经由机械支撑件SM完成的。支撑件包括多个导体通孔VI2，使得可以在机械支撑件SM的每个表面之间进行连接。机械支撑件SM经由诸如上文所述的导体凸块BI2固定到印刷电路C1。以与前述实施例中描述的方式相同的方式，集成结构SI经由导体凸块BI固定到机械支撑件SM。在集成结构SI所包括的衬底SB薄化的情况下，机械支撑件SM可以确保集成结构SI的机械坚固性。此外，该机械支撑件SM可以构成“球栅阵列”或“接点栅格阵列(Landgrid array)”类型的封装结构的基本砖。在这里的这种情况下，机械支撑件SM通过与导体通孔VI2相关联的一个或多个导体布线层，可以允许连接的扩展。这些封装结构特别地具有方便和加速具有大量连接的设备的测量的优点。
集成结构与半导体器件之间的连接
根据本发明的集成结构SI旨在接收一个或多个半导体器件DS。通常地，如图11、图12和图13所示，旨在连接到根据本发明的集成结构SI的半导体器件DS包括正面FA和背面FR。它通常在其背面FR处包括两种连接类型：一个或多个导体连接CC以及一个或多个超导体连接CS。这些连接CC、CS旨在连接到位于集成结构SI的第一表面SIS1上的相同类型的布线轨道PC、PS的连接区ZCC、ZCS。
如现在将描述的，可以通过几种方式实施这种连接。在示出根据本发明的集成结构SI与一个或多个半导体器件DS的连接的附图中，为了避免附图的不必要的复杂性，集成结构SI的表示已被简化，以便仅允许出现在其第一表面SIS1处的导体PC和超导体PS布线轨道的连接区ZCS、ZCC。
通过导体和超导体凸块
在图11示出的第一实施例中，一个或多个半导体器件DS通过导体凸块CBI和超导体凸块SBI连接到集成结构SI。更特别地，在集成结构SI的第一表面SIS1处，在布线轨道PC、PS上方，以与位于凸块下方的布线轨道相同类型的材料实施互连凸块CBI、SBI(位于导体布线轨道PC上方的互连凸块CBI将是导体凸块CBI；同样，位于超导体布线轨道PS上方的互连凸块SBI将是超导体凸块SBI)。在图11中，如已经提到的，半导体器件DS包括正面FA和背面FR。多个连接CC、CS位于其背面FR上，一些是导体连接CC，并且其他一些是超导体连接CS。半导体器件DS的每个超导体连接CS通过由超导体材料制成的凸块SBI连接到位于集成结构SI的第一表面SIS1上的超导体连接区ZCS。以相同的方式，半导体器件DS的每个导体连接CC通过导体材料的凸块CBI连接到位于集成结构SI的第一表面SIS1上的导体连接区ZCC。
为了便于实施制造方法并避免在具有实质形态的表面上进行光刻的步骤，优选地，在组件的不同表面上实施不同类型的凸块。例如，在半导体器件DS的背面FR上实施导体凸块CBI，而在集成结构SI的第一表面SIS1上实施超导体凸块SBI(或反之亦然)。
首先，优选地，在集成结构SI的第一表面SISl处形成凸块下的导体金属化，其旨在提供与位于半导体器件DS背面上的导体凸块的连接，该半导体器件DS旨在被连接到集成结构SI，也形成凸块下的超导体金属化，超导体凸块SBI将在其上形成。
为此，在集成结构SI的第一表面SISl处，凸块下的导体金属化和凸块下的超导体金属化的产生包括：
-(例如在介电材料中)沉积钝化层的步骤；
-光刻步骤，使得限定一个或多个区域，其中将在钝化层中形成凸块下的超导体金属化和凸块下的导体金属化；
-在钝化层的整个厚度上蚀刻在光刻步骤期间限定的区域的步骤；
-例如，经由PVD沉积厚度小于钝化层的厚度的超导体金属(例如，由氮化钛或氮化钽制成)层的步骤；
-光刻步骤，使得限定一个或多个区域，其中将在钝化层中形成凸块下的超导体金属化；
-蚀刻在前面光刻步骤期间限定的区域之外的超导体金属层的步骤；
-例如，经由PVD沉积(例如，由钛制成)粘附层的步骤；
-例如，经由PVD沉积具有厚度的导体金属子层(例如，由铜制成)的步骤，使得粘附层和金属子层的总厚度小于钝化层的厚度；
-光刻步骤，使得限定一个或多个区域，其中凸块下的导体金属化将在钝化层中形成；
-例如通过电解，在光刻步骤期间限定的区域中沉积导体金属堆栈的步骤，该导体金属可以包括铜、镍并且优选地以金结束；
-蚀刻粘附层和导体金属亚层的步骤。
一旦在集成结构SI的第一面SIS1上实施凸块下的导体和超导体金属化，就适合在上文定义的凸块下的超导体金属化区域处形成超导体凸块SBI。为此，在一个实施例中，超导体凸块SBI的制造包括：
-光刻步骤，使得限定将在其中形成超导体凸块SBI的一个或多个区域，该超导体凸块SBI形成在上文获得的凸块下的超导体金属化之上；
-例如，经由蒸发，沉积超导体材料(例如铟)层的步骤；
-剥离(lifting-off)的步骤，使得获得多个超导体材料晶片；
-热退火的步骤，使得形成多个超导体凸块SBI。
在这些步骤结束时，在集成结构SI的第一面SIS1上形成超导体凸块SBI(如图11所示)。
在一个实施例中，超导体凸块的直径包括在5μm和500μm之间，优选地在10μm和50μm之间，每个凸块之间的最小间距为10μm。
以与在集成结构SI上所做方式的相同的方式，凸块下的导体金属化、凸块下的超导体金属化和导体凸块将形成在旨在连接到集成结构SI的半导体器件DS的背面FR上。
在一个实施例中，凸块下的超导体金属化的产生包括：
-光刻步骤，使得在半导体器件背面FR处存在的钝化层中限定一个或多个区域，其中凸块下的超导体金属化和凸块下的导体金属化将形成在已经存在的钝化层中；
-在钝化层的整个厚度上蚀刻在光刻步骤期间限定的区域的步骤；
-例如，经由PVD沉积厚度小于钝化层的厚度的(例如，由氮化钛或氮化钽制成的)超导体材料层的步骤；
-光刻步骤，使得在钝化层中限定一个或多个区域，其中将形成凸块下的超导体金属化；
-蚀刻超导体材料层的步骤。
在一个实施例中，旨在连接到集成结构SI的半导体器件DS的背面FR的凸块下的导体金属化和导体凸块CBI的产生包括：
-沉积粘附层(例如，钛层)的步骤；
-沉积金属亚层的步骤；
-光刻步骤，使得限定将形成导体凸块的区域；
-例如，通过电解，沉积第一金属(例如铜)层的步骤；
-沉积第二金属(例如，镍)层的步骤；
-沉积第三金属(例如，锡-银合金或锡-银-铜合金)层的步骤；
-蚀刻粘附层和金属亚层到钝化层PA表面的步骤；
-热退火的步骤，使得形成导体凸块。
在一个实施例中，导体凸块CBI的直径包括在10μm和500μm之间，优选地在10μm和50μm之间，并且导体凸块CBI彼此间隔开，每个凸块之间的最小间距为20μm。
为了保证组件良好的机械阻力，优选地，导体凸块CBI和超导体凸块SBI以相同的方式确定尺寸，以保证半导体器件DS和集成结构SI之间的厚度的均匀性。
在一个实施例中，在半导体器件DS和集成结构SI组装之后，可以在半导体器件DS和集成结构SI之间注入热绝缘环氧树脂类型的填充树脂，以填充在互连凸块处，这两个元件之间的空间，由此，进一步改善组件的机械强度，以及导体互连凸块和超导体互连凸块之间的热绝缘。
通过结合
在图12和图13所示的替代实施例中，一个或多个半导体器件DS不是使用凸块，而是经由结合技术，固定到集成结构SI。更特别地，在集成结构SI的第一表面SIS1处，以与位于焊盘下方的布线轨道相同类型的材料，在布线轨道PC、PS上方实施连接焊盘PES、PEC(位于导体布线轨道PC上方的连接焊盘PEC将以导体材料中实施；同样，位于超导体布线轨道PS上方的连接焊盘PES将由超导体材料制成)。因此，如图12A所示，集成结构SI在其第一表面SIS1上包括多个第一导体连接焊盘PEC和多个第一超导体连接焊盘PES。同样地，半导体器件DS的背面FR包括多个第二导体连接焊盘CC，该多个第二导体连接焊盘CC被配置为能够面对多个第一导体连接焊盘PEC被放置，以及包括多个第二超导体连接焊盘CS，该多个第二超导体连接焊盘CS配置为能够面对多个第一超导体连接焊盘PES被放置，所述连接焊盘形成在介电材料层中，例如钝化层中。
在一个实施例中，然后，该组件包括：
-选择性蚀刻连接焊盘PEC、PES的步骤，例如经由CMP，使得相对于介电材料DE层的表面形成凹槽，连接焊盘PEC、PES形成在介电材料DE层中(图12B)；
-沉积超导体材料层的步骤，例如经由PVD，实心板沉积，沉积的层的厚度包括在50nm和100nm之间。
上文描述的蚀刻和沉积步骤是可选的，但是可以方便随后的化学机械抛光步骤，相同的材料存在于所有连接焊盘上。
然后，该方法包括对介电材料层的表面实施化学机械抛光的步骤。因此，如图12C所示，超导体材料PCS层由此形成在每个连接焊盘PEC、PES上。当不实施蚀刻和沉积步骤时，在用于导体焊盘的导体-导体界面处，以及在用于超导体焊盘的超导体-超导体界面处，实施现在将描述的结合。
如图13所示，组装方法则包括：
-使集成结构SI的第一表面SIS1与半导体器件DS的背面FR接触的步骤，使集成结构SI的连接焊盘PEC、PES对应半导体器件DS的连接焊盘CC、CS；
-退火或热压的步骤，使得将连接焊盘粘合在一起，优选经由超导体材料PCS层，当预先沉积这样的层时。
在一个实施例中，由此形成的焊盘是正方形形状(根据由第一表面SISl限定的平行平面)，并且具有包括在0.4μm和25μm之间的宽度。在一个实施例中，在CMP步骤结束时，超导材料PCS层的表面，在旨在被粘合到超导材料PCS的另一层上的面上，具有在小于0.5nm的焊盘的总表面上测量的粗糙度RMS。例如，使用原子力显微镜(AFM)，可以进行这种粗糙度的测量。
在一个实施例中，连接半导体器件DS的超导体布线轨道与集成结构SI的超导体布线轨道的连接厚度包括在600nm和1,200nm之间，优选地等于1,000nm(这包括在SI和DS上的超导体连接焊盘的厚度以及沉积的两层超导体材料，以确保在退火过程中的结合和熔化))。此外，导体连接的厚度(换言之，图13中框起的结构的厚度)将与超导体连接的厚度相同(即，包括在600nm和1,200nm之间，优选地等于1,000nm)，超导体层的厚度(通过在结合期间熔化超导体层而获得)为几纳米(优选地，小于10nm)。因此，超导体层PCS的主要功能是在结合之前的CMP方法期间确保表面的均匀性。
由此获得的组件在图13的底部示出。经由诸如刚刚描述的直接结合的组件使得可以考虑互连之间的间距小于1μm的高密度集成图案。这方面对于硅自旋量子位的大规模集成特别有利，例如，与超导体量子位的每量子位100μm2相比，这些器件的典型表面并不大，每量子位的典型表面为100nm2。
在图13所示的组件中，即，当实施连接焊盘PEC、PES的选择性蚀刻的步骤和沉积超导体材料层的步骤时，集成结构SI的超导体布线轨道经由超导体层的堆栈，被连接到半导体器件DS的超导体布线轨道。此外，集成结构SI的导体布线轨道通过一种结构连接到半导体器件DS的导体布线轨道，该结构包括导体材料的第一层、第二层超导体材料(对应于结合焊盘的第一部分)、第三层超导体材料(对应于结合焊盘的第二部分)和第四层导体材料(参见图13中框出的结构)。然而，为了确保半导体器件DS的良好热化，有必要在第一层导体材料PEC和第四层导体材料PEC之间可以发生热交换，尽管存在将它们分开的两层超导体材料PCS层。为此，可以考虑两种操作模式。
第一操作模式基于第四层导体材料PEC和第一层导体材料PEC的导体材料与超导体材料PCS之间的邻近效应，该效应使得可以减弱后者的超导体特性。当期望该第一操作模式时，超导体材料的厚度(即，第二层和第三超导体层的总厚度)优选地包括在1nm和20nm之间。出于示例目的，对于铜/铌/铜三层，据实验报道，对于大约50nm的铌总厚度，铌的临界温度和因此铌的超导体特性开始减弱。同样，对于20nm的铌总厚度，观察到临界温度鉴定值降低了二倍(2)。这些结果的推断表明，通过继续减少超导体材料的厚度，超导体性能呈指数下降。这些结果源于对沉积在相同衬底上的铜/铌/铜三层的研究。可以合理地假设，在结合过程中形成的铜/铌/铌/铜四联体将具有与所提及的参考相关的降低的超导体性能，特别地，由于更复杂的制造方法，包括特别地化学机械抛光和退火。
第二操作模式基于当流过超导体材料的电流被大于临界电流密度的电流密度流过时的超导体/导体转变。在这种操作模式下，超导体材料层的厚度可以大于20nm：通过施加大于其临界电流的电流，将发生这种金属转变为其正常模式。例如，如果超导体材料是铌，知道临界电流密度约为10kA/cm2，连接焊盘的边长为1μm，则约0.1mA的电流足以触发超导体/导体转变。
如已经强调的，根据本发明的集成结构SI在量子计算的框架中可以特别有利，并且特别是用于建立“热笼”，使得可以隔离来自于热的量子位，例如自旋量子位，该热通常来自负责控制量子位的半导体控制器件的操作的热量。下面，为了方便理解，将负责控制量子位或量子位网络的半导体器件DS称为控制芯片PCR，将包括至少一个量子位的半导体器件DS称为功能芯片PFL。更一般地，控制芯片PCR可以对应于任何发热半导体器件DS，并且功能芯片PFL可以对应于必须与该产生的热绝缘的任何半导体器件DS。
功能芯片
根据本发明的一个方面的半导体功能芯片PFL在图14A(根据本发明的功能芯片的侧视图)和14B(根据本发明的功能芯片的俯视图)中示出。在这两个图中，功能芯片PFL包括衬底P2，优选地由硅制成，其包括第一面和第二面S2，衬底P2的第二面形成功能芯片的正面S2，所述衬底P2使得可以确保功能芯片PFL的机械强度。它还包括在衬底P2的第一面上的第一氧化物层OXC、在第一氧化物层OXC上的第二氧化物层BOX以及在与第一氧化物层OXC接触的第二氧化物层BOX的表面上形成的第一导体布线层NM1(即，仅包括导体布线轨道的布线层)。所述导体布线层NM1优选地占据其所位于的第二氧化物层BOX的表面的10％至50％之间。而且，功能芯片PFL还包括在第二氧化物层BOX上的第三氧化物层OX，其中插入了至少一个半导体元件QB。此外，功能芯片包括由第三氧化物层的表面形成的背面S1，其与第二氧化物层BOX相对，并且能够粘合到根据本发明的集成结构SI的第一表面SIS1，背面S1包括第二布线层，所述第二布线层包括至少部分地被一个或多个导体布线轨道NM2围绕的多个超导体布线轨道NS。此外，半导体元件QB经由超导体过孔VQS连接到超导体布线轨道NS，使得能够电控制半导体元件QB而不会使其热暴露。此外，背面S1的导体布线轨道NM2的至少一部分经由导体过孔V12连接到正面S2的第一导体布线层NM1的布线轨道的至少一部分，使得在半导体元件周围形成热笼，其他布线轨道有助于功能芯片PFL的背面S1和正面S2的良好热化。在一个实施例中，半导体元件QB是量子位QB，优选地是由晶体管形成的自旋量子位QB。
因此，由这种结构产生了根据本发明的功能芯片PFL，其虽然可以连接在除本发明的结构之外的其他结构上，但优选地其适用于根据本发明的集成结构SI，因为它使得可以利用双功能布线。除了上文已经提到的优点之外，在刚刚描述的功能芯片PFL中，导体层NM1可以用作背栅。
在一个实施例中，第二氧化物层BOX的厚度包括在10nm和1μm之间，优选地包括在10nm和50nm之间。在一个实施例中，设置位于背面S1上的导体布线轨道NM2，使得其不面对位于与第一氧化物层BOX接触的第二氧化物层BOX的表面上的第一导体布线层NM1的布线轨道。这种配置可以限制寄生电容。在替代实施例中，面对第二布线层的导电轨道NM2的第一布线层NM1的导体轨道的表面的百分比小于或等于第一布线层NM1的总表面的10％，优选地小于或等于第一布线层NM1的总表面的1％。
在一个实施例中，设置正面S2的布线轨道NM1和背面S1的布线轨道NM2，以限制正面S2的布线轨道NM1和背面S1的布线轨道NM2之间的交叉，以便不会在布线层NM1和NM2之间形成可能俘获磁通量的金属环。
在一个实施例中，通过调节第一表面Sl上的导体布线轨道NM2和第一导体布线层NM1的导体布线轨道的位置，可以限定半导体元件QB周围几微米的排除区域。为此，在一个实施例中，导体轨道NM1、NM2(即，第一导体布线层NM1的导体轨道和第二布线层的导体轨道NM2)与半导体元件QB之间的距离大于或等于100μm，以防止导体布线轨道NM1和NM2加热半导体元件QB。
在一个实施例中，每个布线轨道NM1、NM2(即，第一导体布线层NM1的导体轨道和第二布线层的导体轨道NM2)之间的最小距离包括在1μm和10μm之间，例如，等于5μm，与考虑的布线层无关。因此，该最小距离与位于相同布线层上的两个布线轨道或位于两个不同布线层上的两个布线轨道有关。在该后一种情况下，该距离是在第一表面上的第一布线轨道和第二布线轨道在第一表面上的投影处测量的。
在一个实施例中，第一布线层NMl的布线轨道具有包括在50nm和500μm之间的宽度，优选地宽度等于5μm。
在一个实施例中，第二布线层(在背面S1处)的导体布线轨道NM2具有包括在50nm和10μm之间的宽度，优选地，等于1μm的宽度。
在一个实施例中，将正面S2的导体布线轨道NM1连接到背面S1的导体布线轨道NM2的导体过孔V12具有正方形截面。在一个实施例中，正方形部分的宽度包括在200nm和400nm之间。在一个实施例中，过孔的至少一部分采用过孔矩阵的形式，所述矩阵的过孔都连接相同的布线轨道。在一个实施例中，过孔矩阵为2x2形式，即，以形成两列的方式布置的四个过孔，每列包括两个过孔。在一个实施例中，过孔矩阵为4x4形式，即，八个过孔以形成四列的方式布置，每列包括四个过孔。当然可以考虑其他形式。
在一个实施例中，每个超导体轨道包括一个或多个连接焊盘(类似于在集成结构SI的情况下描述的连接区域)，并且半导体元件QB的不同端子经由超导体过孔VQS各自连接到超导体布线轨道NS之一的超导体连接焊盘，并且连接到半导体元件的连接焊盘和所述半导体元件之间的最小距离lds大于或等于5μm，优选地，大于或等于10μm。这种距离使得可以限制连接焊盘和半导体元件之间寄生电容的形成。
在一个实施例中，超导体布线轨道的连接焊盘具有正方形截面，宽度包括在500nm和5μm之间，并且超导体布线轨道NS具有包括在50nm和100μm之间的宽度。当芯片PFL旨在通过结合连接到集成结构SI时，这些尺寸特别有利。
在一个实施例中，背面SI的每个导体布线轨道NM2包括一个或多个连接焊盘(类似于在集成结构SI的情况下描述的连接区域)，并且这些连接焊盘具有正方形截面，其宽度包括在500nm和5μm之间。当芯片PFL旨在通过结合连接到集成结构SI时，这些尺寸特别有利。
功能芯片的制造
图15A至15H描述了用于制造诸如刚刚描述的功能芯片PFL的方法的不同步骤。该方法以下面结构为起点，该结构包括衬底SIL，例如硅衬底，被称为第三氧化物层的氧化物OX层、半导体元件(由图15A至15H中的虚线围绕的量子位)形成在第三氧化物层OX和第二氧化物层BOX中，第三氧化物层OX位于该第二氧化物层BOX上。根据该结构，该方法包括：
-使用与已经用于在集成结构SI的第一面SIS1上形成导体PC和超导体PS布线轨道的方法相同的方法，在称为背面的第一面S1上形成布线轨道NM2、NS的步骤SI(图15A)，超导体布线轨道NS通过超导体过孔与半导体元件电接触；
-在背面S1上沉积氧化物OXC层，以便在结合前获得良好的平面度的步骤(图15B)；
-将背面结合在硅手柄P1上并翻转单元的步骤(图15C)；
-薄化衬底SIL的步骤，包括：
-研磨步骤，当研磨机距离第二氧化物层BOX约1μm时停止所述研磨步骤；
-湿蚀刻的子步骤，以去除剩余的硅，并因此清除与第一面相对的第二面处的第二氧化层BOX(图15D)；
-使用与用于实施集成结构SI的层间导体过孔VIC的方法相同的方法，产生连接位于背面的导体布线轨道NM2的导体过孔V12的步骤；
-例如，使用与用于在集成结构SI的第一表面SIS1上实施导体布线轨道的方法，或者在集成结构SI的第二表面SIS2上实施导体布线轨道的方法相同的方法，在第二面实施导体轨道NM1的步骤，以形成第一导体布线层(图15E)；
-在第二面上沉积氧化物OXC层，称为第一氧化物层OXC，以便在拼贴前获得良好的平面度(图15F)；
-将第二面结合在硅手柄P2上的步骤(图15G)；
-移除第一个手柄P1的步骤(图15H)。
在该方法结束时，获得如图14所示的功能芯片。
具有集成结构的功能芯片的组装
如已经提到的，在一个实施例中，可以通过导体凸块CBI和超导体凸块SBI，将芯片连接到集成结构SI。第一个组件AS如图16中所示。在该图中，集成结构SI和控制芯片PCR被简化，控制芯片PCR只允许出现控制电路CR，而功能芯片PFL已被变形，从而使所用材料的类型(超导体或导体)变得明显。
同样如上所述，在第二实施例中，可以通过结合将芯片连接到集成结构SI。图17中显示了该组件AS。在该图中，集成结构SI和控制芯片PCR也得到了简化，而功能芯片PFL已被变形，从而使所用材料的类型(超导体或导体)变得明显。
在第三实施例中，某些芯片可以通过导体和超导体凸块连接到集成结构SI，而其他芯片可以通过结合连接。该组件AS如图18中所示，其中控制芯片PCR通过导体和超导体凸块连接，而功能芯片PFL通过结合连接。在这个图中，集成结构SI和控制芯片被简化，而功能芯片已经被变形，从而使所用材料的类型(超导体或导体)变得明显。混合(凸块或键合)的选择特别地可以取决于连接密度，并因此取决于每个芯片的集成密度。
在这三个实施例中，控制芯片PCR通过一个或多个超导体布线轨道控制功能芯片PFL，这使得可以将功能芯片PFL与控制芯片PCR热解耦。此外，如上文所述，功能芯片PFL上存在的半导体组件(此处为量子位)通过集成结构SI的导体布线轨道，被热化的热笼包围，以使其与其封闭的环境热绝缘，特别是与控制芯片PCR热绝缘。注意地是，在图16至图18的例子中，在控制芯片PCR的控制电路CR的周围还存在热笼，以进一步改善功能芯片PFL和控制芯片PCR之间的热绝缘。尽管是优选的，然而，该热笼对于控制芯片PCR来说是可选的。
在一个实施例中，也配置集成结构SI用于保证控制芯片PCR的作用。在特别有利的实施例中，在图19中示出了对应于该配置的组件AS，其中功能芯片通过结合连接到集成结构SI，该集成结构SI被配置为作为控制芯片PCR操作。在该实施例中，集成结构SI的外围处，并因此与控制电路CR分离的导体过孔，使得能够热化功能芯PFL，以能够围绕后者形成热笼(图中灰色区域)。在图19中所示的实施例中，在控制电路CR的周围还形成了热半笼(这里是一个半笼，因为该笼不围绕控制电路CR的下部)，以改善后者与功能芯片PFL之间的热绝缘。
在一个实施例中，可以在集成结构SI和通过导体和超导体凸块连接的半导体器件DS之间注入热绝缘环氧树脂填充树脂。这种环氧树脂将可以在重复热循环期间改善组件AS的机械阻力，并热绝缘电气和热互连。在半导体器件包括量子位的情况下，必须选择这种环氧树脂，以防止产生可能影响量子位的额外损耗机制。
包括连接到印刷电路的根据本发明的组件的系统
图20所示的本发明的第六方面涉及包括印刷电路CI和根据本发明的组件AS的系统SY。在图20的示例中，组件AS通过导体凸块，经由集成结构SI，连接到印刷电路CI。然而，如图10所示，可以考虑其他连接方式。组件AS包括功能芯片PFL形式的至少一个第一半导体器件DS和控制芯片PCR形式的第二半导体器件DS。而且，控制芯片PCR经由集成结构SI，通过超导体布线轨道PS，连接到功能芯片PFL。因此，控制芯片PCR可以电控制功能芯片PFL，而无需以热的形式向后者传递能量，通过一个或多个超导体布线轨道进行连接。而且，功能芯片PFL和控制芯片PCR通过一个或多个导体布线轨道，连接到集成结构，以保证芯片PCR、PFL的良好热化。
在一个实施例中，功能芯片PFL是根据本发明第四方面的功能芯片PFL。在该实施例中，功能芯片PFL的导体轨道NM1、NM2和导体通孔V12形成围绕量子位QB的“热笼”，该热笼由集成结构SI的导体布线轨道和导体通孔开始。
根据本发明第六方面的系统SY能够获得图21中所示的冷却图。在该图中，印刷电路CI通过低温恒温器的混合箱在几mK的温度下被热化。印刷电路CI接着使集成结构SI热化，这要归功于双功能布线，从而可以在连接到集成结构SI的不同半导体器件PFL、PCR周围获得热笼。

Claims (14)

1.旨在连接多个半导体器件(DS)的集成结构(SI)，该集成结构包括衬底(SB)、第一面(SIS1)和第二面(SIS2)，第一面(SIS1)旨在接收半导体器件(DS)，该集成结构(SI)在第一表面(SIS1)处包括至少一个布线层(1NR)，一个布线层或多个布线层(1NR)包括：
-由非超导体的导体材料制成的至少一个第一导体布线轨道(PC)；和
-由超导体材料制成的至少一个第一超导体布线轨道(PS)。
2.根据权利要求1所述的集成结构，其包括多个布线层，所述多个布线层中的布线层通过相同类型的层间过孔(VI)连接在相同类型的布线轨道之间。
3.根据前述权利要求所述的集成结构(SI)，其中第一布线层仅包括一个或多个超导体布线轨道(PS)。
4.根据前述权利要求之一所述的集成结构(SI)，其包括多个非超导体的导体通孔(VT)，使得能够从集成结构(SI)的第二面(SIS2)连接位于集成结构(SI)第一面(SIS1)上的非超导体的导线布线轨道。
5.包括根据前述权利要求所述的集成结构(SI)和至少一个半导体器件(DS)的组件(AS)，该半导体器件(DS)包括正面(FA)和背面(FR)，该背面(FR)包括至少一个非超导体的导体布线轨道(PC)和超导体布线轨道(PS)，该组件(AS)还包括将集成结构(SI)的非超导体的导体布线轨道(PC)连接到半导体器件(DS)的非超导体的导体布线轨道(CC)的第一连接装置，以及将集成结构(SI)的超导体布线轨道(PS)连接到半导体器件(DS)的超导体布线轨道(CS)的第二连接装置。
6.根据前述权利要求所述的组件(AS)，其中第一连接装置是非超导体的导体凸块，并且第二连接装置是超导体凸块。
7.根据权利要求5所述的组件(AS)，其中所述第一连接装置是由非超导体的导体材料制成的焊盘，并且所述第二连接装置是由超导体材料制成的焊盘。
8.根据权利要求5所述的组件(AS)，其中第一连接装置是焊盘，包括：
-第一层非超导体的导体材料；
-第二层超导体的导体材料；和
-第三层非超导体的导体材料；
并且，其中第二连接装置是在超导体材料中形成的焊盘。
9.在根据权利要求1至4中任一项所述的集成结构(SI)与半导体器件(DS)之间的组装方法，该集成结构在其第一面(SIS1)上包括多个第一非超导体的导体连接焊盘和多个第一超导体连接焊盘，半导体器件包括正面和背面，该背面包括以能够面对多个第一非超导体的导体连接焊盘的方式配置的多个第二非超导体的导体连接焊盘，还包括以能够面对多个第一超导体连接焊盘放置的方式配置的多个第二超导体连接焊盘，所述连接焊盘形成在介电材料层中，该方法包括，在集成结构的第一面和半导体器件的背面实施：
-对存在于集成结构的第一面上和半导体器件的背面上的介电材料层的表面进行化学机械抛光的步骤；
-使集成结构的第一面与半导体器件的背面接触的步骤，使集成结构的连接焊盘对应半导体器件的连接焊盘；
-退火或热压的步骤，以将连接焊盘粘合在一起。
10.根据前述权利要求所述的方法，其包括在化学机械抛光步骤之前：
-选择性蚀刻连接焊盘的步骤，以相对于其中形成连接焊盘的介电材料层的表面形成凹槽；
-沉积超导体材料层的步骤，沉积的层的厚度包括在50nm和100nm之间；
因此，在每个连接焊盘上形成超导体材料层，在退火或热压步骤期间，经由该超导体材料层将连接焊盘粘合在一起。
11.包括印刷电路(CI)和根据权利要求5至8中任一项所述的组件(AS)的系统(SY)，所述组件(AS)经由所述组件(AS)的集成结构(SI)连接到印刷电路(CI)，所述组件(AS)包括功能芯片(PFL)形式的至少一个第一半导体器件(DS)和控制芯片(PCR)形式的第二半导体器件(DS)，控制芯片(PCR)通过超导体布线轨道(PS)，经由集成结构(SI)，连接到功能芯片(PFL)。
12.根据前述权利要求所述的系统(SY)，其中功能芯片(PFL)包括：
-衬底(P2)，其包括第一面和第二面(S2)，衬底(P2)的第二面形成功能芯片的正面(S2)；
-在衬底(P2)的第一面上的第一氧化物层(OXC)；
-在第一氧化物层(OXC)上的第二氧化物层(BOX)；
-在与第一氧化物层(OXC)接触的第二氧化物层(BOX)的表面上形成第一布线层(NM1)；
-在第二氧化物层(BOX)上的第三氧化物层(OX)，其中插入了至少一个半导体元件(QB)；
-由与第二氧化物层(BOX)相对的第三氧化物层的表面形成的背面(S1)，背面(S1)包括至少部分地被一个或多个非导体的导体布线轨道(NM2)围绕的多个超导体布线轨道(NS)，半导体元件(QB)经由超导体通孔(VQS)连接到超导体布线轨道(NS)，并且背面(S1)的非超导体的导体布线轨道(NM2)经由非超导体的导体过孔(V12)连接到布线层(NM1)。
13.根据前述权利要求所述的系统(SY)，其中所述半导体元件(QB)是量子位。
14.根据前述权利要求所述的系统(SY)，其中所述量子位(QB)是硅自旋量子位。
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