CN114253607A - 用于由集群化解码流水线对共享微代码定序器的乱序访问的方法、系统和装置 - Google Patents

Abstract

描述了关于用于实现由集群化解码流水线对共享微代码定序器的乱序访问的电路的系统、方法和装置。一种硬件处理器核包括：第一解码集群，包括多个解码器电路；第二解码集群，包括多个解码器电路；取出电路，用于取出第一指令块并且将第一指令块发送至第一解码集群，并且取出按程序顺序比第一指令块更年轻的第二指令块并且将第二指令块发送至第二解码集群；微代码定序器，包括存储器，存储多个微操作；以及仲裁电路，用于仲裁第一解码集群和第二解码集群对存储器的共享读取端口的访问，仲裁电路用于：当第二指令块的指令在微代码定序器中的对应微操作的数量低于仲裁阈值时，允许第二解码集群而不是第一解码集群对存储器的共享读取端口的访问。

Description

用于由集群化解码流水线对共享微代码定序器的乱序访问的 方法、系统和装置

技术领域

本公开总体上关于电子学，更具体地，本公开的实施例关于用于实现由集群化解码流水线对共享微代码定序器的乱序访问的电路。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，宏指令例如，提供给处理器以供执行的指令，微指令例如，由处理器的解码器对宏指令进行解码得到的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，其中：

图1图示根据本公开的实施例的具有多个解码集群和共享微代码定序器的处理器核。

图2图示根据本公开的实施例的示例集群化解码程序流。

图3图示根据本公开的实施例的用于仲裁多个解码集群对微代码定序器存储器的访问的仲裁电路。

图4图示根据本公开的实施例的用于仲裁多个解码集群对微代码定序器存储器的有序访问的流程图。

图5图示根据本公开的实施例的用于仲裁多个解码集群对微代码定序器存储器的乱序访问的流程图。

图6是图示根据本公开的实施例的用于仲裁多个解码集群对微代码定序器存储器的乱序访问的操作的流程图。

图7A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。

图7B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图。

图8A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第二级(L2)高速缓存的本地子集的框图。

图8B是根据本公开的实施例的图8A中的处理器核的部分的展开图。

图9是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图10是根据本公开的一个实施例的系统的框图。

图11是根据本公开的实施例的更具体的示例性系统的框图。

图12所示的是根据本公开的实施例的第二更具体的示例性系统的框图。

图13所示的是根据本公开的实施例的芯片上系统(SoC)的框图。

图14是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多具体细节。然而，应当理解，可在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可以不一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

(例如，具有一个或多个核的)(例如，硬件)处理器可执行(例如，用户级)指令(例如，指令线程)以对数据进行操作，从而例如执行算术、逻辑或其他功能。例如，软件可以包括提供给处理器(例如，其一个或多个核)的多条指令(例如，宏指令)，该处理器随后执行(例如，解码和执行)多条指令以执行相应的操作。在某些实施例中，处理器包括电路(例如，一个或多个解码器电路)，以将指令转换(例如，解码)成一个或多个微操作(μop或微操作)，例如，其中这些微操作直接由硬件(例如，由执行电路)执行。与指令(例如，宏指令)对应的一个或多个微操作可以称为用于该指令的微代码流。微操作可以称为微指令，例如，由处理器对宏指令进行解码得到的微指令。在一个实施例中，指令是指令集架构(ISA)的64位和/或32位指令。在一个实施例中，指令是

指令集架构(ISA)的(例如，64位和/或32位)指令。在某些实施例中，将指令转换成一个或多个微操作与处理器的流水线的指令取出和/或解码部分相关联。

在某些处理器中，微代码(例如，包括微操作)被存储在处理器的存储器(例如，只读存储器(ROM))中，例如，其中ROM通常被称为微代码ROM或μROM。在某些实施例中，从只读存储器读出微代码(例如，读取一个或多个微操作)由处理器的微代码定序器(例如，微代码定序器电路)执行。在一个实施例中，只读存储器中的数据(例如，微操作)在制造过程期间被存储在其中，例如，该数据是不可修改的(例如，当消费者占有时)。因此，在某些实施例中，存储微代码的只读存储器的不可修改的性质阻止了对该微代码的更新。某些处理器包括补丁存储器，该补丁存储器用于修补只读存储器的一个或多个微操作。例如，对于要执行的指令，其中处理器要从补丁存储器源送用于指令的微操作的集合，而不是源送用于存储在只读存储器中的指令的(例如，过时的)微操作的集合。在某些实施例中，存储在补丁存储器中的数据是可修改的(例如，当消费者占有时)。

某些处理器(例如，某些核)可以实现多个解码集群(例如，其中每个集群具有多个解码器电路)，例如作为高效地增加解码带宽的方式。在某些实施例中，解码器电路用于将(例如，宏)指令解码为一个或多个微操作的集合，这些一个或多个微操作要(例如，作为基元)由(多个)执行电路执行。在一个实施例中，解码器电路用于在不利用微代码定序器(例如，与任何解码集群和/或解码器电路分开的微代码定序器)的情况下将某些(例如，宏)指令解码为对应的一个或多个微操作的集合，并且通过利用微代码定序器(例如，与任何解码集群和/或解码器电路分开的微代码定序器)将其他(例如，宏)指令解码为对应的一个或多个微操作的集合。在一个实施例中，解码器电路用于在每个周期输出某个数量的微操作(例如，每个周期一个微操作和/或每个周期一个与四个之间数量的微操作)。

图1图示根据本公开的实施例的具有多个解码集群108A-108B和共享微代码定序器128的处理器核100。处理器核100可以是例如系统的处理器的多个核中的一个核。所描绘的处理器核100包括分支预测器102(例如，用于预测要由处理器核100执行的代码(例如，指令)的一个或多个分支)。

在某些实施例中，分支操作(例如，指令)是无条件的(例如，每当指令被执行时分支被采取)或有条件的(例如，对于分支所采取的方向取决于条件)，例如，其中接着条件分支(例如，条件跳转)的要执行的指令不是确定性地知晓的，直到分支所依赖的条件被解析。在此，与等待直到条件被解析不同，处理器的分支预测器102(例如，分支预测器电路)可以执行(例如，推测性地执行)分支预测以预测分支将被采取还是不被采取，和/或(例如，如果预测为被采取，则)预测分支的目标指令(例如，目标地址)。在一个实施例中，如果分支被预测为被采取，则处理器核100取出分支的所采取方向(例如，路径)的(多条)指令(例如，在所预测的分支目标地址处找到的指令)并且推测性地执行该指令。在其中处理器还未确定预测是否正确的某些实施例中，接着分支预测而执行的指令是推测性的。在某些实施例中，处理器核100在流水线电路的后端处(例如，在(多个)执行电路140和/或引退(写回)电路138中)解析分支指令。在一个实施例中，如果分支指令被确定为不被处理器(例如，被后端)采取，则当前在流水线电路中、在所采取的分支指令之后的所有指令(以及例如它们的数据)被转储清除(例如，丢弃)。在某些实施例中，分支预测器102(例如，分支预测器电路)从分支的过往行为中学习以预测接下来的(例如，传入的)分支。在某些实施例中，分支预测器102将(例如，按照原始程序顺序连续的)指令的合适子集预测为代码块(例如，以分支指令结束)。作为一个示例，处理器核100可以接收要执行的代码，并且作为响应，可将代码划分为块。

图2图示根据本公开的实施例的示例集群化解码程序流200，例如，其中集群0是图1中的解码集群108A，并且集群1是图1中的解码集群108B。程序流200图示(例如，程序)代码(例如，指令)，该代码被划分为代码块A-F(例如，其中A是按程序顺序的“最老”代码块，并且F是按程序顺序的“最年轻”代码块)，并且每个代码块被指派给解码集群0或解码集群1以供解码。

再次参考图1，处理器核100(例如，经由取出电路104和/或分支预测器102)可以将指令块(例如，图2中的块A-F)发送至解码集群，例如，其中第一指令块A被发送至解码集群0108A，(按程序顺序接下来的(例如，更年轻的))第二指令块B被发送至解码集群N 108B，等等。在两个集群的示例中，第三(按程序顺序接下来的(例如，更年轻的))指令块C可以被发送至接下来可用的解码集群(例如，在该解码集群已经完成对其当前指令块的解码后)。在两个集群的示例中，第三(按程序顺序接下来的(例如，更年轻的))指令块C可以被发送至接下来的解码集群(例如，在该示例中发送至解码集群108A)。尽管示出两个解码集群108A-108B，但是应当理解，可以利用三个或更多个解码集群(例如，其中“N”是大于一的正整数)，例如，其中所有三个或更多个解码集群使用单个微代码定序器(例如，所有三个或更多个解码集群对微代码定序器(例如，该核和/或处理器的唯一的微代码定序器)的单个(例如，唯一的)读取端口进行仲裁)。

在某些实施例中，每个解码集群包括能够相对于彼此乱序地对不同的基本代码块解码的两个或更多个(例如，超标量x86)指令解码器，例如，其中解码集群108A包括第一解码器电路120A(例如，解码器)和第二解码器电路122A(例如，解码器)，并且解码集群108B包括第二解码器电路120B(例如，解码器)和第二解码器电路122B(例如，解码器)。

在某些实施例中，处理器核100的分支预测器102例如通过指示每个块的开始指令和/或结束指令而将代码划分为(例如，来自程序的连续指令的集合的)各个块。在某些实施例中，处理器核100的取出电路104将代码划分为(例如，来自程序的连续指令的集合的)各个块。

然后，各个代码块可以被发送至它们相应的解码集群以供解码，例如，其中每个代码块的要被解码的指令被存储在相应的指令数据队列(例如，作为解码集群108A的输入队列的指令数据队列110A和作为解码集群108B的输入队列的指令数据队列110B)中。

可选地，处理器核100包括(例如，第一级)指令高速缓存106，以例如对一条或多条指令进行高速缓存而不必从存储器加载它们。在某些实施例中，取出电路104经由指令高速缓存106将代码块发送至它们相应的解码集群。指令高速缓存106可以包括指令高速缓存标签和/或指令转换后备缓冲器(TLB)。

在某些实施例中，一旦代码块被发送至它们对应的解码集群108A-108B(例如，在解码集群108A的指令数据队列110A中和在解码集群108B的指令数据队列110B中)，解码集群就开始并行地对代码块解码(例如，经由其中的并行解码器电路)。在某些实施例中，解码集群彼此独立地操作，因此代码块可以被乱序地解码(例如，不按程序顺序)。在某些实施例中，分配电路138负责按合适的程序顺序将操作(例如，微操作)分配给执行电路140(例如，执行单元)。

处理器核描绘具有第一集合112A中的多个解码器电路120A-122A的第一解码集群108A和具有第二集合112B中的多个解码器电路120B-122B的第二解码集群108B。在某些实施例中，(例如，每个)解码器电路(120A、122A、120B、122B)用于将(例如，宏)指令解码为一个或多个微操作的集合，这些一个或多个微操作要(例如，作为基元)由(多个)执行电路140执行。在某些实施例中，解码器电路(120A、122A、120B、122B)用于在不利用微代码定序器128(例如，与任何解码集群和/或解码器电路分开的微代码定序器)的情况下将某些(例如，宏)指令解码为对应的一个或多个微操作的集合，并且/或者通过利用微代码定序器128(例如，与任何解码集群和/或解码器电路分开的微代码定序器)将其他(例如，宏)指令(例如，复杂指令集计算机(CISC)指令)解码为对应的一个或多个微操作的集合。在一个实施例中，解码器电路(120A、122A、120B、122B)用于在每个周期输出某个数量的微操作(例如，每个周期一个微操作和/或每个周期一个与四个之间数量的微操作)。在某些实施例中，“微代码”指令一般指代按照以下情况的指令：解码集群(例如，解码器的集合)请求微代码定序器128将一个或多个(例如，多个)微操作(μop)的对应集合从微代码定序器存储器132(例如，只读存储器(ROM))加载到解码流水线中(例如，到对应的指令解码队列中)，例如，而不是直接由解码器电路产生该指令的一个或多个微操作的集合。例如，为了实现一些(例如，复杂的)(例如，x86)指令，微代码定序器128用于将指令划分为较小(例如，微)操作(也称为微操作或μop)的序列。

在某些实施例中，例如，由于x86的性质和/或建立许多微操作的定序器的需要，出于许多目的利用微代码定序器，并且微代码定序器产生包含众多(例如，数万个)微操作的结构。在某些实施例中，由于这些微操作序列需要大量的存储(例如，大于100千比特(KB))，因此微代码定序器128被物理地建立为单个(例如，读取)端口存储器132(例如，ROM)阵列，其中解码集群然后共享微代码定序器的该单个(例如，唯一)读取端口131。代替对微代码定序器128进行复制，共享微代码定序器128是显著的管芯面积节约，例如，因为微代码定序器128的面积大于解码集群中的一个解码集群的面积。

由于一些(例如，x86)指令可以映射到众多(例如，数十、数百等)对应的微操作(例如，并且这些序列中的一些序列要求使指令在架构上串行化的行为，例如，该一些序列强制任何更老的事物完成并且阻止任何更年轻的事物开始)，因此一旦解码集群将控制传递到微代码定序器128中，该解码集群就必须等待直到该指令的微操作序列完成(例如，并且微代码定序器将控制释放回到解码集群)。在某些实施例中，微代码定序器128包括用于一次仲裁对单个解码集群的访问的仲裁电路130(例如，仲裁逻辑电路)。

例如，为了确保处理器核100不会挂起(例如，由于架构上串行化要求)，仲裁电路130的一个实施例仅允许最老的解码集群(例如，正在对按程序顺序最老的指令块进行解码的解码集群)使用微代码定序器128的许可。参考图2，代码块C被视为按程序顺序比代码块D更老。在该实施例中，如果更年轻的代码块包含要求使用微代码定序器128的指令，则一旦该解码集群检测到该指令，该解码集群就将停止，例如，并且一旦该解码集群正在解码的代码块成为跨其他(多个)解码集群的最老的代码块，被停止的解码集群就将恢复解码。然而，在某些实施例中，此类解码集群停止影响性能，例如，阻止解码集群并行地操作。

在某些指令集中，存在具有少于阈值数量(例如，10)(例如，仲裁阈值134)个微操作并且例如不需要复杂协议(例如，栅栏和/或串行化)的(例如，性能敏感的)(例如，CISC)指令。在某些实施例中，例如，在解码集群确定(例如，计算)进入点(例如，地址)以供此类指令在索引到存储器132(例如，ROM)中时使用的同时，该指令可以使其特性(例如，用于确定其是否有资格对共享微代码定序器进行乱序(例如，针对其代码块)访问)由解码集群生成。通过知晓这些特性(例如，用于由微操作定序器生成该指令的微操作的周期持续时间和/或该特定指令(例如，其微代码序列)将要求的最大数量的微操作)，在某些实施例中，对流水线内的所有必要的资源进行预分配以保证在将控制传递到微代码定序器128后其将被确定地释放是可能的。例如，在某些实施例中，利用该信息，更年轻的解码集群(例如，正在对按程序顺序的更年轻的指令块进行解码的解码集群)针对这些指令中的要访问微代码定序器的一条指令访问微代码定序器128将不会造成功能问题。

在某些实施例中，每个解码集群(例如，一些实施例中的每个解码器电路)包括数据结构(例如，作为可编程逻辑阵列)，该数据结构用于存储一条或多条指令的到微代码定序器128的存储器132中的对应的进入点值(例如，地址)和/或多个位(例如，用于生成指令的对应微操作的周期的数量和/或指令的微操作的数量)。例如，(1)利用解码集群108A的包括一个或多个条目的数据结构114A，这些条目各自指示(例如，对于单条指令)用于指令的进入点116A和/或用于该指令的位118A(例如，(例如，旁路启用或旁路资格)位，其指示用于生成指令的对应微操作的周期的数量和/或指令的微操作的数量，例如，作为编码值)，和/或(2)利用解码集群108B的包括一个或多个条目的数据结构114B，这些条目各自指示(例如，对于单条指令)用于指令的进入点116B和/或用于该指令的位118B(例如，(例如，旁路启用或旁路资格)位，其指示用于生成指令的对应微操作的周期的数量和/或指令的微操作的数量，例如，作为编码值)。例如，参见下文对两位的编码值的讨论。在某些实施例中，数据结构114A和数据结构114B是彼此的副本，例如，它们包括相同的数据。在一个实施例中，数据结构114A和数据结构114B在制造时被加载它们的数据。在一个实施例中，数据结构114A和数据结构114B在处理器引导期间被加载它们的数据，例如，通过执行基本输入/输出系统(BIOS)固件或统一可扩展固件接口(UEFI)固件。在一个实施例中，数据结构114A和数据结构114B是可编程逻辑阵列。如下文讨论的，在某些实施例中，仲裁电路130使用来自数据结构114A和/或数据结构114B的数据来仲裁对微代码定序器128的访问，例如，对存储器132(例如，微代码定序器ROM(MS-ROM))(例如，处理器核内的(例如，专用)存储器)的(例如，唯一的)共享读取端口131的访问。

本文中的实施例伺机地允许对共享微代码定序器(的例如读取端口)的乱序访问，例如，减少解码集群被停止的时间量，这改善了解码带宽和性能。本文中的实施例允许对与低于阈值的微操作序列对应的指令的更年轻的代码块进行解码的解码集群对共享微代码定序器(的例如读取端口)的乱序访问，该阈值例如微代码定序器的用于服务指令的操作的时钟周期的数量和/或微代码定序器中的用于该指令的对应微操作的数量。如果正在对更年轻的代码块进行解码的解码集群检测到指令仅需要微代码定序器少于特定数量的时钟周期，则某些实施例允许该解码集群访问微代码定序器。本文中的实施例通过以下方式改善解码集群的性能：允许正在对更年轻的代码块进行解码的(多个)解码集群访问微代码定序器，并且例如由于该集群未被停止而因此允许该集群继续对指令进行解码。对共享微代码定序器的使用可以(或可以不)与(例如，“模板化的”)解码器电路一起使用，该解码器电路(例如，经由可编程逻辑阵列)将一些指令解码为解码器电路内(例如，解码器通道内)的(例如，短的，例如，少于5个μop)微操作流。然而，为了使用此类模板化解码器，某些实施例利用提示，该提示告诉解码器的集合如何将指令与该特定解码器通道对准，例如，其中该提示通过在流水线中更早地运行指令长度解码(ILD)块来生成，但是运行该ILD本身可能有缺点，因为其可能损害性能和功率。

在(例如，由解码器电路或微代码定序器)将指令解码为其相应的微操作之后，在某些实施例中，这些微操作被存储在指令解码队列中。在图1中(例如，在解码级的末尾)，解码集群108A包括指令解码队列124A(例如，指令队列)，指令解码队列124A接收来自解码器电路120A-122A和来自微代码定序器128(例如，当解码集群108A被仲裁对存储器132的访问时)的相应微操作，并且解码集群108B包括指令解码队列124B(例如，指令队列)，指令解码队列124B接收来自解码器电路120B-122B和来自微代码定序器128(例如，当解码集群108B被仲裁对存储器132的访问时)的相应微操作。可选地，开关136被包括以将指令解码队列124A-124B的(多个)输出耦合至分配电路138的(多个)输入。在某些实施例中，分配电路138用于将来自指令解码队列124A-124B的微操作(例如，按程序顺序)发送至执行电路140中的执行电路(例如，基于微操作的类型和执行电路的类型，例如，整数、向量、浮点等)。在一个实施例中，一个或多个指令解码队列不按程序顺序加载但是按程序顺序读取。执行电路140可以访问存储，例如，寄存器142和/或数据高速缓存144(例如，一个或多个级别的高速缓存层级结构)。一旦结果由执行电路140生成，引退电路138然后可以引退对应的指令。

图3图示根据本公开的实施例的用于仲裁多个解码集群108A-108B对微代码定序器存储器132(例如，单个读取端口131)的访问的仲裁电路130。仲裁电路130可以是微代码定序器128的一部分或者在其他地方，例如，作为图1中的处理器核100的单独组件。集群请求可以包括例如在如本文中讨论的数据结构中查找的以下指示：用于生成请求的指令的对应微操作的周期的数量的指示和/或请求的指令的微操作的数量的指示。仲裁电路130可以确定用于生成请求的指令的对应微操作的周期的数量和/或请求的指令的微操作的数量，例如，经由其自己的存储此类信息的数据结构。在某些实施例中，仲裁阈值134(例如，在一些实施例中其可以由用户设置)是指示何时允许对存储器132的乱序解码访问的值。例如，其中，仲裁阈值134是被允许的对存储器132的乱序访问的用于生成请求的指令的对应微操作的周期的最大数量和/或请求的指令的微操作的最大数量。在某些实施例中，解码集群请求由检测到要由微代码定序器服务的指令的解码集群生成。在某些实施例中，解码集群使用在宏指令中编码的操作码和/或其他信息来读取数据结构，以确定该宏指令是否应当由微代码定序器128服务。

图4图示根据本公开的实施例的用于仲裁多个解码集群对微代码定序器存储器的有序访问的流程图400。参考图2，代码块D比代码块E“更老”，因为代码块D按程序顺序在代码块E之前。因此，如果解码集群1正在对代码块D解码，同时集群0正在对代码块E解码，则解码集群1将正在对更老的代码块解码。一种仲裁有序访问的方法仅允许正在对最老代码块解码的解码集群访问微代码定序器，例如，如果解码集群正在对更年轻的代码块解码并且其请求微代码定序器，则该集群将被停止，直到代码块变成最老的。例如，并且一旦该代码块是最老的，解码集群就可以访问微代码定序器。流程图400包括：在402处，某个解码集群(例如，“X”，其中X是多个解码集群中的一个解码集群的标识符)请求微代码定序器。在404处，确定请求是否来自正在被解码的最老代码块，并且如果为是，则在406处为该请求授权对微代码定序器的访问，并且在404处如果为否，则在408处停止该集群(例如，达某个数量的周期)，并且然后在410处重新检查请求现在是否来自正在被解码的最老代码块(例如，之前作为阻止请求的代码块的解码被完成)，并且在410处如果为否，则在408处再次停止该集群(例如，达某个数量的周期)，并且然后在410处重新检查请求现在是否来自正在被解码的最老代码块(例如，之前作为阻止请求的代码块的解码被完成)，并且在410处如果为是，则在406处为该请求授权对微代码定序器的访问。

作为一个示例，根据图2，假设解码集群1正在对代码块D解码，同时集群0正在对代码块E解码。如果解码集群1对要求微代码定序器的指令解码，则解码集群1将被授权访问微代码定序器。然而，在该示例中，如果解码集群0要对要求微代码定序器的指令解码，则集群0将被停止，直到集群1开始对代码块F解码，例如，一旦解码集群1开始对代码块F解码，解码集群0就将被授权访问微代码定序器，因为代码块E比代码块F“更老”。

然而，在某些实施例中，该仲裁方案存在缺点。例如，如果微代码定序器不处于由对更老的代码块解码的解码集群使用，则对更年轻的代码块解码的解码集群可以与对更老的代码块解码的其他解码集群并发地为(例如，CISC)指令使用微代码定序器。利用图4中的仲裁方案，在某些实施例中，当对更年轻的代码块解码的解码器检测到要使用微代码定序器的任何(例如，CISC)指令时，即使微代码定序器不处于使用中，该解码器也必须停止，例如，其中这种停止减少了解码带宽并且会使分配和执行电路饥饿，从而导致性能问题。

接下来，参照图2描述示例，其中解码集群0将对代码块A、C和E解码(例如，一次一个代码块)，而解码集群1将对代码块B、D和F解码(例如，一次一个代码块)。在一个实施例中，代码块A、C和E各自是不要求微代码定序器的某个数量的(例如，12-15条)指令，而代码块B、D和F各自是某个数量的(例如，4-5条)指令，但是(例如，前三条)指令中的一条指令是要使用微代码定序器的指令。对于该代码结构，处理器核可能遇到以下场景：解码集群0开始对代码块A解码，并且解码集群1开始对块B解码，解码集群1立即停止，因为检测到(例如，试图解码)要使用微代码定序器的指令，并且代码块B比代码块A更年轻；解码集群0完成对代码块A解码并且开始对代码块C解码，并且解码集群1恢复对代码块B解码，因为代码块B现在是最老的块并且现在可以访问微代码定序器；解码集群1完成对代码块B的解码并且开始对代码块D解码，解码集群0还未完成对代码块C解码，并且解码集群1立即停止，因为检测到(例如，试图解码)要使用微代码定序器的指令，并且代码块D比代码块C更年轻。这种停止(例如，断续(stuttering))阻止解码集群0与解码集群1并行地解码指令，并且具有比并行地操作的解码集群更低的性能。

本文中的实施例通过例如图5所示的改善微代码定序器访问仲裁来解决这种性能问题。

图5图示根据本公开的实施例的用于仲裁多个解码集群对微代码定序器存储器的乱序访问的流程图500。流程图500包括：在502处，某个解码集群(例如，“X”，其中X是多个解码集群中的一个解码集群的标识符)请求微代码定序器。在504处，确定请求是否来自正在被解码的最老代码块，并且在504处如果为是，则在514处检查微代码定序器是否处于使用中，并且如果为是，则在516处停止该集群(例如，达某个数量的周期)，并且然后在514处重新检查微代码定序器是否处于使用中，并且在504处如果为否，则在506处确定指令是否有资格源自更年轻的代码块，并且在506处如果为是，则在514处检查微代码定序器是否处于使用中，并且如果为是，则在516处停止该集群(例如，达某个数量的周期)，并且然后在514处重新检查微代码定序器是否处于使用中，并且在506处如果为否，则在508处停止该集群(例如，达某个数量的周期)，并且然后在510处检查请求现在是否来自正在被解码的最老代码块(例如，之前作为阻止请求的代码块的解码被完成)，并且在510处如果为否，则在508处再次停止该集群(例如，达某个数量的周期)，并且然后在510处重新检查请求现在是否来自正在被解码的最老代码块(例如，之前作为阻止请求的代码块的解码被完成)，并且在510处如果为是，则在512处为该请求授权对微代码定序器的访问。

在某些实施例中，在506处对资格的检查包括：(1)检查用于生成请求的指令的对应微操作的周期的数量(或其他时间段)是否低于阈值(例如，图1-图2中的仲裁阈值134)，和/或(2)检查请求的指令的微操作的数量是否低于阈值(例如，图1-图2中的仲裁阈值134)。在某些实施例中，在506处对资格的检查包括检查对应的指令解码队列(例如，指令解码队列)是否具有用于指令的多个微操作的可用存储空间。在某些实施例中，微代码定序器包括单个写入端口133，该单个写入端口133在指令解码队列之间被切换，例如，从而选择针对该指令被授权访问微代码定序器(例如，图1-图2中的共享读取端口131)的解码集群的指令解码队列，以将该指令的对应微操作存储到正确的指令解码队列中。在某些实施例中，仲裁阈值134被存储在如图1-图2中的存储中。

在某些实施例中，(1)仲裁阈值134(例如，周期的阈值数量)与用于生成请求的指令的对应微操作的周期的数量(或其他时间段)进行比较，和/或(2)仲裁阈值134(例如，微操作的阈值数量)与请求的指令的微操作的数量进行比较，例如，并且当(多个)仲裁阈值未被超出(和/或相等)时，请求被授权。在一个实施例中，(1)用于生成请求的指令的对应微操作的周期的数量(或其他时间段)由对微代码定序器的请求提供的一个或多个位(例如，旁路资格位)指示，例如，如通过搜索数据结构(例如，数据结构114A-114B)来确定。在一个实施例中，请求包括：(i)到存储微操作的存储器(例如，存储器132(例如，MS-ROM))中的进入点(例如，地址)，以及(ii)指示仲裁阈值是否被超出的一个或多个位(例如，旁路资格位)。在某些实施例中，一个或多个位(例如，旁路资格位)是多个位，例如，两位的编码值，例如，其中00指示用于该特定指令的第一数量个周期(例如，一个周期)或微操作(例如，三个微操作)，其中01指示用于该特定指令的第二数量个周期(例如，两个周期)或微操作(例如，六个微操作)，其中10指示用于该特定指令的第三数量个周期(例如，三个周期)或微操作(例如，九个微操作)，并且其中11指示用于该特定指令的第四数量个周期(例如，四个或更多个周期)或微操作(例如，十个或更多个微操作)。在一个实施例中，仲裁阈值是十个微操作，例如，图5中在506处，例如，使得在以上示例中为00、01或10的一个或多个位(例如，旁路资格位)指示该指令对微代码定序器的乱序使用有资格，并且在以上示例中为11的一个或多个位(例如，旁路资格位)指示该指令对微代码定序器的乱序使用无资格。

附加地或替代地，例如，图5中在506处，在资格检查中使用目标指令解码队列中的可用存储空间(例如，槽)，例如，将指令的微操作的数量(例如，如根据一个或多个位(例如，旁路资格位)确定的)与目标指令解码队列中的可用存储空间(例如，槽)进行比较，并且如果该存储空间的量不是可用的，则该指令对微代码定序器的乱序使用无资格(例如，不允许对存储器132的乱序解码访问)。

本文中的实施例包括对微代码定序器的访问的仲裁，当微代码定序器不处于使用中并且对更年轻的代码块解码的解码集群(例如，其解码器电路)检测到有资格源自更年轻的代码块的(例如，CISC)指令时，该仲裁允许该解码集群访问微代码定序器。本文中的实施例由此改善上文(例如，图2中)描述的代码的性能，因为当解码集群1检测到要使用微代码定序器的指令时，解码集群1将不会停止，并且解码器集群可以并行地操作，与有序仲裁方案相比，这本质上使解码集群的解码带宽加倍。

图6是图示根据本公开的实施例的用于仲裁多个解码集群对微代码定序器存储器的乱序访问的操作600的流程图。操作600中的一些或全部(或本文中描述的其他过程、或变型、和/或其组合)在(例如，微代码定序器的)仲裁电路的控制之下被执行。

操作600包括：在框602处，将第一指令块发送至处理器的第一解码集群以用于解码，第一解码集群包括多个解码器电路。操作600进一步包括：在框604处，将按程序顺序比第一指令块更年轻的第二指令块发送至处理器的第二解码集群以用于解码，第二解码集群包括多个解码器电路。操作600进一步包括：在框606处，经由处理器的仲裁电路，仲裁第一解码集群和第二解码集群对包括存储多个微操作的存储器的微代码定序器的共享读取端口的访问，以在第二指令块的指令在微代码定序器中的对应微操作的数量低于仲裁阈值时，允许对第二指令块进行解码的第二解码集群而不是对第一指令块进行解码的第一解码集群对共享读取端口的访问。

下文详述可在上文中使用的示例性架构、系统等。

可以根据下列示例来描述所公开的技术的至少一些实施例：

示例1.一种硬件处理器核，包括：

第一解码集群，包括多个解码器电路；

第二解码集群，包括多个解码器电路；

取出电路，用于取出第一指令块并且将所述第一指令块发送至所述第一解码集群以用于解码，并且取出按程序顺序比所述第一指令块更年轻的第二指令块并且将所述第二指令块发送至所述第二解码集群以用于解码；

微代码定序器，包括存储器，所述存储器存储多个微操作；以及

仲裁电路，用于仲裁所述第一解码集群和所述第二解码集群对所述存储器的共享读取端口的访问，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的数量低于仲裁阈值时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

示例2.如示例1所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量高于或等于所述仲裁阈值时，使所述第二解码集群对所述微代码定序器的所述存储器的所述共享读取端口的访问停止，直到所述第二指令块是正在由所述硬件处理器核解码的按程序顺序的最老指令块。

示例3.如示例2所述的硬件处理器核，其中，所述停止是所述第二解码集群的解码的停止。

示例4.如示例1所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量低于所述仲裁阈值并且所述第二解码集群的指令解码队列具有用于所述数量的对应微操作的可用存储空间时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

示例5.如示例1所述的硬件处理器核，其中，所述第二解码集群包括数据结构，所述数据结构用于存储一个或多个位，所述一个或多个位指示所述微代码定序器中的用于所述第二指令块的指令的对应微操作的所述数量，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的请求而将所述一个或多个位发送至所述仲裁电路。

示例6.如示例5所述的硬件处理器核，其中，所述第二解码集群的所述数据结构用于存储进入点值，所述进入点值指示用于所述第二指令块的指令的对应微操作的所述存储器中的进入点，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的所述请求而将所述进入点值和所述一个或多个位发送至所述仲裁电路。

示例7.如示例1所述的硬件处理器核，其中，所述仲裁电路用于：当所述第一指令块的指令在所述微代码定序器中具有一个或多个对应微操作时，允许对所述第一指令块进行解码的所述第一解码集群而不是对所述第二指令块进行解码的所述第二解码集群对所述存储器的所述共享读取端口的访问。

示例8.如示例1所述的硬件处理器核，其中，所述存储器的所述共享读取端口是到所述微代码定序器的所述存储器中的唯一读取端口。

示例9.一种方法，包括：

将第一指令块发送至处理器的第一解码集群以用于解码，所述第一解码集群包括多个解码器电路；

将按程序顺序比所述第一指令块更年轻的第二指令块发送至所述处理器的第二解码集群以用于解码，所述第二解码集群包括多个解码器电路；以及

经由所述处理器的仲裁电路，仲裁所述第一解码集群和所述第二解码集群对包括存储多个微操作的存储器的微代码定序器的共享读取端口的访问，以在所述第二指令块的指令在所述微代码定序器中的对应微操作的数量低于仲裁阈值时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述共享读取端口的访问。

示例10.如示例9所述的方法，其中，所述仲裁包括：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量高于或等于所述仲裁阈值时，使所述第二解码集群对所述微代码定序器的所述存储器的所述共享读取端口的访问停止，直到所述第二指令块是正在由所述第一解码集群和所述第二解码集群解码的按程序顺序的最老指令块。

示例11.如示例10所述的方法，其中，所述停止是所述第二解码集群的解码的停止。

示例12.如示例9所述的方法，其中，所述仲裁包括：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量低于所述仲裁阈值并且所述第二解码集群的指令解码队列具有用于所述数量的对应微操作的可用存储空间时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

示例13.如示例9所述的方法，进一步包括：

读取来自所述第二解码集群的数据结构的一个或多个位，所述一个或多个位指示所述微代码定序器中的用于所述第二指令块的指令的对应微操作的所述数量；以及

响应于对所述第二指令块的指令进行解码的请求而将所述一个或多个位发送至所述仲裁电路。

示例14.如示例13所述的方法，进一步包括：

读取来自所述第二解码集群的所述数据结构的进入点值，所述进入点值指示用于所述第二指令块的指令的对应微操作的所述存储器中的进入点；以及

响应于对所述第二指令块的指令进行解码的所述请求而将所述进入点值和所述一个或多个位发送至所述仲裁电路。

示例15.如示例9所述的方法，其中，所述仲裁包括：当所述第一指令块的指令在所述微代码定序器中具有一个或多个对应微操作时，允许对所述第一指令块进行解码的所述第一解码集群而不是对所述第二指令块进行解码的所述第二解码集群对所述存储器的所述共享读取端口的访问。

示例16.如示例9所述的方法，其中，所述存储器的所述共享读取端口是到所述微代码定序器的所述存储器中的唯一读取端口。

示例17.一种硬件处理器核，包括：

第一解码集群，包括多个解码器电路；

第二解码集群，包括多个解码器电路；

分支预测器，用于标识第一指令块和按程序顺序比所述第一指令块更年轻的第二指令块，用于使所述第一指令块被发送至所述第一解码集群以用于解码，并且用于使所述第二指令块被发送至所述第二解码集群以用于解码；

微代码定序器，包括存储器，所述存储器存储多个微操作；以及

仲裁电路，用于仲裁所述第一解码集群和所述第二解码集群对所述存储器的共享读取端口的访问，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的数量低于仲裁阈值时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

示例18.如示例17所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量高于或等于所述仲裁阈值时，使所述第二解码集群对所述微代码定序器的所述存储器的所述共享读取端口的访问停止，直到所述第二指令块是正在由所述硬件处理器核解码的按程序顺序的最老指令块。

示例19.如示例18所述的硬件处理器核，其中，所述停止是所述第二解码集群的解码的停止。

示例20.如示例17所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量低于所述仲裁阈值并且所述第二解码集群的指令解码队列具有用于所述数量的对应微操作的可用存储空间时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

示例21.如示例17所述的硬件处理器核，其中，所述第二解码集群包括数据结构，所述数据结构用于存储一个或多个位，所述一个或多个位指示所述微代码定序器中的用于所述第二指令块的指令的对应微操作的所述数量，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的请求而将所述一个或多个位发送至所述仲裁电路。

示例22.如示例21所述的硬件处理器核，其中，所述第二解码集群的所述数据结构用于存储进入点值，所述进入点值指示用于所述第二指令块的指令的对应微操作的所述存储器中的进入点，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的所述请求而将所述进入点值和所述一个或多个位发送至所述仲裁电路。

示例23.如示例17所述的硬件处理器核，其中，所述仲裁电路用于：当所述第一指令块的指令在所述微代码定序器中具有一个或多个对应微操作时，允许对所述第一指令块进行解码的所述第一解码集群而不是对所述第二指令块进行解码的所述第二解码集群对所述存储器的所述共享读取端口的访问。

示例24.如示例17所述的硬件处理器核，其中，所述存储器的所述共享读取端口是到所述微代码定序器的所述存储器中的唯一读取端口。

在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码在由硬件处理器执行时使得该硬件处理器执行本文中所公开的任何方法。装置可如在具体实施方式中所描述。方法可如在具体实施方式中所描述。

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年11月的

64和IA-32架构软件开发者手册；并且参见2018年10月的

架构指令集扩展编程参考)。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性图形处理器。随后是示例性核架构和示例性处理器和计算机架构的描述。

示例性核架构

有序和乱序核框图

图7A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图7B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图7A-图7B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图7A中，处理器流水线700包括取出级702、长度解码级704、解码级706、分配级708、重命名级710、调度(也被称为分派或发布)级712、寄存器读取/存储器读取级714、执行级716、写回/存储器写入级718、异常处置级722和提交级724。

图7B示出处理器核790，该处理器核790包括前端单元730，该前端单元730耦合到执行引擎单元750，并且前端单元730和执行引擎单元750两者都耦合到存储器单元770。核790可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核790可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元730包括分支预测单元732，该分支预测单元732耦合到指令高速缓存单元734，该指令高速缓存单元734耦合到指令转换后备缓冲器(TLB)736，该指令转换后备缓冲器736耦合到指令取出单元738，该指令取出单元738耦合到解码单元740。解码单元740(或解码器或解码器单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元740可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核790包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元740中，或以其他方式在前端单元730内)。解码单元740耦合到执行引擎单元750中的重命名/分配器单元752。

执行引擎单元750包括重命名/分配器单元752，该重命名/分配器单元752耦合到引退单元754和一个或多个调度器单元的集合756。(多个)调度器单元756表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元756耦合到(多个)物理寄存器堆单元758。(多个)物理寄存器堆单元758中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元758包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元758由引退单元754重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元754和(多个)物理寄存器堆单元758耦合到(多个)执行集群760。(多个)执行集群760包括一个或多个执行单元的集合762以及一个或多个存储器访问单元的集合764。执行单元762可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元756、(多个)物理寄存器堆单元758和(多个)执行集群760示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元764的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合764耦合到存储器单元770，该存储器单元770包括数据TLB单元772，该数据TLB单元772耦合到数据高速缓存单元774，该数据高速缓存单元774耦合到第二级(L2)高速缓存单元776。在一个示例性实施例中，存储器访问单元764可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元770中的数据TLB单元772。指令高速缓存单元734还耦合到存储器单元770中的第二级(L2)高速缓存单元776。L2高速缓存单元776耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

在某些实施例中，包括预取电路778以预取数据，例如从而预测访问地址并将针对那些地址的数据(例如，从存储器780)带至一个或多个高速缓存中。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线700：1)指令取出738执行取出级702和长度解码级704；2)解码单元740执行解码级706；3)重命名/分配器单元752执行分配级708和重命名级710；4)(多个)调度器单元756执行调度级712；5)(多个)物理寄存器堆单元758和存储器单元770执行寄存器读取/存储器读取级714；执行集群760执行执行级716；6)存储器单元770和(多个)物理寄存器堆单元758执行写回/存储器写入级718；7)各单元可牵涉到异常处置级722；以及8)引退单元754和(多个)物理寄存器堆单元758执行提交级724。

核790可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核790包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元734/774以及共享的L2高速缓存单元776，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图8A-图8B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图8A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络802的连接及其第二级(L2)高速缓存的本地子集804的框图。在一个实施例中，指令解码单元800支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存806允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元808和向量单元810使用分开的寄存器集合(分别为标量寄存器812和向量寄存器814)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存806读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集804是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集804的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集804中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集804中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向512位宽。

图8B是根据本公开的实施例的图8A中的处理器核的一部分的展开图。图8B包括L1高速缓存804的L1数据高速缓存806A部分，以及关于向量单元810和向量寄存器814的更多细节。具体地，向量单元810是16宽向量处理单元(VPU)(见16宽ALU 828)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元820支持对寄存器输入的混合，通过数值转换单元822A-B支持数值转换，并且通过复制单元824支持对存储器输入的复制。写掩码寄存器826允许掩蔽所得的向量写入。

图9是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器900的框图。图9中的实线框图示具有单个核902A、系统代理910、一个或多个总线控制器单元的集合916的处理器900，而虚线框的任选增加图示具有多个核902A-N、系统代理单元910中的一个或多个集成存储器控制器单元的集合914以及专用逻辑908的替代处理器900。

因此，处理器900的不同实现可包括：1)CPU，其中专用逻辑908是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核902A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核902A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核902A-N是大量通用有序核。因此，处理器900可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器900可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存904A-904N、一个或多个共享高速缓存单元的集合906、以及耦合到集成存储器控制器单元的集合914的外部存储器(未示出)。共享高速缓存单元的集合906可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元912将集成图形逻辑908、共享高速缓存单元的集合906以及系统代理单元910/(多个)集成存储器控制器单元914互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元906与核902A-N之间维持一致性。

在一些实施例中，一个或多个核902A-N能够实现多线程化。系统代理910包括协调和操作核902A-N的那些部件。系统代理单元910可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核902A-N以及集成图形逻辑908的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核902A-N在架构指令集方面可以是同构的或异构的；即，核902A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图10-图13是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图10，所示出的是根据本公开一个实施例的系统1000的框图。系统1000可以包括一个或多个处理器1010、1015，这些处理器耦合到控制器中枢1020。在一个实施例中，控制器中枢1020包括图形存储器控制器中枢(GMCH)1090和输入/输出中枢(IOH)1050(其可以在分开的芯片上)；GMCH 1090包括存储器和图形控制器，存储器1040和协处理器1045耦合到该存储器和图形控制器；IOH 1050将输入/输出(I/O)设备1060耦合到GMCH1090。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1040和协处理器1045直接耦合到处理器1010，并且控制器中枢1020与IOH1050处于单个芯片中。存储器1040可以包括微代码定序器(MS)仲裁代码1040A，例如，用于存储当被执行时使处理器执行本公开的任何方法的代码。

附加的处理器1015的任选性在图10中通过虚线来表示。每一处理器1010、1015可包括本文中描述的处理核中的一个或多个，并且可以是处理器900的某一版本。

存储器1040可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1020经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1095来与(多个)处理器1010、1015进行通信。

在一个实施例中，协处理器1045是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1020可以包括集成图形加速器。

在物理资源1010、1015之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1010执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1010将这些协处理器指令识别为具有应当由附连的协处理器1045执行的类型。因此，处理器1010在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1045。(多个)协处理器1045接受并执行所接收的协处理器指令。

现在参见图11，所示出的是根据本公开的实施例的第一更具体的示例性系统1100的框图。如图11中所示，多处理器系统1100是点对点互连系统，并且包括经由点对点互连1150耦合的第一处理器1170和第二处理器1180。处理器1170和1180中的每一个都可以是处理器900的某一版本。在本公开的一个实施例中，处理器1170和1180分别是处理器1010和1015，而协处理器1138是协处理器1045。在另一实施例中，处理器1170和1180分别是处理器1010和协处理器1045。

处理器1170和1180示出为分别包括集成存储器控制器(IMC)单元1172和1182。处理器1170还包括作为其总线控制器单元的一部分的点对点(P-P)接口1176和1178；类似地，第二处理器1180包括P-P接口1186和1188。处理器1170、1180可以经由使用点对点(P-P)接口电路1178、1188的P-P接口1150来交换信息。如图11中所示，IMC 1172和1182将处理器耦合到相应的存储器，即存储器1132和存储器1134，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1170、1180可各自经由使用点对点接口电路1176、1194、1186、1198的各个P-P接口1152、1154来与芯片组1190交换信息。芯片组1190可以任选地经由高性能接口1139来与协处理器1138交换信息。在一个实施例中，协处理器1138是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1190可以经由接口1196耦合到第一总线1116。在一个实施例中，第一总线1116可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。

如图11中所示，各种I/O设备1114可连同总线桥1118一起耦合到第一总线1116，该总线桥1118将第一总线1116耦合到第二总线1120。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1115耦合到第一总线1116。在一个实施例中，第二总线1120可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1120，这些设备包括例如键盘和/或鼠标1122、通信设备1127以及存储单元1128，该存储单元1128诸如可包括指令/代码和数据1130的盘驱动器或者其他大容量存储设备。此外，音频I/O 1124可以被耦合到第二总线1120。注意，其他架构是可能的。例如，代替图11的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图12，示出的是根据本公开的实施例的第二更具体的示例性系统1200的框图。图11和12中的类似元件使用类似的附图标记，并且从图12中省略了图11的某些方面以避免混淆图12的其他方面。

图12图示处理器1170、1180可分别包括集成存储器和I/O控制逻辑(“CL”)1172和1182。因此，CL 1172、1182包括集成存储器控制器单元，并包括I/O控制逻辑。图12图示不仅存储器1132、1134耦合到CL 1172、1182，而且I/O设备1214也耦合到控制逻辑1172、1182。传统I/O设备1215被耦合到芯片组1190。

现在参考图13，示出的是根据本公开的实施例的SoC 1300的框图。图9中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图13中，(多个)互连单元1302被耦合到：应用处理器1310，其包括一个或多个核的集合902A-N以及(多个)共享高速缓存单元906；系统代理单元910；(多个)总线控制器单元916；(多个)集成存储器控制器单元914；一个或多个协处理器的集合1320，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1330；直接存储器访问(DMA)单元1332；以及用于耦合到一个或多个外部显示器的显示单元1340。在一个实施例中，(多个)协处理器1320包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图11中图示的代码1130)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图14是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图14示出可使用x86编译器1404来编译高级语言1402形式的程序，以生成可由具有至少一个x86指令集核的处理器1416原生执行的x86二进制代码1406。具有至少一个x86指令集核的处理器1416表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的

处理器基本相同的功能的任何处理器：1)

x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的

处理器上运行以便取得与具有至少一个x86指令集核的

处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1404表示可操作用于生成x86二进制代码1406(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1416上执行。类似地，图14示出可以使用替代的指令集编译器1408来编译高级语言1402形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1414(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1410。指令转换器1412用于将x86二进制代码1406转换成可以由不具有x86指令集核的处理器1414原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1410相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1412通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1406的软件、固件、硬件或其组合。

Claims (24)

1.一种硬件处理器核，包括：

第一解码集群，包括多个解码器电路；

第二解码集群，包括多个解码器电路；

取出电路，用于取出第一指令块并且将所述第一指令块发送至所述第一解码集群以用于解码，并且取出按程序顺序比所述第一指令块更年轻的第二指令块并且将所述第二指令块发送至所述第二解码集群以用于解码；

微代码定序器，包括存储器，所述存储器存储多个微操作；以及

仲裁电路，用于仲裁所述第一解码集群和所述第二解码集群对所述存储器的共享读取端口的访问，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的数量低于仲裁阈值时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

2.如权利要求1所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量高于或等于所述仲裁阈值时，使所述第二解码集群对所述微代码定序器的所述存储器的所述共享读取端口的访问停止，直到所述第二指令块是正在由所述硬件处理器核解码的按程序顺序的最老指令块。

3.如权利要求2所述的硬件处理器核，其中，所述停止是所述第二解码集群的解码的停止。

4.如权利要求1所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量低于所述仲裁阈值并且所述第二解码集群的指令解码队列具有用于所述数量的对应微操作的可用存储空间时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

5.如权利要求1所述的硬件处理器核，其中，所述第二解码集群包括数据结构，所述数据结构用于存储一个或多个位，所述一个或多个位指示所述微代码定序器中的用于所述第二指令块的指令的对应微操作的所述数量，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的请求而将所述一个或多个位发送至所述仲裁电路。

6.如权利要求5所述的硬件处理器核，其中，所述第二解码集群的所述数据结构用于存储进入点值，所述进入点值指示用于所述第二指令块的指令的对应微操作的所述存储器中的进入点，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的所述请求而将所述进入点值和所述一个或多个位发送至所述仲裁电路。

7.如权利要求1所述的硬件处理器核，其中，所述仲裁电路用于：当所述第一指令块的指令在所述微代码定序器中具有一个或多个对应微操作时，允许对所述第一指令块进行解码的所述第一解码集群而不是对所述第二指令块进行解码的所述第二解码集群对所述存储器的所述共享读取端口的访问。

8.如权利要求1-7中任一项所述的硬件处理器核，其中，所述存储器的所述共享读取端口是到所述微代码定序器的所述存储器中的唯一读取端口。

9.一种方法，包括：

将第一指令块发送至处理器的第一解码集群以用于解码，所述第一解码集群包括多个解码器电路；

将按程序顺序比所述第一指令块更年轻的第二指令块发送至所述处理器的第二解码集群以用于解码，所述第二解码集群包括多个解码器电路；以及

经由所述处理器的仲裁电路，仲裁所述第一解码集群和所述第二解码集群对包括存储多个微操作的存储器的微代码定序器的共享读取端口的访问，以在所述第二指令块的指令在所述微代码定序器中的对应微操作的数量低于仲裁阈值时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述共享读取端口的访问。

10.如权利要求9所述的方法，其中，所述仲裁包括：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量高于或等于所述仲裁阈值时，使所述第二解码集群对所述微代码定序器的所述存储器的所述共享读取端口的访问停止，直到所述第二指令块是正在由所述第一解码集群和所述第二解码集群解码的按程序顺序的最老指令块。

11.如权利要求10所述的方法，其中，所述停止是所述第二解码集群的解码的停止。

12.如权利要求9所述的方法，其中，所述仲裁包括：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量低于所述仲裁阈值并且所述第二解码集群的指令解码队列具有用于所述数量的对应微操作的可用存储空间时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

13.如权利要求9所述的方法，进一步包括：

读取来自所述第二解码集群的数据结构的一个或多个位，所述一个或多个位指示所述微代码定序器中的用于所述第二指令块的指令的对应微操作的所述数量；以及

响应于对所述第二指令块的指令进行解码的请求而将所述一个或多个位发送至所述仲裁电路。

14.如权利要求13所述的方法，进一步包括：

读取来自所述第二解码集群的所述数据结构的进入点值，所述进入点值指示用于所述第二指令块的指令的对应微操作的所述存储器中的进入点；以及

响应于对所述第二指令块的指令进行解码的所述请求而将所述进入点值和所述一个或多个位发送至所述仲裁电路。

15.如权利要求9所述的方法，其中，所述仲裁包括：当所述第一指令块的指令在所述微代码定序器中具有一个或多个对应微操作时，允许对所述第一指令块进行解码的所述第一解码集群而不是对所述第二指令块进行解码的所述第二解码集群对所述存储器的所述共享读取端口的访问。

16.如权利要求9-15中任一项所述的方法，其中，所述存储器的所述共享读取端口是到所述微代码定序器的所述存储器中的唯一读取端口。

17.一种硬件处理器核，包括：

第一解码集群，包括多个解码器电路；

第二解码集群，包括多个解码器电路；

分支预测器，用于标识第一指令块和按程序顺序比所述第一指令块更年轻的第二指令块，用于使所述第一指令块被发送至所述第一解码集群以用于解码，并且用于使所述第二指令块被发送至所述第二解码集群以用于解码；

微代码定序器，包括存储器，所述存储器存储多个微操作；以及

仲裁电路，用于仲裁所述第一解码集群和所述第二解码集群对所述存储器的共享读取端口的访问，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的数量低于仲裁阈值时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

18.如权利要求17所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量高于或等于所述仲裁阈值时，使所述第二解码集群对所述微代码定序器的所述存储器的所述共享读取端口的访问停止，直到所述第二指令块是正在由所述硬件处理器核解码的按程序顺序的最老指令块。

19.如权利要求18所述的硬件处理器核，其中，所述停止是所述第二解码集群的解码的停止。

20.如权利要求17所述的硬件处理器核，其中，所述仲裁电路用于：当所述第二指令块的指令在所述微代码定序器中的对应微操作的所述数量低于所述仲裁阈值并且所述第二解码集群的指令解码队列具有用于所述数量的对应微操作的可用存储空间时，允许对所述第二指令块进行解码的所述第二解码集群而不是对所述第一指令块进行解码的所述第一解码集群对所述存储器的所述共享读取端口的访问。

21.如权利要求17所述的硬件处理器核，其中，所述第二解码集群包括数据结构，所述数据结构用于存储一个或多个位，所述一个或多个位指示所述微代码定序器中的用于所述第二指令块的指令的对应微操作的所述数量，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的请求而将所述一个或多个位发送至所述仲裁电路。

22.如权利要求21所述的硬件处理器核，其中，所述第二解码集群的所述数据结构用于存储进入点值，所述进入点值指示用于所述第二指令块的指令的对应微操作的所述存储器中的进入点，并且所述第二解码集群用于响应于对所述第二指令块的指令进行解码的所述请求而将所述进入点值和所述一个或多个位发送至所述仲裁电路。

23.如权利要求17所述的硬件处理器核，其中，所述仲裁电路用于：当所述第一指令块的指令在所述微代码定序器中具有一个或多个对应微操作时，允许对所述第一指令块进行解码的所述第一解码集群而不是对所述第二指令块进行解码的所述第二解码集群对所述存储器的所述共享读取端口的访问。

24.如权利要求17-23中任一项所述的硬件处理器核，其中，所述存储器的所述共享读取端口是到所述微代码定序器的所述存储器中的唯一读取端口。

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