CN112241288A - 在硬件中检测条件分支的动态控制流重汇聚点 - Google Patents

Abstract

本申请公开了在硬件中检测条件分支的动态控制流重汇聚点。与用于关键分支的自动断言的硬件有关的系统、方法和装置。在一个实施例中，处理器核包括：解码器，用于将指令解码为经解码的指令；执行单元，用于执行经解码的指令；分支预测期电路，用于预测分支指令的未来结果；以及分支断言管理器电路，用于禁用对包括分支指令的条件关键分支的所预测的未来结果的使用。

Description

在硬件中检测条件分支的动态控制流重汇聚点

相关申请的交叉引用

本专利申请要求2019年7月19日提交的、题为“用于关键分支的自动断言的硬件(Hardware for Auto-Predication of Critical Branches)”美国临时专利申请第第62/876,463号的权益，该美国临时专利申请通过引用被整体结合于此。

技术领域

本公开总体上关于电子学，并且更具体地关于用于检测条件分支的动态控制流重汇聚点的硬件。

技术背景

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可以指宏指令或指微指令，该宏指令例如提供给处理器供执行的指令，该微指令例如由处理器的解码器对宏指令解码所产生的指令。

附图说明

将参考附图描述本公开的各实施例，在附图中：

图1图示根据本公开的实施例的包括处理器核的计算机系统。

图2图示根据本公开的实施例的数据依赖关系图，该数据依赖关系图描绘对E-D边的分支误预测对于程序关键路径的影响。

图3A展示根据本公开的实施例的由于由断言进行的额外分配而导致的关键路径的变化。

图3B图示根据本公开的实施例的在所断言的分支之后的完全相关的分支的示例。

图3C图示根据本公开的实施例的在其中关键的长等待时间加载依赖于所断言的分支结果的示例。

图4图示根据本公开的实施例的向前进展的条件引导分支的三种类型的汇聚。

图5图示根据本公开的实施例的将向前进展的条件引导分支的一类汇聚用于向后进展的条件引导分支。

图6图示根据本公开的实施例的关键分支的自动断言(ACB)电路的动态监测元件。

图7图示根据本公开的实施例的关键分支的自动断言(ACB)电路与处理器核的流水线级的微架构交互。

图8图示根据本公开的实施例的汇聚检测器的有限状态机(FSM)。

图9图示根据本公开的实施例的用于设计FSM模型的流程图。

图10图示出根据本公开的实施例的流程图。

图11A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图11B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图12A是图示根据本公开的实施例的用于图11A和图11B中的通用向量友好指令格式的字段的框图。

图12B是图示根据本公开的一个实施例的构成完整操作码字段的图12A中的专用向量友好指令格式的字段的框图。

图12C是图示根据本公开的一个实施例的构成寄存储器索引字段的图12A中的专用向量友好指令格式的字段的框图。

图12D是图示根据本公开的一个实施例的构成扩充操作字段1150的图12A中的专用向量友好指令格式的字段的框图。

图13是根据本公开的一个实施例的寄存器架构的框图。

图14A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图14B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的、乱序发布/执行架构核两者的框图。

图15A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图15B是根据本公开的实施例的图15A中的处理器核的一部分的展开图。

图16是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图17是根据本公开的一个实施例的系统的框图。

图18是根据本公开的实施例的更具体的示例性系统的框图。

图19示出的是根据本公开的实施例的第二更具体的示例性系统的框图。

图20示出的是根据本公开的实施例的芯片上系统(SoC)的框图。

图21是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多特定细节。然而，应当理解，可不利用这些特定细节来实践本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免混淆对本描述的理解。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

(例如，具有一个或多个核的)(例如，硬件)处理器可执行指令(例如，指令的线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核)可响应于该请求来执行该操作。软件可包括一个或多个分支(例如，分支指令)，这一个或多个分支导致与按程序顺序不同的指令序列的执行。分支指令可以是无条件分支或条件分支，无条件分支总是导致分支，条件分支取决于某(些)条件可导致分支或可不导致分支。某些处理器被流水线化以允许更快地完成更多指令。这一般意味着在先前指令的执行开始之前，在后的指令不等待先前指令完成。然而，由于条件分支的存在，该方式的问题产生。具体而言，当处理器遇到条件分支并且该条件的结果还未被计算出时，处理器不知晓是否要采用该分支。分支预测是某些处理器用来决策是否采取条件分支的技术。尽可能准确地获得该信息是重要的，因为不正确的预测(例如，误预测)将使某些处理器抛弃所有不必被执行的指令并以指令的正确集合重新开始，例如，该过程对于深度流水线化的处理器尤其昂贵。

在一个实施例中，处理器的分支预测器例如以增加的乱序深度和宽度激进地推测并获得显著性能。遗憾的是，存在仍难以预测的分支，并且对这些分支的误推测严重地限制未来处理器的性能可缩放性。用于缓解该问题的一个潜在解决方案是通过用数据依赖关系替代控制依赖关系来断言分支。在某些实施例中，令人遗憾地，该技术对于性能是非常昂贵的，因为它抑制指令级并行性。为了克服该限制，一个提议是在运行时选择性地对具有低分支预测置信度的难以预测的分支应用断言。然而，那个提议未完全理解抑制推测时所涉及的微妙的权衡，因此会遭受对某些工作负荷的性能降级。此外，那个提议需要不仅对于硬件而且对于编译器以及指令集架构的显著改变，从而使得在某些实施例中实现方式是复杂且具有挑战性的。

本文中的某些实施例使用程序关键性来建立对预测与断言之间的权衡的根本性理解。本文中的某些实施例涉及明智地仅对于对性能关键的分支禁用推测的仅硬件解决方案，例如，其实施例可被称为关键分支的自动断言(ACB)。与现有方式不同，ACB使用精细的性能监测机制来衡量限制推测的有效性，因此不遭受性能反转。在一个实施例中，分支断言管理器(例如，ACB电路)例如在减少由于误推测而导致的流水线转储清除的同时增加大约384字节的附加硬件且不增加软件支持，由此使其成为有助于功率和性能两者的独特特征。

图1图示根据本公开的实施例的包括处理器核109的计算机系统100。处理器核109可包括分支断言管理器110，该分支断言管理器110例如包括如本文中所讨论的ACB功能。根据本公开的实施例，所描绘的计算机系统100包括流水线化的处理器核109(1)-109(N)中的分支预测器120和分支地址计算器142(BAC)。参考图1，流水线化的处理器核(例如，109(1))包括指令指针生成(IP Gen)级111、取出级130、解码级140和执行级150。在某些实施例中，引退级(例如，包括重排序缓存器(ROB))在执行级150之后。在一个实施例中，计算机系统100(例如，其处理器)包括多个核109(1-N)，其中，N是任何正整数。在另一实施例中，计算机系统100(例如，其处理器)包括单个核。在某些实施例中，每个处理器核109(1-N)实例支持多线程操作(例如，在第一逻辑核和第二逻辑核上执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程操作，各种方式包括时间切片的多线程操作、同时多线程操作(其中，单个物理核为物理核正在同时进行多线程操作的多个线程中的每一个线程提供逻辑核)或其组合(例如，时间切片的取出和解码以及此后的同时多线程操作)。在所描绘的实施例中，每个单个的处理器核109(1)至109(N)包括分支预测器120的实例。分支预测器120可包括分支目标缓冲器(BTB)124。

在某些实施例中，分支目标缓冲器124(例如，在分支预测器阵列中)存储与多条分支指令(例如，代码段中已被执行了多次的分支指令)中的每条分支指令对应的所预测的目标指令。在所描绘的实施例中，分支地址计算器(BAC)142被包括，该分支地址计算器(BAC)142访问(例如，包括)返回栈缓冲器144(RSB)。在某些实施例中，返回栈缓冲器144用于(例如，在后进数据为先出数据(LIFO)的栈数据结构中)存储(例如，将它们的返回地址推到栈上的)任何CALL(调用)指令的返回地址。

使用分支地址计算器(BAC)142来计算针对某些类型的分支指令的地址和/或验证由分支预测器(例如，BTB)作出的分支预测。在某些实施例中，分支地址计算器执行分支目标计算和/或下一顺序线性地址计算。在某些实施例中，分支地址计算器基于地址计算来执行对分支的静态预测。

在某些实施例中，分支地址计算器142包含用于保持跟踪CALL指令的返回地址的返回栈缓冲器144。在一个实施例中，分支地址计算器尝试校正由分支预测器120作出的任何不适当的预测，以减少分支误预测损失。作为一个示例，分支地址计算器针对其目标可仅从分支指令和指令指针确定的那些分支验证分支预测。

在某些实施例中，分支地址计算器142维护被用作用于确定返回指令的目标地址的分支预测机制的返回栈缓冲器144，例如，其中，返回栈缓冲器通过监测所有的“调用子例程”和“从子例程的返回”分支指令进行操作。在一个实施例中，当分支地址计算器检测到“调用子例程”分支指令时，分支地址计算器将下一指令的地址推到返回栈缓冲器上，例如，其中栈指针的顶部标记返回栈缓冲器的顶部。在该实施例中，通过将紧跟每条“调用子例程”指令的地址推到返回栈缓冲器上，返回栈缓冲器包含返回地址的栈。当分支地址计算器稍后检测到“来自子例程的返回”分支指令时，分支地址计算器使顶部返回地址离开返回栈缓冲器而出栈，以便例如验证由分支预测器120预测的返回地址。在一个实施例中，对于引导分支类型，分支地址计算器用于对于例如条件分支(例如，总是)预测被采用，并且如果分支预测器对于引导分支不预测被采用，则分支地址计算器覆盖分支预测器的遗漏的预测或不适当的预测。

图1中的核109包括用于证实由分支预测器120作出的分支预测。(例如，BTB 124中的)每个分支预测器120条目可进一步包括有效字段和束地址(BA)字段，该有效字段和BA字段被用于增加准确性并证实由分支预测器120执行的分支预测，如下文更详细地所讨论。在一个实施例中，有效字段和BA字段各自由1位的字段组成。然而，在其他实施例中，有效字段和BA字段的尺寸可有所不同。在一个实施例中，取出的指令(例如，由BAC 142从线137)被发送到解码器146以进行解码，并且经解码的指令被发送到执行单元154以进行执行。

所描绘的计算机系统100包括网络设备101、输入/输出(I/O)电路103(例如，键盘)、显示器105和系统总线(例如，互连)107。

在一个实施例中，存储在分支预测器120中的分支指令被编译器预先选为将被采用的分支指令。在某些实施例中，被示出为存储在图1的存储器102中的编译器代码104包括代码序列，该代码序列当被执行时，将以高级语言编写的程序的源代码转换为可执行机器代码。在一个实施例中，编译器代码104进一步包括预测针对分支指令的目标指令(例如，可能被采用的分支指令(例如，被预先选择的分支指令))的附加的分支预测器代码106。此后，用针对分支指令的目标指令来更新分支预测器120(例如，其BTB 124)。在一个实施例中，软件管理硬件BTB，例如，其中软件指定预测模式，或者其中由对BTB写入的指令的模式隐式地定义的预测模式也对条目中的模式位进行置位。

如下文所讨论，所描绘的核(例如，其分支预测器120)包括对一个或多个寄存器的访问。在某些实施例中，核包括一个或多个通用寄存器108。

在某些实施例中，(例如，分支预测器124的BTB 124中的)用于分支预测器120的每个条目包括标签字段和目标字段。在一个实施例中，BTB中的每个条目的标签字段存储标识分支指令的指令指针(例如，存储器地址)的至少部分。在一个实施例中，BTB中的每个条目的标签字段存储标识代码中的分支指令的指令指针(例如，存储器地址)。在一个实施例中，目标字段存储针对在同一条目的标签字段中标识的分支指令的目标的指令指针的至少部分。此外，在其他实施例中，(例如，分支预测器120的BTB 124中的)用于分支预测器120的条目包括一个或多个其他字段。在某些实施例中，条目不包括用于辅助关于分支指令是否被采用的预测的单独字段，例如，如果分支指令存在(例如，存在于BTB中)，则认为要采用该分支指令。

如图1中所示，IP生成级111的IP Gen多路复用器113从线114A接收指令指针。经由线115A而提供的指令指针由递增器电路115生成，该递增器电路115从路径113A接收最新的指令指针的副本。递增器电路115可将当前指令指针递增预定量，以从当前正由核执行的程序序列获得下一顺序指令。

在一个实施例中，在从IP Gen多路复用器113接收到IP时，分支预测器120将IP的部分与分支预测器120(例如，BTB 124)中的每个条目的标签字段进行比较。如果未发现IP与分支预测器120的标签字段之间的匹配，则在该实施例中，IP Gen多路复用器将继续将下一顺序IP选为要取出的下一指令。相反，如果检测到匹配，则分支预测器120读取与IP匹配的分支预测器条目的有效字段。如果有效字段未被置位(例如，具有逻辑值0)，则分支预测器120将相应条目视为是“无效的”，并且在该实施例中将忽视IP与相应条目的标签之间的匹配，并且例如相应条目的分支目标将不被转发到IP Gen多路复用器。另一方面，如果匹配条目的有效字段被置位(例如，具有逻辑值1)，则在该实施例中，分支预测器120继续执行指令指针(IP)的预订部分与匹配的分支预测器条目的分支地址(BA)字段之间的逻辑比较。如果“可允许条件”存在，则匹配的条目的分支目标将被转发到IP Gen多路复用器，否则分支预测期120忽视IP与分支预测器条目的标签之间的匹配。在一些实施例中，不仅从当前分支IP，而且还从全局历史的至少部分形成条目指示符。

更具体地，在一个实施例中，BA字段指示相应的分支指令被存储在高速缓存存储器132的行内的何处。在某些实施例中，处理器能够发起每时钟周期多条指令的执行，其中，指令不是相互依赖的且不使用相同的执行资源。

例如，图1中示出的指令高速缓存132的每一行包括多条指令(例如，六条指令)。此外，在该实施例中，响应于由取出单元134进行的取出操作，指令高速缓存132(例如，在“命中”的情况下)通过将高速缓存的整行提供给取出单元132来进行响应。高速缓存的行内的指令可成组为分开的“束”。例如，如图1中所示，高速缓存行133中的前三条指令可被寻址为束0，并且接下来的三条指令可被寻址为束1。束中的指令中的每条指令可独立于彼此(例如，可被同时发布以用于执行)。在某些实施例中，使用分支预测器120条目中提供的BA字段来标识与相应条目对应的分支指令的束地址。例如，在一个实施例中，BA标识分支指令被存储在特定高速缓存行的第一束还是第二束中。

在一个实施例中，分支预测器120执行匹配的条目的BA字段与IP的预定部分之间的逻辑比较，以确定“可允许条件”是否存在。例如，在一个实施例中，IP的第五个位的位置(例如，IP[4])与匹配的(例如，BTB)条目的BA字段进行比较。在一个实施例中，当IP[4]不大于BA时，可允许条件存在。此类可允许条件有助于防止可不被执行的分支指令的明显不必要的预测。也就是说，当在进行与分支预测器120的标签的比较时考虑少于全部的IP时，可能具有与标签的匹配，该匹配可能不是真匹配。然而，IP与分支预测器的标签之间的匹配指示：包括与相应分支预测器条目对应的分支指令的高速缓存的特定行可能将要被执行。具体而言，如果IP的束地址不大于匹配的分支预测器条目的BA字段，则相应高速缓存行中的分支指令不久将要被执行。因此，在某些实施例中，可通过继续取出分支指令的目标来实现性能益处。

如上文所讨论，如果“可允许条件”存在，则在该示例中，匹配的条目的分支目标将被转发到IP Gen多路复用器。否则，分支预测器将忽视IP与标签之间的匹配。在一个实施例中，从分支预测器转发的分支目标在被发送到IP Gen多路复用器之前，最初被发送到分支预测(BP)重引导多路复用器128。如图1中所示，BP重引导多路复用器128也可从其他分支预测设备接收指令指针。在一个实施例中，由BP重引导多路复用器接收的输入线将被优先考虑以确定哪条输入线将被允许通过BP重引导多路复用器而到IP Gen多路复用器上。

除了将分支目标转发到BP重引导多路复用器之外，在检测到IP与分支预测器的标签之间的匹配时，匹配的分支预测器条目的BA被转发到分支地址计算器(BAC)142。BAC 142在图1中示出为位于解码级140中，但是其可位于其他(多个)级中。BAC还可经由线137从取出单元134接收高速缓存行。

在该示例中，由IP Gen多路复用器选择的IP还经由数据线135被转发到取出单元134。一旦由取出单元134接收到IP，与该IP对应的高速缓存行就从指令高速缓存132被取出。从指令高速缓存接收的高速缓存行经由数据线137被转发到BAC。

当在该示例中接收到BA时，BAC将读取该BA以确定(例如，在匹配的分支预测器条目中标识的)被预先选择的分支指令是否位于要由BAC接收的下一高速缓存行(例如，高速缓存行的第一束或第二束)中。在一个实施例中，分支指令在高速缓存行的束内位于何处是预定的(例如，在三条指令的束中，分支指令将被存储为第二条指令)。

在替代实施例中，BA包括用于更具体地标识分支指令在高速缓存行内的地址的附加位。因此，分支指令将不限于束内的特定指令位置。

在BAC确定了预先选择的分支指令在高速缓存行内的地址并且已从取出单元接收到相应的高速缓存行之后，BAC将对相应指令解码以验证IP真正地与分支指令对应。如果在接收到的高速缓存行中由BA寻址的指令是分支指令，则没有针对分支预测的校正是必要的。相反，如果高速缓存行中的相应指令不是分支指令(即，IP不与分支指令对应)，则BAC将会将消息发送到分支预测器以使相应的分支预测器条目无效，从而防止对同一分支预测器条目的类似的误预测。此后，被无效的分支预测器条目将由新的分支预测器条目覆写。

此外，在一个实施例中，BAC将会将IP递增预定量，并经由数据线145将经递增的IP转发到BP重定向多路复用器128，例如，来自BAC的数据线145将优先于来自分支预测器的数据线。结果，经递增的IP将被转发到IP Gen多路复用器并被传递到取出单元，以便通过取出按顺序在IP之后的指令来校正分支误预测。

在某些实施例中，分支断言管理器电路110允许对预测的断言，以便例如选择性地对预测进行断言，从而替代地提供(例如，取出)条件分支的要采用部分和不要采用部分两者，但是最终执行依赖于分支结果。在某些实施例中，分支断言管理器电路110包括以下各项中的一项或以下各项的任何组合：ACB表112、关键表114、体尺寸范围至M(BSRM)表116、跟踪状态118、ACB上下文、或汇聚检测器122(例如，包括学习表)。

在一个实施例中，跟踪状态保持跟踪检测到的重汇聚点是否在两条路径上被观察到足够的次数以断定对其的置信度。在一个实施例中，当使用FSM(例如，由对应电路实现的FSM)不知晓汇聚(例如，重汇聚)点时，使用学习表来发现汇聚(例如，重汇聚)点。在一个实施例中，在使用学习表检测到汇聚(例如，重汇聚)点之后，利用跟踪状态(例如，汇聚置信度跟踪)。

在一个实施例中，高准确性分支预测器允许乱序(OOO)(例如，按照与程序顺序不同的顺序执行指令)处理器激进地对分支推测，并且以高水平的处理器深度和宽度来获得显著的性能。遗憾的是，仍存在对分支预测器而言难以预测的分支类别。由于在推测错误时的流水线转储清除和重新执行，因此这些分支不仅耗费OOO处理器性能而且还耗费显著的功率开销。在一个实施例中，比第二处理器宽和深三倍的第一处理器几乎比第二处理器多受两倍推测约束。某些实施例或处理器需要缓解分支误预测，特别是对于会缩放得更深且更宽的未来OOO处理器。

对于该问题的一个可能的解决方案是在遇到难以预测的分支时限制推测。实现此的一种方式是用软件断言条件分支。在某些实施例中，断言允许取出条件分支的被采用部分和不被采用部分两者，但是执行基于最终的分支结果是有条件的。由于断言固有地限制了指令集并行性，因此它对总体性能可能是不利的。此外，断言的某些实施例在程序执行中引入数据依赖关系，这进而最终产生新的性能瓶颈。结果，性能损失会出现在某些应用中。某些断言技术需要不仅对硬件、而且对编译器和指令集架构(ISA)的显著改变，这使得它们的实现是具有挑战性的。

本文中的某些实施例使用程序关键性的概念，从而对通过限制推测而产生的性能权衡进行根本性分析。基于该分析，处理器可利用如本文中所讨论的关键分支的自动断言(ACB)以明智地仅对对于性能关键的分支禁用推测。ACB的实施例不需要编译器或ISA支持，并且具有简单的微架构，这使得其对于在OOO处理器中实现是非常具有吸引力的。具体而言，本文中的某些实施例：

1.使用关键路径的概念来呈现对对于性能关键的分支禁用推测的权衡的简单但严密的理解。通过该理解引导，ACB的一个实施例是明智地决策限制对给定的关键分支的推测对于性能是有帮助的还是不利的轻量型机制。ACB是缓解由错误推测导致的性能损失同时确保在其自身中的此类缓解不产生性能反转的整体性的完整解决方案。

2.可在对硬件的最小改变且无ISA或编译器支持的情况下在OOO处理器中实现。在某些实施例中，ACB学习其所针对的关键路径，并且使用新颖的硬件机制以使用本文中讨论的仅三种通用汇聚模式来准确地检测控制流汇聚，例如，与依赖于由编译器进行的控制流分析的方式不同。ACB的某些实施例随后使用取出和OOO流水线中的次要修改来禁用对某些关键分支的推测，由此减少由于错误推测而导致的流水线转储清除。

3.ACB的某些实施例使用独特的动态监测机制(dynamo)，该独特的动态监测机制(dynamo)在运行时监测通过将ACB应用在任何所针对的分支上而产生的实际性能。在一个实施例中，当dynamo发现ACB断言是性能降级的原因，则dynamo立即遏制针对那个分支的ACB，由此防止负面的性能异常值。在某些实施例中，dynamo监测由给定特征在运行时产生的动态性能，并使用该知识作出知情决策。可应用dynamo的通用方式来遏制类似地要求均衡性能-成本权衡的任何微架构特征。

在一个实施例中，分支预测器使用程序历史来预测分支的未来结果，但是仍存在将难以预测的分支类别。许多此类分支是数据依赖关系分支，并且难以仅使用程序历史来预测。

在一个示例中，(例如，由指令指针(IP)(例如，程序计数器(PC))标识的)分支指令的适当子集(例如，64条分支指令)导致所有动态误预测中的多于95％。因此，跟踪难以预测的分支的适当子集(例如，头64个难以预测的分支)涵盖了大多数的误预测。在另一示例中，全部误预测中的98％来自直接条件分支，直接条件分支中的72％来自汇聚条件分支。汇聚条件分支一般是指其被采用的路径和不被采用的路径会在程序中的某个稍后点处(例如，在距分支120条指令的距离内)汇聚的那些分支。在该示例中，循环是自然地汇聚的，并且导致另外13％，并且(98％中的)其余13％的分支呈现出非汇聚控制流。这表明如何能够通过针对难以预测的汇聚条件分支的小的适当子集(例如，64个分支)来涵盖大多数误推测。然而，与集中于所有难以预测的分支不同，本文中的某些实施例仅针对难以预测的分支中的对性能最关键的适当子集。

在某些实施例中，OOO核的性能受关键执行路径约束。可利用程序的数据依赖关系图来描述关键性。

图2图示根据本公开的实施例的数据依赖关系图200，该数据依赖关系图200描绘对E-D边的分支误预测对于程序关键路径的影响。数据依赖关系图200中的每条指令具有三个节点。D节点表示进入OOO的分配，E节点表示指令向执行节点的分派，并且C节点表示指令的写回(例如，引退)。E-E边表示数据依赖关系，C-C边表示有序提交，并且D-D节点针对进入OOO的有序分配。错误推测由E-D边推断，而通过C-D边将处理器的深度考虑在内。E-D边的权重是针对分支误预测的示例流水线转储清除等待时间。最终，在此关键路径是在DDG中从程序的开始到程序的结尾的最大权重的路径。在该图中，在这条路径(或多条路径)上出现的任何指令都是关键的。

如可从图2所见，由于对分支指令3的误推测，E-D边在处理器中产生关键路径。然而，该关键路径不仅包括E-D边权重(例如，转储清除等待时间)，而且还包括为误预测分支创建源的指令的等待时间。这是非常重要的观察，因为它暗示了不是所有分支误预测都均等地影响性能。花费更长时间在OOO中执行(例如，由于分支的源花费更长时间来执行)的那些难以预测的分支对性能更有害。

对于分支误预测问题的一个解决方案是在遇到难以预测的分支时防止推测。例如，软件断言提供条件分支的被采用的部分和不被采用的部分两者，但是最终执行依赖于分支结果。在某些实施例中，断言帮助防止由于错误推测而导致的流水线转储清除，但是断言在程序的执行中用数据依赖关系替代控制依赖关系，从而限制了指令级并行性并影响性能。为了缓解这一点，一种方式仅将断言应用在具有低预测置信度的那些分支上。

在一个实施例中，“希望”分支依赖于编译器来为分支的每个实例创建所断言的代码。然而，每当发现分支预测器置信度不够时，使用对分支置信度的运行时监测来取出所断言的代码而不是普通代码。在某些实施例中，发散-合并处理器(DMP)对希望分支作出改进。与编译器创建所断言的代码(其增加代码覆盖区)不同，DMA设想编译器学习并修改ISA，以便为在应用剖析期间被发现频繁地误预测的汇聚分支供应重汇聚点。使用该信息，DMP随后修改处理器的取出流水线来取出条件分支的被采用的部分和不被采用的部分两者。OOO中的寄存器别名表(RAT)被复制，并且这两条路径分别被重命名。硬件随后注入选择指令，这些选择指令断言被采用的部分和不被采用的部分两者的数据结果。

通过在运行时监测分支置信度，DMP有效地仅断言难以预测的分支，并且产生显著的性能。然而，像DMP那样的基于断言的策略会创建新的关键执行路径，这难以仅通过监测分支置信度来理解。结果，DMP和类似方案的应用对某些工作负荷会导致性能反转。此外，在某些实施例中，DMP要求OOO复制RAT，并需要取出例程的分叉。在某些实施例中，额外的选择微操作(μop)还需要被插入在OOO中的程序流中。除了硬件改变之外，DMP还需要对编译器和ISA的修改。所有这些使得该方案的实际实现方式是具有挑战性的。ACB的本文中的某些实施例克服这些限制。

动态地将断言仅应用于难以预测的分支可帮助缓解错误推测的损失。然而，由于断言会导致性能反转，因此必要的是要具有能够准确地理解通过执行断言而产生的微秒的性能权衡的机制。此外(例如，除鼓励在处理器上使用之外)，期望ACB技术易于完全在硬件中实现，而无需来自编译器的支持或对ISA的修改。下文讨论的程序关键性用于首先培养对于断言如何改变关键执行路径的理解。

例如通过取出分支的被采用的路径和不被采用的路径两者而进行的断言更改了关键执行路径。图3A展示了由于由断言进行的额外分配而导致的关键路径的改变，在图3B中示出在所断言的分支之后的完全相关的分支的示例，并且图3C示出根据本公开的实施例的在其中关键的长等待时间加载依赖于所断言的分支结果的示例。在图3B和图3C的一个实施例中，每条指令将其最右边的逻辑寄存器用作目的地。

图3A示出具有和不具有断言的示例DDG。在不具有对难以预测的分支的断言的情况下，关键执行路径采用与错误推测对应的E-D边。而在具有断言的情况下，关键路径经过DDG的D-D边。在具有断言的情况下，在某些实施例中，更多指令需要被分配并被取出到OOO机器中，而基线将仅取出所预测的路径。因此DDG的D-D链中的节点数量将增加，并且会影响关键路径。

假定给定的难以预测的分支的误预测率为mispred_rate，并且该分支的被采用的路径和不被采用的路径两者分别具有T条指令和N条指令，并且假定p是该分支被采用的概率。在具有断言的情况下，在某些实施例中，存在对于每个经断言的实例取出(T+N)条指令的需求。将alloc_width指示为在给定周期中可在OOO中被分配的指令的最大数量，并将mispred_penalty指示为对于误预测的流水线转储清除的损失(E-D边权重)。假定分支的源不花费任何时间来执行(例如，在关键路径中E-E边权重为0)。因此，对于基线，误预测使关键执行路径增加(mispred_rate·mispred_penalty)个周期。另一方面，在具有断言的情况下，关键路径增加((T+N)-(p·T+(1-p)·N))/alloc_width。因此，在一个实施例中，如果满足以下条件，则断言将是获益的：

上述(1)式清楚地显示了更高的分配与节省误预测导致的流水线转储清除之间的权衡。假定分配宽度(alloc_width)为4，流水线转储清除等待时间(mispred_penalty)为20个周期，并且具有预测被采用和不被采用的相等概率。如果误预测率(mispred_rate)为10％，则仅在所断言的分支体中(组合的被采用的路径和不被采用的路径(T+N))中的指令总数小于16条的情况下，断言将是有益的。另一方面，如果分支体尺寸更大(例如，32条指令)，则应当仅针对具有大于20％的误预测率的分支应用断言。在实际意义上，针对分支误预测的实际损失可能比仅仅是流水线转储清除等待时间更高，因为它包括E-E边(分支的源的等待时间)。因此，(1)式对于参数mispred_penalty将具有更高值，并且断言可能能够容忍较大数量的额外分配。因此，总结一下，误预测率和分支体的尺寸的估计两者需要被考虑以证明给定的难以预测的分支进行动态断言的资格。对于在微操作方面在OOO中进行分配的其他微架构，可适当地调整(1)式。

在某些实施例中，不是所有误预测都位于关键路径上。有时，分支误预测可与其他关键链如影随形，例如，加载未命中。在此类情况下，DDG的E-D边将不位于关键路径上，因为分支误预测修复的等待时间将在加载未命中等待时间内被吸收。因此，在某些实施例中，使断言仅针对难以预测的分支的对性能关键的子集是重要的。下文描述用于从难以预测的分支分离出关键分支的试探法。

图3B示出在其中分支B1频繁地误预测的样本程序。由于B1是小的集合工作(hammock)，因此它应当服从于动态断言。然而，存在另一分支B2，该分支B2与B1完全相关，但是不服从于断言。有趣的是，在基线中，B2常看不见任何误预测，因为在B2能够被执行之前B1更有可能执行(并导致流水线转储清除)。它们之间的完全相关将意味着当B2被重新取出时它将总是被正确地预测，因为B2知晓B1的结果。这之所以发生，是因为当不存在断言时(由于全局历史被更新)，全局分支预测器将修复B1的预测，并且B2将总是学习与B1的相关。

然而，在具有断言的情况下，不存在对来自B1的全局历史的更新，因此，B2将开始误预测。因此，错误推测的实际数量将不会下降。事实上，由于对B1的误预测，现在B2将花费更长时间来执行，由此延长关键路径。因此，除非B2也能够被断言，否则像B1那样的分支不应当被断言。注意，可存在这样的实例，在其中B2可能能够在OOO中比B1更早地执行并产生误推测转储清除。但是，由于B1比B2更旧且它们完全相关，因此B1还将再次导致新流水线转储清除，因此，由B2导致的流水线转储清除不导致任何性能损失。

图3C示出在其中难以预测的分支的主体创建用于关键(例如，长等待时间)加载的源的另一示例。在不具有断言的情况下，加载仍将被启动，并且如果分支预测是正确的，则加载可以是正确的。然而，由于断言，该长等待时间加载的分派依赖于所断言的分支的执行。结果，关键执行路径可能被延长。如果该难以预测的分支非常频繁，则断言会导致长的依赖性指令的链。在所有此类场景中，即便预测的准确性为低，采取分支预测也可以是比断言更优的解决方案。

在某些实施例中，ACB包括：(i)从难以预测的分支分离出关键分支；(ii)利用针对关键分支的选择标准，该选择标准将分支体的尺寸和误预测率考虑在内；以及(iii)检测由于运行时的断言而导致的对关键路径的更改。在某些实施例中，断言是动态的，并且完全可在硬件中实现。

在某些实施例中，但上文讨论的标准被满足时，ACB消除推测。在一个实施例中，ACB首先检测条件关键分支，随后使用其新颖的硬件机制来找到针对每个条件关键分支的重汇聚点。此后，在某些实施例中，ACB引起取出条件分支的、一直到重汇聚点的被采用部分和不被采用部分两者。在一个实施例中，当ACB分支在OOO执行级中执行之后，正确的路径被执行，而流水线中的微架构修改使得错误路径对程序执行是透明的。在某些实施例中，动态监测(dynamo)监测运行时性能并适当地遏制ACB。下文更详细地讨论ACB的示例微架构。

学习关键分支

为了跟踪关键分支，ACB的某些实施例使用由误预测的条件分支的程序计数器(例如，指令指针)索引的直接映射的关键表(例如，图1中的关键表114)。在一个实施例中，每个表条目存储用于防止别名的(例如，11位的)标签、用于管理冲突的(例如，2位的)利用计数器、以及(例如，4位的)饱和关键计数器。本文中的某些实施例仅在误预测时分支在距ROB的头部为重排序缓冲器(ROB)尺寸(例如，ROB中的最旧条目)的适当子集内(例如，四个)的情况下才将分支误推测事件视为是关键的。在某些实施例中，发生在ROB的头部附近的那些误预测对性能更关键，因为这些误预测导致ROB的更多部分被转储清除，并因此导致更多控制独立工作被浪费。相反，在某些实施例中，发生在ROB的尾部附近的误预测不如这些误预测可能与当前正使引退停止的某条其他关键指令如影随形的情况那么关键。除此之外，ACB的某些实施例仅在分支在(例如，按经验导出的)(例如，200000条)被引退的指令的观察窗口内显示出最小数量的(例如，16个)此类误预测事件的情况下才证明该分支有资格是关键的。在一个实施例中，在该窗口的末尾处，整个表被重置以学习新的关键分支。

在一个示例中，每个关键的误推测将关键计数器和利用计数器两者递增一。在该示例中，在表中的冲突未命中的情况下，利用计数器被递减。在该示例中，仅在利用计数器为零的情况下，旧条目才将由新的竞争条目替换。在一个实施例中，使用小的(例如，64条目的)关键表来提供对性能的有用的涵盖。在某些实施例中，在任何给定的窗口中，仅拥有饱和的关键计数器的那些关键条目才能够证明有资格为了汇聚而学习。

学习汇聚分支

ACB中学习的某些实施例涉及在驻留在关键表中的关键分支之中标识汇聚的候选对象。在一个实施例中，编译器生成的控制流图分析提供这些候选对象。然而，在另一实施例中，ACB用于完全在硬件中检测该信息，以实现ACB的实际实现方式。

通过对不同工作负荷中的各种控制流模式的分析，标识出条件引导分支可通过其涵盖的三种通用情况。

图4图示根据本公开的实施例的向前进展的条件引导分支的三种类型的汇聚，在本文中称为类型1、类型2和类型3。图4示出图示了不同类型的汇聚的不同的编译代码布局的通用模板。其他复杂的汇聚模式(例如，最右边的两个408、410)也可被浓缩(例如，约简)为同一类型集合。

在一个示例中：类型1汇聚模式402通过重汇聚点与主分支目标完全相同来表征。最简单形式的类型1分支是不具有ELSE对应部分的IF隔离的工作集合。类型2汇聚模式404通过不被采用的路径具有某个跳转部分支来表征，该跳转部分支当被采用时，具有早于主分支目标的分支-目标。这自然地保证了从主分支目标开始的被采用的路径将落空而遇到跳转部分支目标，从而在这种情况下使该跳转部分支目标成为重汇聚点。类型2涵盖了具有IF-ELSE子句对的条件分支。最后，类型3汇聚模式406拥有更复杂的控制流模式(其可具有仅IF形式或IF-ELSE形式)。它通过被采用的路径遇到将控制流带到小于主分支目标的跳转部分支的目标的该跳转部分支来表征。这种形式确保了不被采用的路径自然地落空以遇到跳转部分支目标。本文中的某些实施例归纳出这三种类型，使得其他复杂的情况可被包含在(如图4中所示的)该集合中。

重汇聚类型：

本文中的一个实施例利用在直接条件分支情况下发生的三种宽泛的控制流模式，这三种宽泛的控制流模式已被抽象为三种汇聚类型，在这三种汇聚类型下，如果针对分支发生汇聚，则可对一般的重汇聚分类。这三种汇聚类型存在以区分重汇聚点的标识，并例如基于以下假定来区分被采用的路径和不被采用的路径如何到达重汇聚点：对于直接条件分支，如果存在汇聚点，则必须在任一路径上至少存在一条分支/跳转指令，该路径必须将我们带到重汇聚点。该观察结果对于线性地进展的任何程序必须保持为真。图4图示在本文中分别被称为类型1、类型2和类型3的三种类型之间的区别。

在图4中，“被采用的路径”指示当控制流在其被采用的方向上进展时跟随条件分支直到(且不包括)重汇聚点的IP的集合。类似地，定义了“不被采用的路径”的概念。应当注意，不存在对于可位于任一路径上的指令的限制，例如，这些指令还可包括其他分支，这些分支可根据它们的方向来引导控制流。下文还将聚焦的分支称(其重汇聚点需要被找到)为主分支。

在另一示例中：

类型1汇聚通过重汇聚点简单地是主分支的目标来表征。在这种情况下，不被采用的路径将具有某个非零尺寸。但是被采用的路径在其主体中不具有指令。在从其产生该经编译的代码的源代码中，这应当表示简单的工作集合，在该简单的工作集合中，我们具有隔离小代码段的“if”条件语句但不具有“else”对应部分，例如，主分支是在去往重汇聚点的被采用的路径上的此处的跳转。

类型2汇聚通过不被采用的路径具有通往大于主分支的目标IP的分支目标IP的某个被采用的分支(x)来表征。这自然地保证了从主分支目标开始的被采用的路径将可能落空而遇到该分支x的目标，该分支的目标成为重汇聚点。类似地，生成这种类型的汇聚模式的原始的源代码是条件语句的“if-else”对。在此，存在用于被采用的路径和不被采用的路径两者的非零尺寸。类型1将看起来像在其中被采用的路径具有零尺寸的类型2的特殊情况。对于相对于存在通往汇聚的多个非零路径的区别，可能期望将类型1和类型2的概念分开。更重要地，该场景中的重要指令是将流带到重汇聚点的不被采用的路径上的分支x。在被采用时使我们去往重汇聚点的该分支x被标识为且被称为“跳转部”分支。类型3通过被采用的路径遇到(例如，在被采用时)将控制流引导到小于主分支的目标IP的目标IP的跳转部分支x来表征。这种形式确保了不被采用的路径自然地落空以遇到跳转部分支的该相同目标。因此，主要的区别性和重要的要素在于以下事实：该跳转部位于被采用的路径上，而不是针对类型2那样跳转部位于不被采用的路径上。检测导致类型3汇聚的各种经编译的代码揭示了“仅if”型和“if-else”型条件语句，编译器(例如，出于某种代码优化)可重布置这些“仅if”型和“if-else”型条件语句以使其在外表上不连续。

图4中两个示例408、410显得与这三种类型所描述的常规形式不同，因为在这些情况下，被采用的路径和不被采用的路径两者都具有跳转体分支，并且重汇聚点可以在相对于主分支的目标的任何地方。但是使用将跳转部的目标IP与主分支的目标IP进行比较的相当的条件，可在408中将FSM用作类型2或在410中将FSM用作类型3来以类似方式对它们进行分类和检测。

然而，上述描述可定义仅对向前进展的分支(其中主分支目标IP(例如，PC)大于分支IP(例如，PC))保持真的条件。为了涵盖向后进展的分支的情况，ACB的某些实施例利用针对向后进展的分支的汇聚的对称性质。因此，通过对于此类分支互换(例如，主)分支指令与其目标指令(以及在记录路径IP(例如，PC)时的被采用的方向和不被采用的方向)的概念(例如，视角)，可将它们的汇聚的可变性涵盖到同一机制中，并且将它们约简为可被检测为类型2或类型3。图5通过使用示例来图示这一点。具体而言，图5图示根据本公开的实施例的将向前进展的条件引导分支的汇聚类型用于向后进展的条件引导分支。

在一个实施例中，在取出期间(或之前)实现汇聚检测机制(例如，汇聚检测器)，其中，该汇聚检测机制仅需要跟踪正被取出的指令的IP(例如，PC)。当关键表中的条目使其关键计数饱和时，分支IP(例如，PC)被复制到(例如，汇聚检测器122中的)单个条目学习表中，该单个条目学习表被占据，直到针对其两条路径确定汇聚或发散。该机制首先尝试学习分支(在本文中称为主分支)是类型1汇聚还是类型2汇聚。它通过首先检查不被采用的路径来开始。主分支后的前N个被取出的IP(例如，PC)被跟踪。如果在该间隔内接收到主分支的目标，则将它分类为类型1，并且完成学习。否则，如果其目标早于主分支的目标的另一被采用的分支被观察到，则将该分支的目标记录为重汇聚点。随后，当主分支取出被采用的方向时，在相同的N指令限制内，在将该主分支确认为类型2之前，验证同一重汇聚点在下一实例上的出现。如果两种类型无一被确认，则保持主分支为未分类的。

如果在该示例中仍未分类，则最终通过检查被采用的路径来尝试将其学习为类型3。如果在N条指令内观察到其目标在主分支之前的被采用的分支，则将该分支的目标记录为重汇聚点。随后，当主分支取出不被采用的方向时，验证同一重汇聚点在下一实例上的出现。当在该过程中检测到成功时，将它确认为类型3。

在任何级，如果从N指令计数限制发生耗尽，则将学习表条目重置为非汇聚的符号。在对类型的任何确认时，将分支IP(例如，PC)连同所学习的汇聚信息一起复制到新的ACB表(例如，图1中的ACB表112)条目。随后清空对应的关键表条目并重置学习表条目。注意，如通过图5中的示例所描述，相同的机制通过小的改变对于后向分支起作用。在一个实施例中，N的最优值为40。

在一个实施例中，使用(例如，6位的)饱和概率性计数器在(例如，使用分支IP(例如，PC)索引的)(例如，32条目的)2路ACB表中建立关键性相关置信度。在某些实施例中，在ACB应用于所针对的分支IP(例如，PC)上时取出这两条路径所需的所有元数据也被存储在ACB表条目(下文表1中的详述的组成示例)中。在一个实施例中，在ACB断言被应用于任何条目之前，ACB电路(例如，图1中的分支断言管理器110)根据由上文的(1)式描述的权衡来建立置信度。在学习期间，记录需要被取出的这两条路径的组合体尺寸(例如，以2位进行编码)，并且使用体尺寸至误预测率的静态映射(参考表1)来按比例设置针对该分支的所要求的误预测率。在一个实施例中，对于该分支的触发流水线转储清除的每个误预测实例，ACB表中的置信度计数器被递增。在每次正确的预测时，该置信度计数器被概率性地递减1/M(其中，m＝1/(M+1))。在某些实施例中，当该计数器变得高于其饱和值的一半(例如，32)时，开始应用ACB断言。

同一计数器还建立对汇聚的置信度。在一个实施例中，当置信度计数器在0与32之间时，跟踪所记录的重汇聚点PC在分支的动态观察到的被采用的路径和不被采用的路径上的出现。如果所学习的汇聚不发生，则重置其置信度计数器。这排除趋于更频繁地发散的分支而使其免于被激活。

运行时应用

取出被采用的路径和不被采用的路径两者||

在学习了作为对于ACB的候选对象的分支之后，动态地取出针对每个分支实例的被采用的路径和不被采用的路径两者。在取出已到达ACB表中的置信度的分支指令时，打开ACB上下文，该ACB上下文记录(来自分支目标数组的)分支的目标以及(来自ACB表的)重汇聚点。如果分支为类型1或类型2，则覆盖首先取出不被采用的方向的分支预测器决策。如果它为类型3，则首先取出被采用的方向。如果汇聚为类型1，则它将自然地达到针对汇聚点的PC。对于类型2和类型3的汇聚，等待取出跳转部分支，该跳转部分支被预测被采用且其目标被预期为重汇聚点。该跳转部可以是与在训练期间所见的分支不同的分支。已发现了将会将我们带到重汇聚点的跳转部，现在将该跳转部分支的目标覆盖为ACB分支目标(在首先取出不被采取的方向的情况下)，或者如果首先取出被采用的方向，则将该跳转部分支的目标覆盖为ACB分支之后的下一PC。需要该步骤以取出另一个路径。一旦到达汇聚PC，ACB上下文就被关闭，并且等待另一ACB分支实例。ACB分支指令、跳转部分支指令和重汇聚点指令全都附有3位标识符，使得OOO能够完全标识ACB体。

有时不到达任一路径上的重汇聚点是可能的。在此类情况下，前端仅等待某个数量的固定指令(例如，按经验被确定为60)。如果汇聚未被检测到，则将用信号通知发散的标识符附到下一指令。当OOO接收到此类信号时，该OOO在它执行时对ACB分支强加误推测，并且此后继续正常地从正确的目标取出。此刻，重置ACB表中的置信度位和利用位以使它重新学习。在某些实施例中，由于在学习期间检测到发散，因此发散注入的流水线转储清除是稀少的且不损害性能。

OOO中的有效断言

在某些实施例中，OOO中的上下文管理简单地依赖于在取出期间设置的ACB标识符。在调度以进行分派时使ACB分支停止，直到重汇聚点或发散标识符中的任一者被接收。需要这种对ACB分支的等待，因为汇聚的失败暗示ACB没有能力正确地取出。为了恢复，一旦在执行时发散ACB分支实例的方向是已知的，就在这些发散ACB分支实例上强加流水线转储清除。

迫使ACB分支的体中的所有指令添加ACB分支作为源有效地使这些指令停止执行，直到该分支实际已被执行。ACB重汇聚点后的指令自由地执行。如果它们具有对于ACB分支的被采用的路径或不被采用的路径的真实的数据依赖关系，则它们将自然地被OOO停止。一旦分支执行，在正确路径上的指令就正常地执行。然而，由于错误路径也被分配，并且OOO可能已经为正确路径添加了对于错误路径的依赖关系，因此需要确保错误路径之外的寄存器透明性。

为了解决该问题，在某些实施例中，ACB的体中作为一些逻辑寄存器或标志的产生方的每条指令将逻辑目的地视为附加的源。例如，mov RAX,RBX型的指令现在将具有两个源——原始的源RBX和额外的源RAX(其是该指令的目的地)。当该经变换的ACB体指令被标识为属于正确路径时，将丢弃该人为源，并且使它正常地执行为从RBX移动到RAX。然而，如果相反它证明是错误路径指令，则将忽略原始的源，并且它将充当从RAX到RAX的特殊移动。应当注意，这不是微不足道的指令——它将RAX的最后产生的值复制到被分配给它的用于写入RAX的寄存器。由于在OOO分配期间RAT向我们提供了向给定寄存器的最后写入方，因此在寄存器重命名期间从RAT获取最后被正确地写入的寄存器ID。因此，错误路径能够传播针对它产生的离开对象(live-out)的正确数据，从而使得它实际上是透明的。不产生寄存器或标志(像存储或分支)的错误路径上的任何指令释放其资源。使用这些简单的微架构改变能够克服寄存器透明性的挑战而无需采取复杂的RAT恢复机制或重新执行。

使用Dynamo的运行时遏制

即便ACB的实施例去除误推测，它们也会最终产生人为的数据依赖关系，在某些实施例中，该人为的数据依赖关系会对性能具有不期望的副作用。因此，某些实施例在运行时监测并遏制ACB的应用。然而，性能会受各种不同现象的影响，对一些局部试探法的监测不能够准确地理解这些不同的现象。事实上，这是影响在ACB的应用中遭受性能-成本权衡中的不平衡的许多其他微架构特征的普遍问题。

本文中的某些实施例利用新颖的动态监测(dynamo)来监测由ACB产生的运行时性能。dynamo是其同类预测器中的首个跟踪实际性能并将该实际性能与基线性能进行比较的预测器。

图6图示根据本公开的实施例的关键分支的自动断言(ACB)电路的动态监测元件600。更具体地，图6描述了dynamo的各种元件及其交互的示例。在一个实施例中，dynamo在其ACB表中为每个条目假定了3位的状态，即，“中性”、“好”、“可能好”、“可能差”、以及“差”。FMS状态602转变在作为一个时期(epoch)调用的每W条引退的指令处对于所有条目一起发生。处于确认状态(例如，“好”和“差”)的条目不经历转变。在一个实施例中，时期长度的最佳值约为16384条指令。

在一个实施例中，dynamo使用(例如，18位的)饱和计数器604来计算为了完成某一给定时期所花费的周期。ACB表中的分配用“中性”状态来初始化每个条目。对于奇数编号的时期(例如，如由奇数/偶数位606所指示)，dynamo对于除了处于“好”状态的那些分支之外的所有分支禁用ACB。在该时期中，将观察到基线性能。对于偶数编号的时期，dynamo对于除了处于“差”状态的那些分支之外的所有分支启用ACB。在时期的每个奇数-偶数对的结尾处，dynamo检查这两者之间的周期的差。如果周期由于启用ACB而增加某个因子(例如，1/8)(例如，按经验设置的阈值)或更高，则它意味着为这组未确认分支进行ACB可能是差的，并且dynamo将所有涉及的ACB分支的状态向“差”转变。另一方面，如果周期由于ACB已改善，则dynamo将所有涉及的ACB分支的状态向“好”移动。

为了定义任何ACB分支在任何时期中的足够的参与度，dynamo还使用(例如，4位的)饱和计数器608对每个ACB分支的逐实例活动计数，该(例如，4位的)饱和计数器608在ACB被应用时在ACB分支的每次取出时被递增。某些实施例使用参与度标准来确保不考虑IPC波动(噪声)或自然程序阶段改变来影响dynamo的判断。为了使其甚至更强健，dynamo的某些实施例不直接将任何分支转变到最终(例如，“好”或“差”)状态。相反，它们可依赖于连续地观察分支的积极影响或消极影响，以获取关于“好”或“差”的最终决策。处于“好”状态的分支将执行ACB，而处于“差”状态的那些分支此后被禁用。诸如，如果该降级因子在0与1/8之间，则不更新任一方向上的状态，并且继续进行下一时期对。

同样，由于程序阶段改变会潜在地改变一些分支的关键性，因此这可向被阻止的候选对象提供通过dynamo重新学习的公平机会。在一个实施例中，在每所选择数量(例如，1千万)的所引退的指令之后，对所有条目重置dynamo状态信息。

ACB在处理器核的各个流水线级处的交互以及它涉及的重要的微架构改变的概览可以通过图7可视化。图7图示根据本公开的实施例的关键分支的自动断言(ACB)电路与处理器核700的流水线级的微架构交互。处理器核700包括前端702和乱序(OOO)电路704，该前端702具有分支预测器120、取出单元134、指令解码器146和ACB表112，该OOO电路704包括寄存器堆(RF)704、(例如，存储用于要执行的下一指令的指令指针的)指令队列(IQ)708、加载-存储缓冲器710、寄存器别名表(RAT)712、以及重排序缓冲器(ROB)714。

示例面积计算

表1详细地描述了由ACB使用的示例硬件元素。在一个实施例中，ACB所需的总计存储仅为384字节。这些结构可以是分支断言管理器(例如，图1中的分支断言管理器110)的部分(或可耦合至分支断言管理器)。

表1：由ACB使用的结构的细节

在一个实施例中，发散-合并处理器(DMP)依赖于对编译器、ISA和微架构的改变来仅对具有低预测置信度的那些分支实例执行选择性断言。ACB的动态学习和置信度开发的某些实施例使得它例如利用ACB以关键性为中心的方式动态地应用像断言那样的成本敏感的解决方案来获取显著地高于DMP的总体增益成为可能。

在一个实施例中，希望分支依赖于编译器来供应经断言的代码，并且动态地仅对较不可预测的实例应用断言。

ACB的本文中的某些实施例完全理解通过禁用在某些场景中导致性能反转的推测而产生的微妙的性能权衡。此外，ACB的某些实施例不要求硬件(微架构)和软件(编译器和ISA)两者的昂贵的改变，从而使得它们的实现方式复杂度较低且挑战性较低。在某些实施例中，ACB是不具有编译器或ISA支持的纯硬件解决方案。通过关键分支的智能选择与运行时遏制(dynamo)的组合，ACB的某些实施例产生显著的性能，同时确保其应用不会不利地影响其他分支。

在某些实施例中，处理器对误推测执行选择性转储清除，其中，仅控制依赖性指令被转储清除和重新执行。与ACB形成对照，那些处理器要求复杂的处理器来移除、重新取出并重新分配被选择性地转储清除的指令，并且要求复杂的方法来校正流水线转储清除后的数据依赖关系。用于简化该方式的一个实施例通过仅针对汇聚条件分支以及OOO资源的更智能的预留，使得它们的转储清除和随后的重新分配更简单。然而，这在应用方面可能仅限于具有表现一致的分支体的分支。此外，它还可能要求复杂的RAT恢复以获得数据一致性。相比之下，ACB的某些实施例更易于在不涉及复杂的改变的情况下实现微架构并利用RAT712和其他OOO电路704组件。

在一个实施例中，控制流解耦(CFD)通过使用编译器将控制依赖的分支体和控制独立的分支体分开来修改所针对的分支。硬件随后对控制流进行早期解析，从而去除对分支预测的需求。不像ACB那样，CFD依赖于软件支持和硬件支持两者。在一个实施例中，使用硬件机制来检测控制流的通用重汇聚点。不像ACB的汇聚检测那样，这些要求大型的复杂硬件资源来实现。

在本公开中，ACB的某些实施例是轻量型机制，该轻量型机制完全可在硬件中实现以明智地仅对所选择的关键分支禁用推测，由此缓解由于错误推测而导致的昂贵的流水线转储清除中的一些流水线转储清除。在某些实施例中，ACB使用难以预测的分支的程序关键性引导的选择和性能的运行时监测的组合来克服禁用推测的不期望的副作用。针对ACB发明的微架构解决方案(像汇聚检测和动态性能监测器)还可对未来的微架构研究具有深远的影响。在某些实施例中，ACB提供产生性能增益同时还降低功率的独特的功率-性能特征。应当理解，可为未来的OOO处理器缩放ACB，并且ACB可继续以更低功率产生高性能。

图8图示根据本公开的实施例的汇聚检测器的有限状态机(FSM)800。

在某些实施例中，用于实现FSM的处理器的硬件面积用于对FSM状态建模以及用于FSM的转变表。在(如上文提及的)某些实施例中，分支IP的集合以作为输入被给予FSM的表格形式被存储。在某些实施例中，使用一个或多个寄存器来存储FSM状态信息以及由FSM学习的中间标志和值。在一个实施例中，这些包括：

V——指示我们当前是否正在学习针对某个主分支IP的汇聚的一个有效位。

S——FSM到现在为止已达到的当前状态。

MB——存储正在被学习的主分支IP的一个地址宽度的寄存器。

MBT——存储主分支的目标IP的一个地址宽度的寄存器。

AR——指示我们当前是否正在监测正在任一路径上被分配的IP的一个活跃记录位。

RP——用于存储由算法标识的中间重汇聚点的一个地址宽度的寄存器。

LC——充当查找计数器以限制对从主分支起的n条指令内的重汇聚点的检测的一个寄存器。

F——用于指示被学习的主分支是向前进展的分支还是向后进展的分支的一个位。

FSM:

在一个实施例中，在乱序(OOO)电路(例如，图7中的电路704)(例如，现代处理器中的基本的流水线级)的新指令的每次分配期间，FSM 800被更新。该级被选择，因为分配有序地发生，并且允许线性地跟踪程序执行和取出正在提供以用于分析的IP的序列。

作为示例，对于被分配的每条新指令，检查V。如果V未经设置，并且新指令与(例如，感兴趣的IP的)分支表中的任何IP匹配，则将该IP复制到MB中，并将其分支目标复制到MBT中。同样，通过将MP IP与BT进行比较且在记录时将它们互换来设置翻转位(例如，如上文所提及用于处置后向分支)。

如果V经设置，则参考FSM并更新其状态变量。通过参考状态转变表来更新这些状态变量。它取得当前指令IP、其类型、其目标(例如，如果其是分支)以及当来自分支预测单元(BPU)时的其分支方向信息作为用于进行转变的输入。它还取得其自身的状态变量作为其他输入。

在图8中图示所有状态、针对每个状态(例如，在图8中被描绘为圆圈)的状态转变触发、以及作为每个状态转变的结果而发生的状态变量更新的示例。

在一个实施例中，当达到这三个最终的类型确认状态中的任一状态时，随后将检测到的类型信息(例如，如果任何性能特征需要)和检测到的重汇聚点复制到分支表中与该MB候选对象对应的条目中。还参考F(翻转位)以决策是否互换最终检测到的类型。最终，重置包括有效位V的所有FSM状态变量。

由于FSM更新在OOO分配时正在发生(其自身可位于推测路径上，并且可由于某个较旧的误预测注入的流水线清除而被清除，使得FSM学习无效)，因此可期望在检测到影响OOO分配的任何此类流水线清除信号时完全重置FSM状态。

图8提供由动态汇聚检测系统的实施例使用的有限状态机(FSM)模型的描述。

图9图示根据本公开的实施例的用于设计FSM模型的流程图900。

还在图9中表示FSM设计的总结(为简单起见，相对于向前进展的分支中的汇聚；向后进展的分支以上文提及的次要的区别被类似地处置)，其启发了图8中的上述FSM的设计。这可总结如下。

对于要检测并学习其汇聚的任何分支，首先被假定为是类型1。首先等待分支的不被采用的方向取出实例。如果正在分支之后被分配的n条指令内分配分支目标，则证明其有资格作为类型1。

如果与看见分支目标不同，分支在具有比分支目标更高的目标的被采用的方向上进行，则证明其有资格有可能是类型2，并且将这个目标记录为潜在的重汇聚点。

接下来，等待被采用的方向取出实例发生，在此之后，如果所记录的重汇聚点出现在分支之后的n条指令内，则将它确认为类型2。

如果在上述学习序列之后它仍保持未被确认为类型1和类型2两者，则尝试将它确认为类型3。在一个实施例中，这要求首先等待分支的被采用的方向取出实例。如果发现引导控制流通过其被采用的方向的分支去往低于分支目标的目标，则证明它有资格可能是类型2，并且将该目标记录为潜在的重汇聚点。

接下来，等待不被采用的方向取出实例发生，在此之后，如果再次发现所记录的重汇聚点出现在分支之后的n条指令内，则将它确认为类型3。

在任何状态下，当在任一路径上跟踪所分配的IP时(例如，AR位被设置)，指令计数器(LC)超出n而耗尽，随后立即重置FSM状态(例如，指示在断定控制流的汇聚时的失败)，并且等待可被学习的下一候选分支。

图9是总结了用于设计FSM模型的方法的实施例的流程图900。

图10图示根据本公开的实施例的流程图1000。所描绘的流程1000包括：1002：检测条件关键分支；1004：确定针对条件关键分支的重汇聚点；1006：引起取出条件关键分支的、一直到重汇聚点的要采用的路径和不要采用的路径两者；以及1008：当条件关键分支在处理器的执行级中执行之后，正确的路径被执行，由此处理器的流水线中的微架构修改使得不要采用的路径对程序执行是透明的。

上述内容可在其中使用的示例性架构、系统等在下文中详述。

可鉴于以下示例来描述所公开的技术的至少一些实施例：

示例1.一种处理器核，包括：

解码器，用于将指令解码为经解码的指令；

执行单元，用于执行所述经解码的指令；

分支预测器电路，用于预测分支指令的未来结果；以及

分支断言管理器电路，用于禁用对所述分支指令的关键分支的所预测的未来结果的使用。

示例2.如示例1的处理器核，其中，所述分支断言管理器电路检测所述分支指令的条件关键分支，并且随后确定针对所述条件关键分支的重汇聚点。

示例3.如示例2的处理器核，进一步包括指令取出单元，并且所述分支断言管理器电路使所述指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的被采用的部分和不被采用的部分两者的指令。

示例4.一种处理器核，包括：

解码器，用于将指令解码为经解码的指令；

执行单元，用于执行所述经解码的指令；

分支预测器电路，用于预测分支指令的未来结果；以及

分支断言管理器电路，用于禁用对包括所述分支指令的条件关键分支的所预测的未来结果的使用。

示例5.如示例4的处理器核，其中，所述分支断言管理器电路用于：检测所述条件关键分支，并且随后确定针对所述条件关键分支的重汇聚点。

示例6.如示例5的处理器核，进一步包括指令取出单元，并且所述分支断言管理器电路使所述指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的被采用的部分和不被采用的部分两者的指令。

示例7.如示例6的处理器核，其中，所述分支断言管理器电路用于使所述条件关键分支的所述被采用的部分在检测到由所述执行单元执行所述条件关键分支的所述分支指令之后是架构可见的。

示例8.如示例6的处理器核，其中，所述分支断言管理器电路用于：对于所述分支指令的触发流水线转储清除的每个误预测的实例，将计数器递增；以及当所述计数器超出阈值时，禁用对包括所述分支指令的所述条件关键分支的所述所预测的未来结果的使用。

示例9.如示例6的处理器核，其中，所述分支断言管理器电路用于：确定所述条件关键分支是否处于多种可能的汇聚模式中的一种汇聚模式；以及响应于所述条件关键分支处于所述多种可能的汇聚模式中的一种汇聚模式，使所述指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的所述被采用的部分和所述不被采用部分两者的指令。

示例10.如示例4的处理器核，其中，所述分支断言管理器电路用于：当在所引退的指令的观察窗口中所述条件分支超出误预测事件的最小阈值时，确定条件分支是所述关键条件分支。

示例11.如示例4的处理器核，其中，所述分支断言管理器电路用于：至少部分地基于所述条件关键分支的多个所引退的实例的第一适当子集的性能(例如，相应的周期数量)与所述条件关键分支的所述多个所引退的示例的第二适当子集的性能的比较来遏制禁用对所述所预测的未来结果的使用，在所述第一适当子集中，所述分支断言管理器电路被允许禁用对所述所预测的未来结果的使用，在所述第二适当子集中，所述分支断言管理器电路不被允许禁用对所述所预测的未来结果的使用。

示例12：一种方法，包括：

利用硬件处理器的解码器将指令解码为经解码的指令；

利用所述硬件处理器的执行单元执行所述经解码的指令：

利用所述硬件处理器的分支预测器电路预测分支指令的未来结果；以及

利用所述硬件处理器的分支断言管理器电路禁用对包括所述分支指令的条件关键分支的所预测的未来结果的使用。

示例13.如示例12的方法，进一步包括：利用所述分支断言管理器电路检测所述条件关键分支，并且随后利用所述分支断言管理器电路确定针对所述条件关键分支的重汇聚点。

示例14.如示例13的方法，进一步包括：由所述分支断言管理器电路使所述硬件处理器的指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的被采用的部分和不被采用的部分两者的指令。

示例15.如示例14的方法，进一步包括：由所述分支断言管理器电路使所述条件关键分支的所述被采用的部分在检测到由所述执行单元执行所述条件关键分支的所述分支指令之后是架构可见的。

示例16.如示例14的方法，进一步包括：

对于所述分支指令的触发流水线转储清除的每个误预测的实例，将计数器递增；以及

当所述计数器超出阈值时，禁用对包括所述分支指令的所述条件关键分支的所述所预测的未来结果的使用。

示例17.如示例14的方法，进一步包括：

由所述分支断言管理器电路确定所述条件关键分支是否处于多种可能的汇聚模式中的一种汇聚模式；以及

响应于所述条件关键分支处于所述多种可能的汇聚模式中的一种汇聚模式，使所述指令分支单元取出所述条件关键分支的、一直到所述重汇聚点的所述被采用的部分和所述不被采用部分两者的指令。

示例18.如示例12的方法，进一步包括：当在所引退的指令的观察窗口中所述条件分支超出误预测事件的最小阈值时，由所述分支断言管理器电路确定条件分支是所述关键条件分支。

示例19.如示例12的方法，进一步包括：由所述分支断言管理器电路至少部分地基于所述条件关键分支的多个所引退的实例的第一适当子集的性能与所述条件关键分支的所述多个所引退的示例的第二适当子集的性能的比较来遏制禁用对所述所预测的未来结果的使用，在所述第一适当子集中，所述分支断言管理器电路被允许禁用对所述所预测的未来结果的使用，在所述第二适当子集中，所述分支断言管理器电路不被允许禁用对所述所预测的未来结果的使用。

示例20.一种存储程序代码的非暂态机器可读介质，所述程序代码当由机器执行时，使所述机器执行包括以下步骤的方法：

利用硬件处理器的解码器将指令解码为经解码的指令；

利用所述硬件处理器的执行单元执行所述经解码的指令：

利用所述硬件处理器的分支预测器电路预测分支指令的未来结果；以及

利用所述硬件处理器的分支断言管理器电路禁用对包括所述分支指令的条件关键分支的所预测的未来结果的使用。

示例21.如示例20的非暂态机器可读介质，进一步包括：利用所述分支断言管理器电路检测所述条件关键分支，并且随后利用所述分支断言管理器电路确定针对所述条件关键分支的重汇聚点。

示例22.如示例21的非暂态机器可读介质，进一步包括：由所述分支断言管理器电路使所述硬件处理器的指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的被采用的部分和不被采用的部分两者的指令。

示例23.如示例22的非暂态机器可读介质，进一步包括：由所述分支断言管理器电路使所述条件关键分支的所述被采用的部分在检测到由所述执行单元执行所述条件关键分支的所述分支指令之后是架构可见的。

示例24.如示例22的非暂态机器可读介质，进一步包括：

对于所述分支指令的触发流水线转储清除的每个误预测的实例，将计数器递增；以及

当所述计数器超出阈值时，禁用对包括所述分支指令的所述条件关键分支的所述所预测的未来结果的使用。

示例25.如示例22的非暂态机器可读介质，进一步包括：

由所述分支断言管理器电路确定所述条件关键分支是否处于多种可能的汇聚模式中的一种汇聚模式；以及

响应于所述条件关键分支处于所述多种可能的汇聚模式中的一种汇聚模式，使所述指令分支单元取出所述条件关键分支的、一直到所述重汇聚点的所述被采用的部分和所述不被采用部分两者的指令。

示例26.如权利要求20所述的非暂态机器可读介质，进一步包括：当在所引退的指令的观察窗口中所述条件分支超出误预测事件的最小阈值时，由所述分支断言管理器电路确定条件分支是所述关键条件分支。

示例27.如示例20的非暂态机器可读介质，进一步包括：由所述分支断言管理器电路至少部分地基于所述条件关键分支的多个所引退的实例的第一适当子集的性能与所述条件关键分支的所述多个所引退的示例的第二适当子集的性能的比较来遏制禁用对所述所预测的未来结果的使用，在所述第一适当子集中，所述分支断言管理器电路被允许禁用对所述所预测的未来结果的使用，在所述第二适当子集中，所述分支断言管理器电路不被允许禁用对所述所预测的未来结果的使用。

在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码当由硬件处理器执行时使硬件处理器执行本文中公开的任何方法。装置可以如在具体实施方式中所描述。方法可以如在具体实施方式中所描述。

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年11月的

64和IA-32架构软件开发者手册；并且参见2018年10月的

架构指令集扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图11A-图11B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图11A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图11B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1100定义A类和B类指令模板，这两者都包括无存储器访问1105的指令模板和存储器访问1120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图11A中的A类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的完全舍入控制型操作1110的指令模板、以及无存储器访问的数据变换型操作1115的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的时效性1125的指令模板和存储器访问的非时效性1130的指令模板。图11B中的B类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1112的指令模板以及无存储器访问的写掩码控制的vsize型操作1117的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的写掩码控制1127的指令模板。

通用向量友好指令格式1100包括以下列出的按照在图11A-11B中图示的顺序的如下字段。

格式字段1140——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1142——其内容区分不同的基础操作。

寄存器索引字段1144——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段1146——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1105的指令模板与存储器访问1120的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1150——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段1168、α字段1152和β字段1154。扩充操作字段1150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段1160——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段1162A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段1162B(注意，位移字段1162A直接在位移因数字段1162B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1174(稍后在本文中描述)和数据操纵字段1154C确定。位移字段1162A和位移因数字段1162B不用于无存储器访问1105的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1162A和位移因数字段1162B是任选的。

数据元素宽度字段1164——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段1170——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1170的内容间接地标识要执行的掩码)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段1170的内容直接指定要执行的掩码。

立即数字段1172——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段1168——其内容在不同类的指令之间进行区分。参考图11A-图11B，该字段的内容在A类和B类指令之间进行选择。在图11A-图11B中，圆角方形用于指示特定的值存在于字段中(例如，在图11A-图11B中分别用于类字段1168的A类1168A和B类1168B)。

A类指令模板

在A类非存储器访问1105的指令模板的情况下，α字段1152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1110和无存储器访问的数据变换型操作1115的指令模板分别指定舍入1152A.1和数据变换1152A.2)的RS字段1152A，而β字段1154区分要执行所指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1110的指令模板中，β字段1154被解释为其(多个)内容提供静态舍入的舍入控制字段1154A。尽管在本公开的所述实施例中舍入控制字段1154A包括抑制所有浮点异常(SAE)字段1156和舍入操作控制字段1158，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1158)。

SAE字段1156——其内容区分是否禁用异常事件报告；当SAE字段1156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段1158——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1150的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1115的指令模板中，β字段1154被解释为数据变换字段1154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1120的指令模板的情况下，α字段1152被解释为驱逐提示字段1152B，其内容区分要使用驱逐提示中的哪一个(在图11A中，对于存储器访问时效性1125的指令模板和存储器访问非时效性1130的指令模板分别指定时效性的1152B.1和非时效性的1152B.2)，而β字段1154被解释为数据操纵字段1154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1152被解释为写掩码控制(Z)字段1152C，其内容区分由写掩码字段1170控制的写掩码应当是合并还是归零。

在B类非存储器访问1105的指令模板的情况下，β字段1154的一部分被解释为RL字段1157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1112的指令模板和无存储器访问的写掩码控制VSIZE型操作1117的指令模板分别指定舍入1157A.1和向量长度(VSIZE)1157A.2)，而β字段1154的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作1110的指令模板中，β字段1154的其余部分被解释为舍入操作字段1159A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段1159A——正如舍入操作控制字段1158，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1159A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段1150的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1117的指令模板中，β字段1154的其余部分被解释为向量长度字段1159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问1120的指令模板的情况下，β字段1154的一部分被解释为广播字段1157B，其内容区分是否要执行广播型数据操纵操作，而β字段1154的其余部分被解释为向量长度字段1159B。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。

针对通用向量友好指令格式1100，示出完整操作码字段1174包括格式字段1140、基础操作字段1142和数据元素宽度字段1164。尽管示出了其中完整操作码字段1174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1174包括少于所有的这些字段。完整操作码字段1174提供操作代码(操作码)。

扩充操作字段1150、数据元素宽度字段1164和写掩码字段1170允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图12A是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图12A示出专用向量友好指令格式1200，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1200是专用的。专用向量友好指令格式1200可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图11A-图11B的字段，来自图12A的字段映射到来自图11A-图11B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1100的上下文中参考专用向量友好指令格式1200描述了本公开的实施例，但是本公开不限于专用向量友好指令格式1200，除非另有声明。例如，通用向量友好指令格式1100构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1200示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1200中数据元素宽度字段1164被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式1100构想数据元素宽度字段1164的其他尺寸)。

通用向量友好指令格式1100包括以下列出的按照图12A中图示的顺序的如下字段。

EVEX前缀(字节0-3)1202——以四字节形式进行编码。

格式字段1140(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段1140，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1205(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1157BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。

REX’字段1110——这是REX’字段1110的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1215(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段1164(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1220(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1220对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1168类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1225(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码电路的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1152(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段1154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段1110——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1170(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。

实操作码字段1230(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1240(字节5)包括MOD字段1242、Reg字段1244和R/M字段1246。如先前所述的，MOD字段1242的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段1150的内容用于存储器地址生成。SIB.xxx 1254和SIB.bbb 1256——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1162A(字节7-10)——当MOD字段1242包含10时，字节7-10是位移字段1162A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1162B(字节7)——当MOD字段1242包含01时，字节7是位移因数字段1162B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1162B是disp8的重新解释；当使用位移因数字段1162B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1162B替代传统x86指令集8位位移。由此，位移因数字段1162B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1172如先前所述地操作。

完整操作码字段

图12B是图示根据本公开的一个实施例的构成完整操作码字段1174的具有专用向量友好指令格式1200的字段的框图。具体地，完整操作码字段1174包括格式字段1140、基础操作字段1142和数据元素宽度(W)字段1164。基础操作字段1142包括前缀编码字段1225、操作码映射字段1215和实操作码字段1230。

寄存器索引字段

图12C是图示根据本公开的一个实施例的构成寄存器索引字段1144的具有专用向量友好指令格式1200的字段的框图。具体地，寄存器索引字段1144包括REX字段1205、REX’字段1210、MODR/M.reg字段1244、MODR/M.r/m字段1246、VVVV字段1220、xxx字段1254和bbb字段1256。

扩充操作字段

图12D是图示根据本公开的一个实施例的构成扩充操作字段1150的具有专用向量友好指令格式1200的字段的框图。当类(U)字段1168包含0时，它表明EVEX.U0(A类1168A)；当它包含1时，它表明EVEX.U1(B类1168B)。当U＝0且MOD字段1242包含11(表明无存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为rs字段1152A。当rs字段1152A包含1(舍入1152A.1)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1154A。舍入控制字段1154A包括一位SAE字段1156和两位舍入操作字段1158。当rs字段1152A包含0(数据变换1152A.2)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1154B。当U＝0且MOD字段1242包含00、01或10(表明存储器访问操作)时，α字段1152(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1152B，并且β字段1154(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1154C。

当U＝1时，α字段1152(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1152C。当U＝1且MOD字段1242包含11(表明无存储器访问操作)时，β字段1154的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1157A；当它包含1(舍入1157A.1)时，β字段1154的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1159A，而当RL字段1157A包含0(VSIZE1157.A2)时，β字段1154的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1242包含00、01或10(表明存储器访问操作)时，β字段1154(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1159B(EVEX字节3，位[6-5]–L_1-0)和广播字段1157B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图13是根据本公开的一个实施例的寄存器架构1300的框图。在所图示的实施例中，有32个512位宽的向量寄存器1310；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1200对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段1159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1159B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1200的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器1315——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1315的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器1325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1345，在其上面重叠了MMX紧缩整数平坦寄存器堆1350——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图14A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图14B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图14A-图14B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图14A中，处理器流水线1400包括取出级1402、长度解码级1404、解码级1406、分配级1408、重命名级1410、调度(也被称为分派或发布)级1412、寄存器读取/存储器读取级1414、执行级1416、写回/存储器写入级1418、异常处置级1422和提交级1424。

图14B示出处理器核1490，该处理器核1490包括前端单元1430，该前端单元1430耦合到执行引擎单元1450，并且前端单元1430和执行引擎单元1450两者都耦合到存储器单元1470。核1490可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1490可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元1430包括分支预测单元1432，该分支预测单元1432耦合到指令高速缓存单元1434，该指令高速缓存单元1434耦合到指令转换后备缓冲器(TLB)1436，该指令转换后备缓冲器1436耦合到指令取出单元1438，该指令取出单元1438耦合到解码单元1440。解码单元1440(例如，解码电路)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1440可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1490包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1440中，或以其他方式在前端单元1430内)。解码单元1440耦合到执行引擎单元1450中的重命名/分配器单元1452。

执行引擎单元1450包括重命名/分配器单元1452，该重命名/分配器单元1452耦合到引退单元1454和一个或多个调度器单元的集合1456。(多个)调度器单元1456表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1456耦合到(多个)物理寄存器堆单元1458。(多个)物理寄存器堆单元1458中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1458包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1458由引退单元1454重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1454和(多个)物理寄存器堆单元1458耦合到(多个)执行集群1460。(多个)执行集群1460包括一个或多个执行单元(例如，执行电路)的集合1462以及一个或多个存储器访问单元的集合1464。执行单元1462可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1456、(多个)物理寄存器堆单元1458和(多个)执行集群1460示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1464耦合到存储器单元1470，该存储器单元1470包括数据TLB单元1472，该数据TLB单元1472耦合到数据高速缓存单元1474，该数据高速缓存单元1474耦合到第二级(L2)高速缓存单元1476。在一个示例性实施例中，存储器访问单元1464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1470中的数据TLB单元1472。指令高速缓存单元1434还耦合到存储器单元1470中的第二级(L2)高速缓存单元1476。L2高速缓存单元1476耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1400：1)指令取出1438执行取出级1402和长度解码级1404；2)解码单元1440执行解码级1406；3)重命名/分配器单元1452执行分配级1408和重命名级1410；4)(多个)调度器单元1456执行调度级1412；5)(多个)物理寄存器堆单元1458和存储器单元1470执行寄存器读取/存储器读取级1414；执行集群1460执行执行级1416；6)存储器单元1470和(多个)物理寄存器堆单元1458执行写回/存储器写入级1418；7)各单元可牵涉到异常处置级1422；以及8)引退单元1454和(多个)物理寄存器堆单元1458执行提交级1424。

核1490可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1490包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时间切片的多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时间切片的取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1434/1474以及共享的L2高速缓存单元1476，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图15A-图15B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图15A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络1502的连接及其第二级(L2)高速缓存的本地子集1504的框图。在一个实施例中，指令解码单元1500支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1506允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1508和向量单元1510使用分开的寄存器集合(分别为标量寄存器1512和向量寄存器1514)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1506读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1504是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1504的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1504中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1504中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图15B是根据本公开的实施例的图15A中的处理器核的一部分的展开图。图15B包括L1高速缓存1504的L1数据高速缓存1506A部分，以及关于向量单元1510和向量寄存器1514的更多细节。具体地，向量单元1510是16宽向量处理单元(VPU)(见16宽ALU 1528)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1520支持对寄存器输入的混合，通过数值转换单元1522A-B支持数值转换，并且通过复制单元1524支持对存储器输入的复制。写掩码寄存器1526允许掩蔽所得的向量写入。

图16是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1600的框图。图16中的实线框图示具有单个核1602A、系统代理1610、一个或多个总线控制器单元的集合1616的处理器1600，而虚线框的任选增加图示具有多个核1602A-N、系统代理单元1610中的一个或多个集成存储器控制器单元的集合1614以及专用逻辑1608的替代处理器1600。

因此，处理器1600的不同实现可包括：1)CPU，其中专用逻辑1608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1602A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1602A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1602A-N是大量通用有序核。因此，处理器1600可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1600可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1606、以及耦合到集成存储器控制器单元的集合1614的外部存储器(未示出)。共享高速缓存单元的集合1606可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1612将集成图形逻辑1608、共享高速缓存单元的集合1606以及系统代理单元1610/(多个)集成存储器控制器单元1614互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1606与核1602A-N之间维持一致性。

在一些实施例中，一个或多个核1602A-N能够实现多线程化。系统代理1610包括协调和操作核1602A-N的那些部件。系统代理单元1610可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1602A-N以及集成图形逻辑1608的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1602A-N在架构指令集方面可以是同构的或异构的；即，核1602A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图17-20是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图17，所示出的是根据本公开一个实施例的系统1700的框图。系统1700可以包括一个或多个处理器1710、1715，这些处理器耦合到控制器中枢1720。在一个实施例中，控制器中枢1720包括图形存储器控制器中枢(GMCH)1790和输入/输出中枢(IOH)1750(其可以在分开的芯片上)；GMCH 1790包括存储器和图形控制器，存储器1740和协处理器1745耦合到该存储器和图形控制器；IOH 1750将输入/输出(I/O)设备1760耦合到GMCH1790。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1740和协处理器1745直接耦合到处理器1710，并且控制器中枢1720与IOH 1750处于单个芯片中。存储器1740可包括断言代码1740，例如，用于存储代码，该代码当被执行时使处理器执行本公开的任何方法。

附加的处理器1715的任选性在图17中通过虚线来表示。每一处理器1710、1715可包括本文中描述的处理核中的一个或多个，并且可以是处理器1600的某一版本。

存储器1740可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1720经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1795来与(多个)处理器1710、1715进行通信。

在一个实施例中，协处理器1745是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1720可以包括集成图形加速器。

在物理资源1710、1715之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1710执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1710将这些协处理器指令识别为具有应当由附连的协处理器1745执行的类型。因此，处理器1710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1745。(多个)协处理器1745接受并执行所接收的协处理器指令。

现在参见图18，所示出的是根据本公开的实施例的第一更具体的示例性系统1800的框图。如图18中所示，多处理器系统1800是点对点互连系统，并且包括经由点对点互连1850耦合的第一处理器1870和第二处理器1880。处理器1870和1880中的每一个都可以是处理器1600的某一版本。在本公开的一个实施例中，处理器1870和1880分别是处理器1710和1715，而协处理器1838是协处理器1745。在另一实施例中，处理器1870和1880分别是处理器1710和协处理器1745。

处理器1870和1880示出为分别包括集成存储器控制器(IMC)单元1872和1882。处理器1870还包括作为其总线控制器单元的一部分的点对点(P-P)接口1876和1878；类似地，第二处理器1880包括P-P接口1886和1888。处理器1870、1880可以经由使用点对点(P-P)接口电路1878、1888的P-P接口1850来交换信息。如图18中所示，IMC 1872和1882将处理器耦合到相应的存储器，即存储器1832和存储器1834，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1870、1880可各自经由使用点对点接口电路1876、1894、1886、1898的各个P-P接口1852、1854来与芯片组1890交换信息。芯片组1890可以任选地经由高性能接口1839来与协处理器1838交换信息。在一个实施例中，协处理器1838是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1890可以经由接口1896耦合到第一总线1816。在一个实施例中，第一总线1816可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。

如图18中所示，各种I/O设备1814可连同总线桥1818一起耦合到第一总线1816，该总线桥1818将第一总线1816耦合到第二总线1820。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1815耦合到第一总线1816。在一个实施例中，第二总线1820可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1820，这些设备包括例如键盘和/或鼠标1822、通信设备1827以及存储单元1828，该存储单元1828诸如可包括指令/代码和数据1830的盘驱动器或者其他大容量存储设备。此外，音频I/O 1824可以被耦合到第二总线1820。注意，其他架构是可能的。例如，代替图18的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图19，示出的是根据本公开的实施例的第二更具体的示例性系统1900的框图。图18和19中的类似元件使用类似的附图标记，并且从图19中省略了图18的某些方面以避免混淆图19的其他方面。

图19图示处理器1870、1880可分别包括集成存储器和I/O控制逻辑(“CL”)1872和1882。因此，CL 1872、1882包括集成存储器控制器单元，并包括I/O控制逻辑。图19图示不仅存储器1832、1834耦合到CL 1872、1882，而且I/O设备1914也耦合到控制逻辑1872、2082。传统I/O设备1915被耦合到芯片组1890。

现在参考图20，示出的是根据本公开的实施例的SoC 2000的框图。图16中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图20中，(多个)互连单元2002被耦合到：应用处理器2010，其包括一个或多个核的集合1602A-N的集合以及(多个)共享高速缓存单元1606；系统代理单元1610；(多个)总线控制器单元1616；(多个)集成存储器控制器单元1614；一个或多个协处理器的集合2020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2030；直接存储器访问(DMA)单元2032；以及用于耦合到一个或多个外部显示器的显示单元2040。在一个实施例中，(多个)协处理器2020包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图18中图示的代码1830)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图21是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图21示出可使用x86编译器2104来编译高级语言2102形式的程序，以生成可由具有至少一个x86指令集核的处理器2116原生执行的x86二进制代码2106。具有至少一个x86指令集核的处理器2116表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2104表示可操作用于生成x86二进制代码2106(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2116上执行。类似地，图21示出可以使用替代的指令集编译器2108来编译高级语言2102形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2114(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码2110。指令转换器2112用于将x86二进制代码2106转换成可以由不具有x86指令集核的处理器2114原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2112通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2106的软件、固件、硬件或其组合。

Claims (24)

1.一种处理器核，包括：

解码器，用于将指令解码为经解码的指令；

执行单元，用于执行所述经解码的指令；

分支预测器电路，用于预测分支指令的未来结果；以及

分支断言管理器电路，用于禁用对包括所述分支指令的条件关键分支的所预测的未来结果的使用。

2.如权利要求1所述的处理器核，其中，所述分支断言管理器电路用于：检测所述条件关键分支，并且随后确定针对所述条件关键分支的重汇聚点。

3.如权利要求2所述的处理器核，进一步包括指令取出单元，并且所述分支断言管理器电路使所述指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的被采用的部分和不被采用的部分两者的指令。

4.如权利要求3所述的处理器核，其中，所述分支断言管理器电路用于使所述条件关键分支的所述被采用的部分在检测到由所述执行单元执行所述条件关键分支的所述分支指令之后是架构可见的。

5.如权利要求3所述的处理器核，其中，所述分支断言管理器电路用于：对于所述分支指令的触发流水线转储清除的每个误预测的实例，将计数器递增；以及当所述计数器超出阈值时，禁用对包括所述分支指令的所述条件关键分支的所述所预测的未来结果的使用。

6.如权利要求3所述的处理器核，其中，所述分支断言管理器电路用于：确定所述条件关键分支是否处于多种可能的汇聚模式中的一种汇聚模式；以及响应于所述条件关键分支处于所述多种可能的汇聚模式中的一种汇聚模式，使所述指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的所述被采用的部分和所述不被采用部分两者的指令。

7.如权利要求1所述的处理器核，其中，所述分支断言管理器电路用于：当在所引退的指令的观察窗口中所述条件分支超出误预测事件的最小阈值时，确定条件分支是所述关键条件分支。

8.如权利要求1-7中的任一项所述的处理器核，其中，所述分支断言管理器电路用于：至少部分地基于所述条件关键分支的多个所引退的实例的第一适当子集的性能与所述条件关键分支的所述多个所引退的示例的第二适当子集的性能的比较来遏制禁用对所述所预测的未来结果的使用，在所述第一适当子集中，所述分支断言管理器电路被允许禁用对所述所预测的未来结果的使用，在所述第二适当子集中，所述分支断言管理器电路不被允许禁用对所述所预测的未来结果的使用。

9.一种方法，包括：

利用硬件处理器的解码器将指令解码为经解码的指令；

利用所述硬件处理器的执行单元执行所述经解码的指令：

利用所述硬件处理器的分支预测器电路预测分支指令的未来结果；以及

利用所述硬件处理器的分支断言管理器电路禁用对包括所述分支指令的条件关键分支的所预测的未来结果的使用。

10.如权利要求9所述的方法，进一步包括：利用所述分支断言管理器电路检测所述条件关键分支，并且随后利用所述分支断言管理器电路确定针对所述条件关键分支的重汇聚点。

11.如权利要求10所述的方法，进一步包括：由所述分支断言管理器电路使所述硬件处理器的指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的被采用的部分和不被采用的部分两者的指令。

12.如权利要求11所述的方法，进一步包括：由所述分支断言管理器电路使所述条件关键分支的所述被采用的部分在检测到由所述执行单元执行所述条件关键分支的所述分支指令之后是架构可见的。

13.如权利要求11所述的方法，进一步包括：

对于所述分支指令的触发流水线转储清除的每个误预测的实例，将计数器递增；以及

当所述计数器超出阈值时，禁用对包括所述分支指令的所述条件关键分支的所述所预测的未来结果的使用。

14.如权利要求11所述的方法，进一步包括：

由所述分支断言管理器电路确定所述条件关键分支是否处于多种可能的汇聚模式中的一种汇聚模式；以及

响应于所述条件关键分支处于所述多种可能的汇聚模式中的一种汇聚模式，使所述指令分支单元取出所述条件关键分支的、一直到所述重汇聚点的所述被采用的部分和所述不被采用部分两者的指令。

15.如权利要求9所述的方法，进一步包括：当在所引退的指令的观察窗口中所述条件分支超出误预测事件的最小阈值时，由所述分支断言管理器电路确定条件分支是所述关键条件分支。

16.如权利要求9-15中的任一项所述的方法，进一步包括：由所述分支断言管理器电路至少部分地基于所述条件关键分支的多个所引退的实例的第一适当子集的性能与所述条件关键分支的所述多个所引退的示例的第二适当子集的性能的比较来遏制禁用对所述所预测的未来结果的使用，在所述第一适当子集中，所述分支断言管理器电路被允许禁用对所述所预测的未来结果的使用，在所述第二适当子集中，所述分支断言管理器电路不被允许禁用对所述所预测的未来结果的使用。

17.一种存储程序代码的非暂态机器可读介质，所述程序代码当由机器执行时，使所述机器执行包括以下步骤的方法：

利用硬件处理器的解码器将指令解码为经解码的指令；

利用所述硬件处理器的执行单元执行所述经解码的指令：

利用所述硬件处理器的分支预测器电路预测分支指令的未来结果；以及

利用所述硬件处理器的分支断言管理器电路禁用对包括所述分支指令的条件关键分支的所预测的未来结果的使用。

18.如权利要求17所述的非暂态机器可读介质，进一步包括：利用所述分支断言管理器电路检测所述条件关键分支，并且随后利用所述分支断言管理器电路确定针对所述条件关键分支的重汇聚点。

19.如权利要求18所述的非暂态机器可读介质，进一步包括：由所述分支断言管理器电路使所述硬件处理器的指令取出单元取出所述条件关键分支的、一直到所述重汇聚点的被采用的部分和不被采用的部分两者的指令。

20.如权利要求19所述的非暂态机器可读介质，进一步包括：由所述分支断言管理器电路使所述条件关键分支的所述被采用的部分在检测到由所述执行单元执行所述条件关键分支的所述分支指令之后是架构可见的。

21.如权利要求19所述的非暂态机器可读介质，进一步包括：

对于所述分支指令的触发流水线转储清除的每个误预测的实例，将计数器递增；以及

当所述计数器超出阈值时，禁用对包括所述分支指令的所述条件关键分支的所述所预测的未来结果的使用。

22.如权利要求19所述的非暂态机器可读介质，进一步包括：

由所述分支断言管理器电路确定所述条件关键分支是否处于多种可能的汇聚模式中的一种汇聚模式；以及

响应于所述条件关键分支处于所述多种可能的汇聚模式中的一种汇聚模式，使所述指令分支单元取出所述条件关键分支的、一直到所述重汇聚点的所述被采用的部分和所述不被采用部分两者的指令。

23.如权利要求17所述的非暂态机器可读介质，进一步包括：当在所引退的指令的观察窗口中所述条件分支超出误预测事件的最小阈值时，由所述分支断言管理器电路确定条件分支是所述关键条件分支。

24.如权利要求17-23中的任一项所述的非暂态机器可读介质，进一步包括：由所述分支断言管理器电路至少部分地基于所述条件关键分支的多个所引退的实例的第一适当子集的性能与所述条件关键分支的所述多个所引退的示例的第二适当子集的性能的比较来遏制禁用对所述所预测的未来结果的使用，在所述第一适当子集中，所述分支断言管理器电路被允许禁用对所述所预测的未来结果的使用，在所述第二适当子集中，所述分支断言管理器电路不被允许禁用对所述所预测的未来结果的使用。

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