CN114245041B - 像素电路和红外成像仪 - Google Patents

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Abstract

本发明提供了一种像素电路和红外成像仪，涉及红外成像领域。积分模块进行积分的同时通过共用模块和电荷注入模块进行粗量化；电荷注入模块向积分模块中的积分电容注入电荷；线性反馈移位寄存器计数器计数，该计数结果即为粗量化结果，动态比较器对残余电压进行细量化的过程中，产生计数信号，线性反馈移位寄存器计数器接收计数信号从0开始计数，该计数结果即为细量化结果。本发明像素电路，粗、细两步量化合用相同的模块，缩减了像素面积。分阶段的向积分电容注入部分电荷，相比于注入等量的电荷时，引入的噪声更低，从整体上减少了每次注入的噪声电荷，提高了信噪比，从而降低了像素电路整体功耗。像素电路具有更低的功耗和更好的品质因数。

Description

像素电路和红外成像仪
技术领域
本发明涉及红外成像领域，尤其涉及一种像素电路和红外成像仪。
背景技术
红外成像是通过探测物体所发出的红外辐射来识别物体的技术，目前被广泛应用于军事、空间技术、医学等领域。红外焦平面阵列组件是红外成像系统的主体，该组件由红外探测器和红外焦平面读出电路组成。读出电路将红外探测器产生的电信号进行转换并输出给片外的信号处理系统。对于红外焦平面阵列，尤其是长波红外，采用像素级模数转换器(ADC)可以显著提升电荷处理能力。
由于设备小型化的需求，目前像素尺寸需进一步缩小，这种缩小会导致读出电路电荷处理能力下降，从而使得焦平面的信噪比下降。相比模拟像素，基于PFM ADC的数字像素在相同像素尺寸下有更大电荷处理能力的潜力。为了进一步提高信噪比，目前已有使用扩展计数电路，在积分结束时对残留电荷进行细量化，以减少量化噪声。但上述方案增加了像素面积。
另外，还有提出将残留电荷被发送到列级ADC并由其量化，但这会导致像素和列之间的不匹配，产生更大的固定模式噪声和更多的读出噪声。
发明内容
鉴于上述问题，提出了本发明以便提供克服上述问题或者至少部分地解决上述问题的一种像素电路和红外成像仪。
本发明实施例第一方面提供一种像素电路，所述像素电路包括：积分模块、电荷注入模块、共用模块；
所述积分模块接收来自于电流探测器的输出电流，进行积分的同时，通过所述共用模块和所述电荷注入模块进行粗量化；
所述共用模块为粗量化和细量化共用的模块；
所述共用模块包括：动态比较器和线性反馈移位寄存器计数器；
所述动态比较器在对积分电压进行粗量化的过程中，产生控制信号，并将所述控制信号发送至所述电荷注入模块和所述线性反馈移位寄存器计数器；
所述电荷注入模块接收所述控制信号，向所述积分模块中的积分电容注入电荷；
所述线性反馈移位寄存器计数器接收所述控制信号，从0开始计数，在粗量化结束后，该计数结果即为粗量化结果，并将所述粗量化结果读出；
所述动态比较器在对所述积分电容上的残余电压进行细量化的过程中，产生计数信号，并将所述计数信号发送至所述线性反馈移位寄存器计数器；
所述线性反馈移位寄存器计数器接收所述计数信号，从0开始计数，在细量化结束后，该计数结果即为细量化结果，并将所述细量化结果读出。
可选地，所述动态比较器由周期信号的周期控制工作；
所述动态比较器在对积分电压进行粗量化的过程中，以所述积分电压与参考电压进行比较，所述参考电压的电压值等于恒定电压；
所述动态比较器在所述积分电压小于所述参考电压时，输出所述控制信号。
可选地，所述动态比较器在对所述残余电压进行细量化的过程中，以所述残余电压与阶梯电压进行比较；
所述动态比较器在所述阶梯电压每上升一次时，产生一次所述计数信号；
所述线性反馈移位寄存器计数器在所述阶梯电压上升预设次数后，读出所述细量化结果；
其中，所述单个阶梯电压由所述参考电压根据所述细量化位数确定。
可选地，所述电荷注入模块包括：电荷注入单元、逻辑单元；
所述电荷注入单元与所述逻辑单元和所述积分电容分别连接；
所述电荷注入单元受控于所述逻辑单元的逻辑信号，分阶段的向所述积分电容注入部分电荷，所有阶段注入的全部电荷即为所述电荷注入模块向所述积分电容注入的电荷；
所述逻辑单元接收所述控制信号，产生所述逻辑信号。
可选地，所述电荷注入单元包括：第一MOS管、第二MOS管、第三MOS管；所述逻辑信号包括：第一逻辑信号、第二逻辑信号、第三逻辑信号；
所述第一MOS管的栅极受控于第一偏置电压；
所述第一MOS管的源极接收所述第一逻辑信号；
所述第一MOS管的漏极与所述第二MOS管的源极连接；
所述第二MOS管的栅极受控于所述第二逻辑信号；
所述第二MOS管的漏极与所述第三MOS管的源极连接；
所述第三MOS管的栅极受控于所述第三逻辑信号；
所述第三MOS管的漏极与所述积分电容连接。
可选地，所述周期信号高电平期间，若所述控制信号为低电平，则所述第一逻辑信号和所述第三逻辑信号的电压等于工作电源端电压，所述第二逻辑信号的电压等于工作地端电压；
所述周期信号高电平期间，且所述控制信号变为高电平时，在第一预设时间后，所述第一逻辑信号的电压降至所述工作地端电压；
在第二预设时间后，所述第三逻辑信号的电压降至所述第三偏置电压；
在第三预设时间后，所述第二逻辑信号的电压升至所述第二偏置电压，所述第二偏置电压大于所述第三偏置电压；
其中，所述第三预设时间大于所述第二预设时间，所述第二预设时间大于所述第一预设时间。
可选地，在第四预设时间后，所述第三逻辑信号的电压重新升至所述工作电源端电压；
在第五预设时间后，所述第一逻辑信号的电压重新升至所述工作电源端电压；
在第六预设时间后，所述第二逻辑信号的电压重新降至所述工作地端电压；
其中，所述第六预设时间大于所述第五预设时间，所述第五预设时间大于所述第四预设时间，所述第四预设时间大于所述第三预设时间。
可选地，所述控制信号的高电平持续时间不大于所述周期信号的高电平持续时间；
所述第六预设时间小于所述控制信号的高电平持续时间。
可选地，六个预设时间的大小根据所述第一MOS管、所述第二MOS管、所述第三MOS管的特性、所述工作电源端电压、所述工作地端电压、所述第一偏置电压、所述第二偏置电压、所述第三偏置电压决定。
本发明实施例第二方面提供一种红外成像仪，所述红外成像仪包括：光电流探测器以及如第一方面任一所述的像素电路。
本发明提供的像素电路，共用模块为粗量化和细量化共用的模块；共用模块包括：动态比较器和线性反馈移位寄存器计数器；积分模块接收来自于电流探测器的输出电流，进行积分的同时，通过共用模块和电荷注入模块进行粗量化；动态比较器在对积分电压进行粗量化的过程中，产生控制信号，电荷注入模块接收控制信号，向积分模块中的积分电容注入电荷；线性反馈移位寄存器计数器接收控制信号，从0开始计数，在粗量化结束后，该计数结果即为粗量化结果。
动态比较器在对积分电容上的残余电压进行细量化的过程中，产生计数信号，线性反馈移位寄存器计数器接收计数信号，从0开始计数，在细量化结束后，该计数结果即为细量化结果。
本发明的像素电路，粗、细两步量化合用相同的模块，摒弃了目前传统中在列级进行细量化的结构，缩减了像素面积。另外，提出一种新的电荷注入结构，分阶段的向积分电容注入部分电荷，相比于注入等量的电荷时，引入的噪声更低，从整体上减少了每次注入的噪声电荷，提高了信噪比，从而降低了像素电路整体功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例像素电路的结构示意图；
图2是本发明实施例中像素电路工作的时序图；
图3是本发明实施例中电荷注入模块的结构示意图；
图4是本发明实施例中逻辑单元产生的逻辑信号的时序图；
图5是本发明实施例中电荷注入模块的电荷转移过程。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例的像素电路包括：积分模块、电荷注入模块、共用模块；共用模块为粗量化和细量化共用的模块；共用模块包括：动态比较器和线性反馈移位寄存器计数器；积分模块接收来自于电流探测器的输出电流，进行积分的同时，通过共用模块和电荷注入模块进行粗量化；动态比较器在对积分电压进行粗量化的过程中，产生控制信号，并将控制信号发送至电荷注入模块和线性反馈移位寄存器计数器。
电荷注入模块接收控制信号，向积分模块中的积分电容注入电荷；线性反馈移位寄存器计数器接收控制信号，从0开始计数，在粗量化结束后，该计数结果即为粗量化结果，并将粗量化结果读出。
粗量化结束后，电荷注入模块不工作，继续复用共用模块，动态比较器在对积分电容上的残余电压进行细量化的过程中，产生计数信号，并将计数信号发送至线性反馈移位寄存器计数器；线性反馈移位寄存器计数器接收计数信号，从0开始计数，在细量化结束后，该计数结果即为细量化结果，并将细量化结果读出。
为了更清楚的说明本发明的像素电路，参照图1，示例性的示出了像素电路的结构示意图。图1中，积分模块包括：积分电容CINT、复位开关RST；电荷注入模块包括：电荷注入单元ΔQ、逻辑单元Logic；共用模块包括：动态比较器CMP和线性反馈移位寄存器计数器LFSRcounter。需要说明的是，由于逻辑单元的输入信号是动态比较器CMP的输出信号，因此实质上动态比较器即可以属于电荷注入模块，也可以属于共用模块。因此图1中用虚框Chargeinjection表示电荷注入模块，用虚框Coarse/fine shared表示共用模块，可以看出，动态比较器CMP两者均包括。但无论哪种结构，动态比较器CMP和线性反馈移位寄存器计数器LFSR counter都是进行粗、细量化过程时共用的。这样无需在列级进行细量化，缩减了像素面积。
该像素电路的基本工作原理如下：
1.积分的同时进行粗量化。
2.粗量化结果DC由线性反馈移位寄存器计数器LFSR counter串行移位读出像素。
3.对残余积分电荷进行细量化，细量化结果DF像步骤2一样串行读出。
结合图2所示的像素电路工作的时序图，在积分过程中，动态比较器CMP由周期信号CK的周期控制工作。在此步骤中，积分电容器CINT上的积分电压VEYT与等于恒定电压VL的参考电压VRES进行比较。若有关系：VENP＜VL，则动态比较器CMP的输出变为高电平，从而输出该高电平的控制信号，逻辑单元Logic接收到该控制信号后，控制电荷注入单元ΔQ向积分电容CLNT注入ΔQ电荷以及控制线性反馈移位寄存器计数器LFSR counter加1，积分结束之后，计数器的结果就是粗量化结果Dc。
粗量化结果Dc读出后，进行细量化时复用动态比较器CMP和线性反馈移位寄存器计数器LFSR counter。细量化过程中，参考电压VREF转换为单个阶梯电压等于
Figure BDA0003362633530000061
的阶梯信号。需要说明的是，此处以细量化6bit为例进行说，因此是64*CINT，即，单个阶梯电压由参考电压VREF根据细量化位数确定。
积分电容cENT上的残余电荷继续与参考电压VREE周期比较，动态比较器CMP产生计数信号，并将计数信号发送至线性反馈移位寄存器计数器LFSR counter；线性反馈移位寄存器计数器LFSR counter接收计数信号，从0开始计数。以细量化6bit为例，阶梯信号上升2b次后，读出计数器结果即为细量化结果DF。检测到的信号电荷量QI表示如下式(1)：
Figure BDA0003362633530000071
对于电荷注入模块而言，其包括：电荷注入单元、逻辑单元，如前所述，电荷注入单元ΔQ与逻辑单元Logic和积分电容CINT分别连接；电荷注入单元受控于逻辑单元Logic的逻辑信号，分阶段的向积分电容CINT注入部分电荷，所有阶段注入的全部电荷即为电荷注入模块向积分电容CINT注入的电荷；逻辑单元Logic接收控制信号，产生逻辑信号。
参照图3，示出了本发明实施例中电荷注入模块的结构示意图，参照图4示出了逻辑单元Logic产生的逻辑信号的时序图，参照图5示出了电荷注入模块的电荷转移过程。
一种优选的电荷注入单元包括：第一MOS管M1、第二MOS管M2、第三MOS管M3；逻辑信号包括：第一逻辑信号φ1、第二逻辑信号φ2、第三逻辑信号φ3。
第一MOS管M1的栅极受控于第一偏置电压VB1；第一MOS管M1的源极接收第一逻辑信号φ1；第一MOS管M1的漏极与第二MOS管M2的源极连接。
第二MOS管M2的栅极受控于第二逻辑信号φ2；第二MOS管M2的漏极与第三MOS管M3的源极连接；第三MOS管M3的栅极受控于第三逻辑信号φ3；第三MOS管M3的漏极与积分电容CINT连接。
周期信号CK高电平期间，若控制信号(图4中CMPC用表示控制信号)为低电平，则第一逻辑信号φ1和第三逻辑信号φ3的电压等于工作电源端电压VDD，第二逻辑信号φ2的电压等于工作地端电压VSS。
周期信号CK高电平期间，且控制信号变为高电平时，在第一预设时间(图4中1时间点)后，第一逻辑信号φ1的电压降至工作地端电压VSS；在第二预设时间(图4中2时间点)后，第三逻辑信号φ2的电压降至第三偏置电压VB3。
在第三预设时间(图4中3时间点)后，第二逻辑信号φ2的电压升至第二偏置电压VB2，第二偏置电压VB2大于第三偏置电压VB3；由图4可知，第三预设时间大于第二预设时间，第二预设时间大于第一预设时间。
在第四预设时间(图4中4时间点)后，第三逻辑信号φ2的电压重新升至工作电源端电压VDD；在第五预设时间(后续时间点图4中未标示，由图4可直观得到)后，第一逻辑信号φ1的电压重新升至工作电源端电压VDD；在第六预设时间后，第二逻辑信号φ2的电压重新降至工作地端电压VSS；自然可以得到：第六预设时间大于第五预设时间，第五预设时间大于第四预设时间，第四预设时间大于第三预设时间。
另外，控制信号的高电平持续时间不大于周期信号CK的高电平持续时间；第六预设时间小于控制信号的高电平持续时间。上述六个预设时间的大小根据第一MOS管M1、第二MOS管M2、第三MOS管M3的特性、工作电源端电压VDD、工作地端电压VSS、第一偏置电压VB1、第二偏置电压VB2、第三偏置电压VB3决定。
具体的电荷转移过程为：三个逻辑信号φ1～8受控制信号CMP的控制，周期地在逻辑单元Logic中产生。若在周期信号CK上升沿后，控制信号CMP为低电平，三个逻辑信号φ1～8仍然分别保持为VDD、VSS以及VDD。若控制信号CMP为高电平，三个逻辑信号φ1～8的变化如图4所示。电荷注入单元偏离第二MOS管M2电容充满电荷的初始状态。
电荷注入单元结合图4和图5，可以分为四步工作：
1.第一逻辑信号φ1降到工作地端电压VDD，第二MOS管M2栅下的电荷通过第一MOS管M1溢出一直到亚阈值区，假如不考虑非理想效应，第二MOS管M2栅下的电荷最终保持在
Figure BDA0003362633530000081
；
2.第三逻辑信号φ3降到第三偏置电压VB3，Q1＝cINJ*(VB1-VB3)转移到积分电容CFNT上；
3.第二逻辑信号φ2上升到第二偏置电压VB2，因为最终第二MOS管M2工作在截止区，Q2＝CINJ*VRR被推到积分电容CINT，以至于第二MOS管M2栅下几乎没有电荷；
4.第三逻辑信号φ3首先返回到工作电源端电压VDD，然后第一逻辑信号φ1和第二逻辑信号φ2依次恢复到初态。因此，总共转移的电荷量ΔQ可表示在式(2)中，相较目前传统结构而言，其电荷注入模块中的第二MOS管M2偏置在偏置电压VB2，总的转移电荷可以表示为式(3)中。因此，当转移相同电荷量时，本发明的像素电路中CINJ噪声电荷可以小很多。
ΔQ-Q1+Q2-cINJVB1 (2)
ΔQ[4]＝CINJ(VB1-VB3) (3)
等效到积分电容CINT的噪声电荷可以表示为式(4)：
Figure BDA0003362633530000091
式(4)中，Vn，CMF是动态比较器的等效输入噪声，Qn，INJ是单次注入引入的噪声电荷，随着粗量化结果Dc增加，注入引入的总噪声电荷Qn增加，当粗量化结果Dc达到一定值后，电荷注入引入的噪声电荷占主导。Qn，INJ由“溢出”、“恢复”两个步骤引入。若不考虑交叠和结电容，在“溢出”步骤的最后，第一MOS管M1处于亚阈值区，在“恢复”步骤的最后，第二MOS管M2的栅电容非常小，Qn，INJ可表示为式(5)：
Figure BDA0003362633530000092
结合式(4)和式(5)，可以得出由于噪声电荷CINJ比目前传统结构小得多，所以总噪声电荷小得多，从而使得本发明的像素电路的SNR更高。
本发明的像素电路中，由于对动态比较器CMP延迟的要求较低，并且不需要将残余电荷读出到列级，因此没有静态功耗。此外，动态功耗与周期信号CK的频率呈正相关，对于本发明的像素电路来说，周期信号CK的频率较低。功耗可由式(6)表示：
Pall＝(210+26)PCMF+(210+26)PCNT (6)
式(6)中，PCMP是单次工作，动态比较器CMP消耗的功耗，PCNT是单次工作，线性反馈移位寄存器计数器LFSR counter消耗的功耗。
为了验证本发明提出的像素电路，以一个640x512 ROIC采用0.18μm1P5M CMOS工艺制造。结合优化的线性反馈移位寄存器计数器，在15微米间距内实现了16bit量化。经过仿真，得到的仿真结果表明，每个像素在120帧/秒时仅消耗57μW。本发明提出的像素电路与目前传统结构的性能比较列于下表：
类型 目前传统结构 本发明像素电路
阵列大小 640*512 640*512
像素尺寸(um) 15 15
工艺尺寸(nm) 180 180
帧频(Hz) N/A 120
分辨率(bit) 16 15
电荷处理能力(e<sup>-</sup>) 10M 125M
噪声(LSB) 2 0.51
每个像素的功耗(nW) 107 57.2
从上表中可以得出结论，本发明提出的像素电路具有更低的功耗和更好的品质因数(FOM)。
基于上述像素电路，本发明实施例还提供一种红外成像仪，所述红外成像仪包括：电流探测器以及如上任一所述的像素电路。
通过上述示例，本发明的像素电路，粗、细两步量化合用相同的模块，摒弃了目前传统中在列级进行细量化的结构，缩减了像素面积。另外，提出一种新的电荷注入结构，分阶段的向积分电容注入部分电荷，相比于注入等量的电荷时，引入的噪声更低，从整体上减少了每次注入的噪声电荷，提高了信噪比，从而降低了像素电路整体功耗。像素电路具有更低的功耗和更好的品质因数。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (9)

1.一种像素电路，其特征在于，所述像素电路包括：积分模块、电荷注入模块、共用模块；
所述积分模块接收来自于电流探测器的输出电流，进行积分的同时，通过所述共用模块和所述电荷注入模块进行粗量化；
所述共用模块为粗量化和细量化共用的模块；
所述共用模块包括：动态比较器和线性反馈移位寄存器计数器；
所述动态比较器在对积分电压进行粗量化的过程中，产生控制信号，并将所述控制信号发送至所述电荷注入模块和所述线性反馈移位寄存器计数器；
所述电荷注入模块接收所述控制信号，向所述积分模块中的积分电容注入电荷；
所述线性反馈移位寄存器计数器接收所述控制信号，从0开始计数，在粗量化结束后，该计数结果即为粗量化结果，并将所述粗量化结果读出；
所述动态比较器在对所述积分电容上的残余电压进行细量化的过程中，产生计数信号，并将所述计数信号发送至所述线性反馈移位寄存器计数器；
所述线性反馈移位寄存器计数器接收所述计数信号，从0开始计数，在细量化结束后，该计数结果即为细量化结果，并将所述细量化结果读出；
其中，所述电荷注入模块包括：电荷注入单元、逻辑单元；所述电荷注入单元包括：第一MOS管、第二MOS管、第三MOS管；所述逻辑单元的逻辑信号包括：第一逻辑信号、第二逻辑信号、第三逻辑信号；
所述第一MOS管的栅极受控于第一偏置电压；
所述第一MOS管的源极接收所述第一逻辑信号；
所述第一MOS管的漏极与所述第二MOS管的源极连接；
所述第二MOS管的栅极受控于所述第二逻辑信号；
所述第二MOS管的漏极与所述第三MOS管的源极连接；
所述第三MOS管的栅极受控于所述第三逻辑信号；
所述第三MOS管的漏极与所述积分电容连接。
2.根据权利要求1所述的像素电路，其特征在于，所述动态比较器由周期信号的周期控制工作；
所述动态比较器在对积分电压进行粗量化的过程中，以所述积分电压与参考电压进行比较，所述参考电压的电压值等于恒定电压；
所述动态比较器在所述积分电压小于所述参考电压时，输出所述控制信号。
3.根据权利要求2所述的像素电路，其特征在于，所述动态比较器在对所述残余电压进行细量化的过程中，以所述残余电压与阶梯电压进行比较；
所述动态比较器在所述阶梯电压每上升一次时，产生一次所述计数信号；
所述线性反馈移位寄存器计数器在所述阶梯电压上升预设次数后，读出所述细量化结果；
其中，单个阶梯电压由所述参考电压根据所述细量化位数确定。
4.根据权利要求2所述的像素电路，其特征在于，所述电荷注入单元与所述逻辑单元和所述积分电容分别连接；
所述电荷注入单元受控于所述逻辑单元的逻辑信号，分阶段的向所述积分电容注入部分电荷，所有阶段注入的全部电荷即为所述电荷注入模块向所述积分电容注入的电荷；
所述逻辑单元接收所述控制信号，产生所述逻辑信号。
5.根据权利要求4所述的像素电路，其特征在于，所述周期信号高电平期间，若所述控制信号为低电平，则所述第一逻辑信号和所述第三逻辑信号的电压等于工作电源端电压，所述第二逻辑信号的电压等于工作地端电压；
所述周期信号高电平期间，且所述控制信号变为高电平时，在第一预设时间后，所述第一逻辑信号的电压降至所述工作地端电压；
在第二预设时间后，所述第三逻辑信号的电压降至第三偏置电压；
在第三预设时间后，所述第二逻辑信号的电压升至第二偏置电压，所述第二偏置电压大于所述第三偏置电压；
其中，所述第三预设时间大于所述第二预设时间，所述第二预设时间大于所述第一预设时间。
6.根据权利要求5所述的像素电路，其特征在于，在第四预设时间后，所述第三逻辑信号的电压重新升至所述工作电源端电压；
在第五预设时间后，所述第一逻辑信号的电压重新升至所述工作电源端电压；
在第六预设时间后，所述第二逻辑信号的电压重新降至所述工作地端电压；
其中，所述第六预设时间大于所述第五预设时间，所述第五预设时间大于所述第四预设时间，所述第四预设时间大于所述第三预设时间。
7.根据权利要求6所述的像素电路，其特征在于，所述控制信号的高电平持续时间不大于所述周期信号的高电平持续时间；
所述第六预设时间小于所述控制信号的高电平持续时间。
8.根据权利要求6所述的像素电路，其特征在于，六个预设时间的大小根据所述第一MOS管、所述第二MOS管、所述第三MOS管的特性、所述工作电源端电压、所述工作地端电压、所述第一偏置电压、所述第二偏置电压、所述第三偏置电压决定。
9.一种红外成像仪，其特征在于，所述红外成像仪包括：电流探测器以及如权利要求1-8任一所述的像素电路。
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