CN114189413A - 一种基于fpga的多载波宽带数字预失真装置 - Google Patents
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Abstract
本发明公开了一种基于FPGA的多载波宽带数字预失真装置，属于信号处理技术领域。本装置包括耦合器、功率放大器、射频前端单元和基带信号处理单元，射频前端单元包括D/A转换模块、A/D转换模块、上变频模块、下变频模块、接收通道模块、发射通道模块，基带信号处理单元包括终端模块、波峰因子削减模块、系数加载模块、延时校准模块、模型参数提取模块。本发明可在FPGA上完全实现预失真系统，其同时利用了FPGA和ARM的优势，两者通过BRAM进行数据交互，能够实现高速数据交互。本发明具有参数选取灵活，适应性强等特点，并具有较好的线性化指标，能够明显降低系统的非线性，为采用高阶调制的通信链路发展提供可能。
Description
技术领域
本发明涉及涉及信号处理技术领域，特别是指一种基于FPGA的多载波宽带数字预失真装置。
背景技术
在无线通信系统中，为了获得更高频谱利用率，传输更高速率的信号，正交振幅调制(QAM)和正交频分复用(OFDM)技术得到了广泛应用。基于复杂数字调制方式的信号可以提高频谱利用率，但这些调制信号都表现为非恒定包络调制的特点，并且具有高峰均比(Peak-to-Average Power Ratio,PAPR)以及宽信号带宽的特性。基于这些调制方式带来的变化，对发射机尤其是功率放大器的线性度要求提出了严格的指标，功率放大器作为发射机的末级器件，其线性度决定了发射机的整体性能。功率放大器的失真将导致通信信道的带内和带外失真，带内失真主要表现在信号幅度相位失真，影响接收信道解调能力，增加了系统的误码率；带外失真则会造成频谱扩展，扩展的频带会影响临近信道的通信质量。因此，对功率放大器的线性化是未来通信系统领域的发展需求，具有非常重要的意义。
数字预失真技术作为功率放大器线性化技术之一，相比于其他线性化技术具有数字化、自适应性、集成化等优势。与现有的芯片内集成的数字预失真IP CORE相比，FPGA实现的数字预失真更加灵活可操作，具有很好的移植性，可以适配不同信号调制方式以及应用场景，做到根据环境和需求自适应调整。
发明内容
本发明的目的是解决高峰均比宽带调制信号场景下，功率放大器输出信号线性化的问题。为此，本发明提出一种基于FPGA的多载波宽带数字预失真装置，该装置可用于多载波宽带功率放大器的数字预失真，能够改善功率放大器回退状态下的失真。
为了实现上述目的，本发明所采取的技术方案为：
一种基于FPGA的多载波宽带数字预失真装置，包括耦合器、功率放大器、射频前端单元和基带信号处理单元，所述射频前端单元包括D/A转换模块、A/D转换模块、上变频模块、下变频模块、接收通道模块、发射通道模块，所述基带信号处理单元包括终端模块、波峰因子削减模块、系数加载模块、延时校准模块、模型参数提取模块；
终端模块产生基带IQ数据，基带IQ数据经过波峰因子削减模块降低信号的波峰因子，然后进入初始化的系数加载模块，初始化时系数加载模块输出的基带IQ数据不产生任何变化；系数加载模块将基带IQ数据分为完全一样的两路，其中，第一路送入延时校准模块的x端口；第二路送入D/A转换模块，并经过上变频模块、发射通道模块变成射频信号，然后送到功率放大器，这时经过功率放大器的输出信号是已经失真的数据，将这个数据送入耦合器的直通端口作为信号输出；耦合器的另一端口将耦合的射频信号输出，依次经过接收通道模块、下变频模块和A/D转换模块，输出数字信号给延时校准模块的y端口，与前级的x端口数据一起作为延时校准模块的输入变量；
延时校准模块对基带IQ数据做同步，输出同步完成的x、y信号；x、y作为输入信号，在模型参数提取模块中进行计算，得到数字预失真系数，将系数更新至系数加载模块并替换初始化系数，此后再经过系数加载模块的数据为预失真数据，预失真数据经过上变频模块、发射通道模块和功率放大器后即为线性化输出信号。
进一步的，所述基带信号处理单元为FPGA，所述终端模块、波峰因子削减模块、系数加载模块、延时校准模块基于FPGA的逻辑单元实现，所述模型参数提取模块基于FPGA的ARM处理器实现。
进一步的，所述功率放大器为采用AsGa工艺的功率放大器，偏置类型为AB类；所述耦合器的直通路作为功率输出，耦合路反馈给接收通道模块作为参考数据；
进一步的，所述波峰因子削减模块使用极坐标的方法，降低信号的峰均比，幅度削减相位不失真；
所述延时校准模块对功率放大器输入信号与输出信号进行对齐操作，通过粗、细同步，粗同步利用频域傅里叶变换，完成小数采样点级别的对齐；
所述模型参数提取模块采用记忆多项式，利用功率放大器输入输出信号构建方程，并通过最小二乘法求解方程的解，得到的解为系数加载模块对应的系数；
所述系数加载模块，根据延迟不同分别加载系数，从而获得线性化结果。
进一步的，所述FPGA的逻辑单元和ARM处理器之间数据交互的流程如下：
(1)利用AXI接口实现ARM处理器和逻辑单元的数据通信，ARM处理器作为主机，逻辑单元作为从机；通过AXI Interconnect分别和两个BRAM的控制器相连；BRAM部分有两个端口，这两个端口都可对这块BRAM进行读写操作；
(2)ARM处理器周期地查询特定地址的存储空间，该地址空间存储逻辑单元延时校准后的数据长度，当地址长度符合运算条件，ARM处理器与逻辑单元开始数据传输过程；
(3)逻辑单元将延时校准后的数据传递给ARM处理器，数据包括输入D/A转换模块之前的无失真信号以及A/D转换模块采集回来的功放失真信号，两个信号经过延时校准完成时序对齐；
(4)ARM处理器根据输出信号，用记忆多项式模型进行矩阵的构建，并结合输入信号构建方程，通过QR分解的方式求解方程系数w；
(5)通过AXI Interconnect控制得两个BRAM，将计算好的w值传递给逻辑单元，完成模型参数提取工作。
本发明的有益效果在于：
1、本发明可在FPGA上完全实现，其同时利用了FPGA和ARM的优势，两者通过BRAM进行数据交互，能够实现高速数据交互。
2、本发明在数字基带域实现数字预失真技术，具有参数选取灵活，适应性强等特点。
3、本发明的预失真系统具有较好的线性化指标，能够明显降低系统的非线性，为采用高阶调制的通信链路发展提供可能。
附图说明
图1是本发明实施例装置的框架图。
图2是本发明实施例的间接学习结构原理图。
图3是本发明实施例中ARM和FPGA数据传输的框图。
图4是本发明实施例中系数提取实现逻辑框图。
图5是本发明实施例的加载模块原理图。
具体实施方式
下面结合附图和实例，对本发明实施例中的技术方案进行清楚、完整地描述，但是本文所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种基于FPGA的多载波宽带数字预失真装置，包括耦合器、功率放大器、射频前端单元和基带信号处理单元，所述射频前端单元包括D/A转换模块、A/D转换模块、上变频模块、下变频模块、接收通道模块、发射通道模块，所述基带信号处理单元包括终端模块、波峰因子削减模块、系数加载模块、延时校准模块、模型参数提取模块；
终端模块产生基带IQ数据，基带IQ数据经过波峰因子削减模块降低信号的波峰因子，然后进入初始化的系数加载模块，初始化时系数加载模块输出的基带IQ数据不产生任何变化；系数加载模块将基带IQ数据分为完全一样的两路，其中，第一路送入延时校准模块的x端口；第二路送入D/A转换模块，并经过上变频模块、发射通道模块变成射频信号，然后送到功率放大器，这时经过功率放大器的输出信号是已经失真的数据，将这个数据送入耦合器的直通端口作为信号输出；耦合器的另一端口将耦合的射频信号输出，依次经过接收通道模块、下变频模块和A/D转换模块，输出数字信号给延时校准模块的y端口，与前级的x端口数据一起作为延时校准模块的输入变量；
延时校准模块对基带IQ数据做同步，输出同步完成的x、y信号；x、y作为输入信号，在模型参数提取模块中进行计算，得到数字预失真系数，将系数更新至系数加载模块并替换初始化系数，此后再经过系数加载模块的数据为预失真数据，预失真数据经过上变频模块、发射通道模块和功率放大器后即为线性化输出信号。
进一步的，所述基带信号处理单元为FPGA，所述终端模块、波峰因子削减模块、系数加载模块、延时校准模块基于FPGA的逻辑单元实现，所述模型参数提取模块基于FPGA的ARM处理器实现。
进一步的，所述功率放大器为采用AsGa工艺的功率放大器，偏置类型为AB类；所述耦合器的直通路作为功率输出，耦合路反馈给接收通道模块作为参考数据；
进一步的，所述波峰因子削减模块使用极坐标的方法，降低信号的峰均比，幅度削减相位不失真；
所述延时校准模块对功率放大器输入信号与输出信号进行对齐操作，通过粗、细同步，粗同步利用频域傅里叶变换，完成小数采样点级别的对齐；
所述模型参数提取模块采用记忆多项式，利用功率放大器输入输出信号构建方程，并通过最小二乘法求解方程的解，得到的解为系数加载模块对应的系数；
所述系数加载模块，根据延迟不同分别加载系数，从而获得线性化结果。
进一步的，所述FPGA的逻辑单元和ARM处理器之间数据交互的流程如下：
(1)利用AXI接口实现ARM处理器和逻辑单元的数据通信，ARM处理器作为主机，逻辑单元作为从机；通过AXI Interconnect分别和两个BRAM的控制器相连；BRAM部分有两个端口，这两个端口都可对这块BRAM进行读写操作；
(2)ARM处理器周期地查询特定地址的存储空间，该地址空间存储逻辑单元延时校准后的数据长度，当地址长度符合运算条件，ARM处理器与逻辑单元开始数据传输过程；
(3)逻辑单元将延时校准后的数据传递给ARM处理器，数据包括输入D/A转换模块之前的无失真信号以及A/D转换模块采集回来的功放失真信号，两个信号经过延时校准完成时序对齐；
(4)ARM处理器根据输出信号，用记忆多项式模型进行矩阵的构建，并结合输入信号构建方程，通过QR分解的方式求解方程系数w；
(5)通过AXI Interconnect控制得两个BRAM，将计算好的w值传递给逻辑单元，完成模型参数提取工作。
本装置采集功率放大器输出信号，对输出射频信号下变频并进行采样，与基带的原始数据进行同步并计算出数字预失真的系数。利用预失真系数对基带信号做实时处理，再送入功率放大器，得到线性化后的输出结果。
其原理如下：
(1)采用耦合器、零中频架构的上下变频器及高速ADC/DAC完成数字信号和射频信号的转化；
(2)建立基于FPGA+ARM CPU架构的数字信号处理单元，其实现架构如图3，FPGA实现高速硬件数据处理，包括预失真系数加载、波峰因子削减处理、延时校准、高速ADC/DAC控制。ARM CPU软件部分完成预失真模型参数提取的求解过程，包括MP模型系数解算，预失真系数的数据格式转化功能，并实时监控输出信号线性化程度；
(3)采用波峰因子削减技术，使用极坐标的方法，降低信号的峰均比，幅度削减相位不失真；
(4)延时校准，对功率放大器输入信号与输出信号进行对齐操作，通过粗、细同步，粗同步利用频域傅里叶变换，完成整数采样点级别的对齐。细同步通过插值，完成小数采样点级别的对齐；
(5)模型参数提取，模型采用记忆多项式(Memory Polynomial,MP)，利用功率放大器输入输出信号构建方程，并通过最小二乘法(如QR分解的方式)求解方程的解，其中包括延时校准数据从FPGA端传递到ARM端；
(6)系数加载等模块，输入信号经过系数加载模块，根据延迟不同分别加载系数，从而获得更好的线性化结果。
其中，模型参数提取的整体框图如图4，具体方式如下：
(1.1)利用AXI接口实现ARM端和FPGA端的数据通信，ARM端作为主机，FPGA端作为从机。通过AXI Interconnect分别和两个BRAM的控制器相连。BRAM部分有两个端口，这两个端口都可对这块BRAM进行读写操作。
(1.2)ARM端周期查询特定地址的存储空间，该地址空间存储FPGA端延时校准后的数据长度，当地址长度符合运算条件，ARM端与FPGA端开始数据传输过程。
(1.3)FPGA端将延时校准后的数据传递给ARM端，数据包括输入DAC之前的无失真信号以及ADC采集回来的功放失真信号，两个信号经过延时校准完成时序对齐。
(1.4)在ARM根据输出信号，用MP模型进行矩阵的构建，并结合输入信号构建方程，通过QR分解的方式求解方程系数w。
最后通过AXIInterconnect控制得两个BRAM将计算好的w值传递给FPGA端，完成模型参数提取工作。
本发明的实现方式如下：
(1)整体框架的搭建
数字预失真系统从基带模块得到数字基带信号，同时从功放观察输出通道得到输出射频信号。将采样的射频信号经过下变频后与基带信号进行同步跟踪。将同步后的两路信号进行计算得到预失真系数。该系数用于对数字基带信号进行实时处理，处理后的数据再送入功放得到达到更好的线性化效果。
从图1中可以看到，数字预失真系统由射频前端和FPGA处理单元构成。射频前端完成基带信号的波形成型及上变频后，通过其发送通道输出到功率放大器，同时并通过硬件反馈采样通道，在高速ADC获得功率放大器的输出信号。FPGA模块需要完成对前端进行初始化和控制，通过对增益控制和滤波器的设置，正确获得ADC的采样信号。同时完成数据输出到DAC。
(2)间接学习的结构
间接学习结构如图所示，利用功率放大器输出信号作为预失真计算的输入信号，功率放大器输入信号作为预失真计算的输出信号，输入输出信号做调换可以计算得出功率放大器的逆模型。根据输入输出信号建立方程，再利用最小二乘法求解系数，得到功率放大器逆模型的具体参数。功率放大器的逆模型就是预失真的模型，该模型可以通过计算参数e(n)，表达式如下。间接学习结构可以离线进行参数计算，每次只需采集一次数据即可，结构如图2。
e(n)＝minE(|x-y)|2) (1)
(3)FPGA数字预失真模块
对于预失真系统，系统结构与具体实现方式对系统性能影响很大。预失真可分为模拟射频预失真，数字基带预失真，数字射频预失真三种。整体结构上，我们采用线性化效果最好的数字基带预失真结构。多项式是目前预失真主要的实现方式，本发明是对功率放大器的行为级别建模，并不关心功率放大器的具体物理结构特点，重点关注功率放大器输入输出关系来进行正向模型建立和逆向模型建立，其中建模过程主要考虑的参数包括记忆深度和非线性阶数，这两个因素对于功放建模起到最主要的影响。
(4)波峰因子削减技术
经过数字预失真模块，信号的峰均比会提高，功率放大器饱和深度越深，峰均比提高的越大，会对前级器件尤其是FPGA的DAC性能造成很大影响。首先要对原始信号进行削峰处理，使经过预失真后的信号峰均比与原始信号的峰均比相当，这样对链路的影响最小。采用削峰+滤波的组合方式实现波峰因子削减。削峰会降低信号峰均比，滤波则可以降低削峰后引起的带外频谱再生。
(5)延时校准技术
功放输入x与输出信号y之间存在相关性，互相关的算法是将两个实数列对应相乘，对两个复数数列，将参考序列取共轭然后对应相乘。对应相乘就是将一个数列固定，另一个数列横向移动，点位对应依次相乘，然后得到的结果相加，当值最大的时候就是两个数列最相关的时候，通过两个信号进行卷积可以得出相关峰。
转换到频域，是通过对信号和做傅里叶变换，将其转换成频域信号X和Y，寻找X和Y之间的相位差，再对Y信号做相位补偿，最后再做傅立叶反变换将其转换成时域信号，由此得到的就是和信号时间对齐的信号。无论时域还是频域计算粗同步，核心思路都是互相关求最大值。
(6)模型参数提取技术
针对功放实际测试数据，采用MP模型进行评估，综合考虑线性化效果和实现复杂度，选择适合的预失真行为模型进行实现。下面针对MP模型做简要介绍。
MP模型
MP(Memory Polynomial,MP)模型是只取Volterra级数模型对角项的简化形式，其表达式如下所示：
其中x(n)和y(n)分别对应功率放大器的输入和输出信号，K为模型的最大非线性阶数，Q为模型的最大记忆深度，ak,q为模型的系数。
(7)预失真系数加载技术
如图所示，使用M阶并联的查找表，来实现MP模型，其表达式为(1)和(2)，其表达式可以改写成：
更进一步，为了表示成查找表的形式，公式改写成：
其中Gq(|x(n-q)|)，q＝0,1,…Q，为复数系数，从这个式子可以看到通过查找表的方式可以实现系数加载，如图5。
向上述装置输入OFDM信号进行测试，1024个子载波，调制带宽18MHz，邻带间隔20MHz，数字预失真之前邻道信道比(ACPR)为-35dBc，数字预失真后ACPR降到-45dBc，ACPR改善10dB。可见，本装置具有较好的线性化指标，能够明显降低系统的非线性。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (5)
1.一种基于FPGA的多载波宽带数字预失真装置，其特征在于，包括耦合器、功率放大器、射频前端单元和基带信号处理单元，所述射频前端单元包括D/A转换模块、A/D转换模块、上变频模块、下变频模块、接收通道模块、发射通道模块，所述基带信号处理单元包括终端模块、波峰因子削减模块、系数加载模块、延时校准模块、模型参数提取模块；
终端模块产生基带IQ数据，基带IQ数据经过波峰因子削减模块降低信号的波峰因子，然后进入初始化的系数加载模块，初始化时系数加载模块输出的基带IQ数据不产生任何变化；系数加载模块将基带IQ数据分为完全一样的两路，其中，第一路送入延时校准模块的x端口；第二路送入D/A转换模块，并经过上变频模块、发射通道模块变成射频信号，然后送到功率放大器，这时经过功率放大器的输出信号是已经失真的数据，将这个数据送入耦合器的直通端口作为信号输出；耦合器的另一端口将耦合的射频信号输出，依次经过接收通道模块、下变频模块和A/D转换模块，输出数字信号给延时校准模块的y端口，与前级的x端口数据一起作为延时校准模块的输入变量；
延时校准模块对基带IQ数据做同步，输出同步完成的x、y信号；x、y作为输入信号，在模型参数提取模块中进行计算，得到数字预失真系数，将系数更新至系数加载模块并替换初始化系数，此后再经过系数加载模块的数据为预失真数据，预失真数据经过上变频模块、发射通道模块和功率放大器后即为线性化输出信号。
2.根据权利要求1所述的一种基于FPGA的多载波宽带数字预失真装置，其特征在于，所述基带信号处理单元为FPGA，所述终端模块、波峰因子削减模块、系数加载模块、延时校准模块基于FPGA的逻辑单元实现，所述模型参数提取模块基于FPGA的ARM处理器实现。
3.根据权利要求1所述的一种基于FPGA的多载波宽带数字预失真装置，其特征在于，所述功率放大器为采用AsGa工艺的功率放大器，偏置类型为AB类；所述耦合器的直通路作为功率输出，耦合路反馈给接收通道模块作为参考数据。
4.根据权利要求1所述的一种基于FPGA的多载波宽带数字预失真装置，其特征在于，所述波峰因子削减模块使用极坐标的方法，降低信号的峰均比，幅度削减相位不失真；
所述延时校准模块对功率放大器输入信号与输出信号进行对齐操作，通过粗、细同步，粗同步利用频域傅里叶变换，完成小数采样点级别的对齐；
所述模型参数提取模块采用记忆多项式，利用功率放大器输入输出信号构建方程，并通过最小二乘法求解方程的解，得到的解为系数加载模块对应的系数；
所述系数加载模块，根据延迟不同分别加载系数，从而获得线性化结果。
5.根据权利要求2所述的一种基于FPGA的多载波宽带数字预失真装置，其特征在于，所述FPGA的逻辑单元和ARM处理器之间数据交互的流程如下：
（1）利用AXI接口实现ARM处理器和逻辑单元的数据通信，ARM处理器作为主机，逻辑单元作为从机；通过AXI Interconnect分别和两个BRAM的控制器相连；BRAM部分有两个端口，这两个端口都可对这块BRAM进行读写操作；
（2）ARM处理器周期地查询特定地址的存储空间，该地址空间存储逻辑单元延时校准后的数据长度，当地址长度符合运算条件，ARM处理器与逻辑单元开始数据传输过程；
（3）逻辑单元将延时校准后的数据传递给ARM处理器，数据包括输入D/A转换模块之前的无失真信号以及A/D转换模块采集回来的功放失真信号，两个信号经过延时校准完成时序对齐；
（4）ARM处理器根据输出信号，用记忆多项式模型进行矩阵的构建，并结合输入信号构建方程，通过QR分解的方式求解方程系数w；
（5）通过AXI Interconnect控制得两个BRAM，将计算好的w值传递给逻辑单元，完成模型参数提取工作。
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