CN114128210A - 切片聚合密码系统和方法 - Google Patents

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Abstract

一种系统包括一个或多个切片聚合密码切片，每个切片聚合密码切片被配置为通过聚合一个或多个单独密码切片以第一处理速率对传入数据传送执行多个操作，每个单独密码切片被配置为以第二处理速率对传入数据传送的一部分执行多个操作。单独密码切片中的每个单独密码切片包括串行连接的入口块、密码引擎和出口块，该入口块被配置为以第二处理速率获取传入数据传送的一部分，该密码引擎被配置为对传入数据传送的该部分执行操作，该出口块被配置为一旦操作已经被完成就处理该部分的签名并且输出传入数据传送的该部分。每个切片聚合密码切片的第一处理速率等于切片聚合密码切片中的单独密码切片的聚合第二处理速率。

Description

切片聚合密码系统和方法
技术领域
本公开一般涉及用于通信网络上的数据传送的保护的密码系统以及实现所提出的切片聚合密码系统的系统和电路。
背景技术
在当前的大数据时代，每天都有万兆字节的数据被从边缘设备创建并且上传到云中的存储部和/或服务器。提供进入企业或服务提供商核心网络的入口点的边缘设备可以包括(作为非限制性示例)路由器、交换机、多路复用器和多种网络接入设备。对于数据保护，密码学通常用于这种数据的联网和存储，以确保数据被从边缘设备传输并被安全存储在云中。不同的边缘设备可能需要不同的处理速率。
作为非限制性示例，400G(或gbps)密码引擎被配置为以100gbps(即，每秒数十亿位)、200gbps和400gbps的处理速率加密和解密数据传送。然后，包括四个100G密码引擎、两个200G密码引擎和一个400G引擎的示例性密码系统基于每次数据传送所需的处理速率来选择密码引擎中的一个或多个密码引擎。作为非限制性示例：
4个100G密码引擎用于四次100gbps数据传送，或
2个200G密码引擎用于两次200gbps数据传送，或
1个400G密码引擎用于一次400gbps数据传送，或
1个200G密码引擎和2个100密码引擎用于一次200gbps数据传送和两次100gbps数据传送。
然而，因为密码系统中包括冗余密码引擎，所以这种密码系统非常昂贵。
另一传统途径是在一个单个(例如，400G)密码引擎上使用时分复用(TDM)，其中每次数据传送都有入口缓冲器和出口缓冲器。可配置性通过使用一些开销机制重新布置这些附加入口缓冲器和出口缓冲器来实现，以基于所需处理速率来在缓冲器之间切换数据传送。然而，由于附加入口缓冲器和出口缓冲器、物理隔离的缺乏以及由于共享一个密码引擎而导致的电源门控，这种途径具有成本损失和延迟损失。
发明内容
因而，需要一种高速且可配置的密码系统。提出了一种新的密码系统，其中密码系统包括多个低处理速率(例如，100G)切片。每个切片可以被配置为以特定处理速率对数据传送执行密码操作。为了数据加密/解密的完整性和/或机密性，密码系统允许多个低速率处理切片中的各种聚合/配置以形成各种更高处理速率的处理单元。这种切片聚合密码系统通过采用可重复使用和可配置的部件/切片来实现成本效率，通过仅打开当前数据传送任务所需的切片来实现电源效率，以及由于用于数据传送的切片被物理隔离而实现数据完整性的安全设计。
一种系统包括一个或多个切片聚合密码切片，其中每个切片可以被配置为通过聚合一个或多个单独密码切片来以第一处理速率对传入数据传送执行多个操作，其中每个切片可以被配置为以第二处理速率对传入数据传送的一部分执行多个操作。单独密码切片中的每个单独密码切片包括串行连接的入口块、密码引擎、出口块，该入口块被配置为以第二处理速率获取传入数据传送的一部分，该密码引擎被配置为对传入数据传送的该部分执行操作，该出口块被配置为一旦操作已经被完成就插入或移除传入数据传送的部分的签名并且输出传入数据传送的该部分。每个切片聚合密码切片的第一处理速率等于切片聚合密码切片中的单独密码切片的聚合第二处理速率。
应当领会，多个操作是以下各项中的一项或多项：为完整性而生成或检查数据传送的签名，以及为机密性而加密或解密数据传送。在一个切片聚合密码切片上处理的传入数据传送的部分与在其他切片聚合密码切片上处理的传入数据传送的部分物理隔离。在一些实施例中，该系统还包括切片聚合密码切片中的一个或多个跨切片通道，其中一个或多个跨切片通道中的每个跨切片通道被配置为将从一个切片聚合密码切片生成的信息传播到另一切片聚合密码切片以实现切片聚合。在一些实施例中，一个或多个跨切片通道中的每个跨切片通道还被配置为将通用信息广播到切片聚合密码切片内的所有单独密码切片，使得每切片资源基于切片聚合密码切片的配置来在单独密码切片之间级联、共享和一起操作。
可以参考以下具体实施方式来理解这些和其他方面。
附图说明
为了能够详细理解上文所陈述的特征的方式，可以通过参考示例实现方式来进行上文所简要概括的更具体的描述，其中一些示例实现方式在附图中示出。然而，应当指出，附图仅图示了典型示例实现方式，因此不应被认为是对其范围的限制。
图1描绘了根据一些示例的包括多个单独密码切片的切片聚合密码系统的架构的示例。
图2描绘了根据一些示例的切片聚合密码系统的架构的示例，该切片聚合密码系统包括两个切片聚合密码切片，每个切片聚合密码切片分别具有两个单100G密码切片。
图3描绘了根据一些示例的切片聚合密码系统的架构的示例，该切片聚合密码系统包括一个切片聚合密码切片，其具有四个单100G密码切片。
图4描绘了根据一些实例的混合切片聚合密码系统的架构的示例，该混合切片聚合密码系统包括一个单独100G密码切片、包括两个单独100G密码切片的一个2切片聚合密码切片和一个关闭的单独100G密码切片。
图5是图示了根据一些示例的用于在密码切片之间共享元数据的操作的示例的序列图。
图6是描绘了根据一些示例的可编程集成电路(IC)的框图。
图7是根据一些示例的可编程IC的现场可编程门阵列(FPGA)实现方式。
为了便于理解，在可能的情况下使用了相同的附图标记来表示附图共有的相同元件。应当设想，一个示例的元件可以有利并入其他示例中。
具体实施方式
本文中所描述的示例涉及高效且可配置的切片聚合密码系统。下文参考附图对各种特征进行描述。应当指出，附图可以按比例绘制也可以不按比例绘制，并且类似结构或功能的元件在整个附图中由相同的附图标记表示。应当指出，这些图仅旨在便于对特征的描述。它们并非旨在作为所要求保护的发明的详尽描述或对所要求保护的发明范围的限制。例如，根据一些示例的各种方法可以包括更多或更少的操作，并且根据示例的各种方法中的操作顺序可以与本文中所描述的操作顺序不同。另外，图示示例不需要具有所示的所有方面或优点。即使没有如此说明或没有如此明确描述，结合特定示例所描述的方面或优点也不一定限于该示例并且可以在任何其他示例中实践。
下文所描述的切片聚合密码系统使用四个100G密码引擎(也称为切片)的非限制性示例来说明所提出的基于所需处理速率来聚合每个切片的途径。作为非限制性示例，系统被配置为将两个100G密码切片聚合为一个聚合200G密码切片或将四个100G密码切片聚合为一个聚合400G密码切片。该系统没有冗余切片以提高成本效率，并且针对电源效率提供每切片可控性。针对数据安全性，系统还对每个聚合切片实现物理隔离。尽管使用四切片密码系统作为非限制性示例来说明所提出的途径，但相同的途径也可适用于具有不同数据处理速率的不同数目的密码引擎的密码系统。
现在，参考图1至图4，图1至图4是描绘了用于以各种处理速率对数据传送执行密码操作的可配置切片聚合密码系统的示例的框图。
图1描绘了切片聚合密码系统100的架构的示例。切片聚合密码系统100包括多个单独密码切片102_1、……、102_4，例如，如图1所示的切片#1至切片#4。应当领会，每个单独密码切片102可以被配置为以100G或100gbps处理传入数据传送。如图1所示，每个密码切片102在链中至少包括以下部件：入口块104，该入口块104与密码引擎106串联连接，该密码引擎106与出口块108串联连接。入口块104被配置为以某个处理速率(例如，100G)进行传入数据传送，通知密码引擎106数据传送所需的处理(例如，密码操作)，并且相应地将数据馈入密码引擎106以用于这种处理。在从入口块104接收到数据时，密码引擎106被配置为对数据执行一个或多个密码处理和/或操作。密码操作包括但不限于为完整性而生成或检查数据传送的签名和/或为机密性而加密或解密数据。一旦密码引擎106完成密码操作，出口块108就被配置为插入或移除数据传送的签名并且传输经过加密或解密的数据以用于进一步处理或传输。
在一些实施例中，切片聚合密码系统被配置为将多个单独密码切片102聚合为一个切片聚合密码切片以满足传入数据传送所需的处理速率。图2描绘了切片聚合密码系统200的架构的示例。切片聚合密码系统200包括两个切片聚合密码切片202_1和202_2，每个切片聚合密码切片分别包括两个单独100G密码切片102_1/102_2和102_3、102_4。结果，每个2切片聚合密码切片202被配置为以200G或200gbps(即，切片聚合密码切片202中的两个单独密码切片102的聚合处理速率)处理传入数据传送。当200G的数据传送由切片聚合密码切片202接收时，传入数据传送在切片聚合密码切片202的两个单独密码切片102的入口块104之间拆分并馈送到入口块104中，并且由单独密码切片102中的每个密码切片中的部件并行处理，如上文所讨论的。一旦两个单独密码切片102都完成了对传送部分的它们各自的数据的处理，切片聚合密码切片202就被配置为将来自其两个单独密码切片102的出口块108的输出合并为一个数据输出用于进一步传送和/或处理。
图3描绘了切片聚合密码系统400的架构的示例。切片聚合密码系统400包括一个切片聚合密码切片302，该切片聚合密码切片302包括四个单独100G密码切片102_1、……、102_4。结果，4切片聚合密码切片302被配置为以400G或400gbps(即，切片聚合密码切片302中的四个单独密码切片102的聚合处理速率)处理传入数据传送。当400G的数据传送由切片聚合密码切片302接收时，传入数据在切片聚合密码切片302的四个单独密码切片102的入口块104之间拆分并馈送到入口块104，并且由单独密码切片102中的每个单独密码切片中的部件并行处理，如上文所讨论的。一旦所有四个单独密码切片102都完成了对它们各自的数据的处理，切片聚合密码切片302就被配置为将来自其四个单独密码切片102的出口块108的输出合并为一个数据输出以供进一步传送和/或处理。
在一些实施例中，切片聚合密码系统被配置为包括一个或多个单独密码切片102以及一个或多个切片聚合密码切片两者的混合，以便适应以不同处理速率进行的多次数据传送。图4描绘了混合切片聚合密码系统600的架构的示例。混合切片聚合密码系统600包括两个单独100G密码切片102_1和102_4以及一个2切片聚合密码切片402，该2切片聚合密码切片402包括两个单独100G密码切片102_2和102_3。在这种配置下，混合切片聚合密码系统600被配置为同时以不同的所需处理速率处理多次传入数据传送，例如，经由单独100G密码切片102_1的100G的第一数据传送和经由包括两个单独的100G密码切片102_2和102_3的2切片聚合密码切片402的200G的第二数据传送。应当指出，没有使用图4的示例中的单独密码切片102_4，并且可以关断该单独密码切片102_4(使之不活动)以提高电源效率，如下文图5的步骤512中所讨论的。
在一些实施例中，上文所讨论的切片聚合密码系统中的每个切片聚合密码系统还包括在单独密码切片和/或切片聚合密码切片之间的一个或多个跨切片通道110。应当领会，每个跨切片通道110被配置为将所生成的元数据从一个密码切片传播到另一密码切片以实现切片聚合。在一些实施例中，每个跨切片通道110还可以被配置为将通用元数据广播到切片聚合密码切片内的所有单独密码切片，使得每切片资源可以基于切片聚合密码切片的配置来在单独密码切片之间级联、共享和一起操作。如上文所描述的，因为其他密码切片可以重复使用低处理速率密码切片的资源，所以切片聚合密码切片内的资源共享具有成本效益。另外，由于无论密码切片是单个密码切片还是与其他密码切片聚合为一个切片聚合密码切片，如上文所讨论的，分片聚合密码系统都不依赖于时分复用方法，所以因为在每个密码切片或切片聚合密码切片上处理的数据部分与在其他密码切片上处理的数据部分物理隔离，所以这种切片聚合加密系统提供更好的数据安全性。
在一些实施例中，将多个单独密码切片聚合为切片聚合密码切片包括：在单独密码切片102的各个部件之间共享/传播信息/元数据。在一些实施例中，其中单独密码切片102的入口块104是基于有限状态机的，在单独密码切片102的聚合期间，包括但不限于下一状态、内部标志、所保存的数据、基于有限状态机的入口块104的统计计数器在内的入口块104的相关信息从一个单独密码切片102传播到下一单独密码切片102。在一些实施例中，其中密码引擎106是基于数学逻辑的，在单独密码切片的聚合期间，包括但不限于XOR结果、乘法器结果、以及基于数学逻辑的密码引擎106的其他密码算法特定结果在内的密码引擎106的运算结果从一个单独密码切片传播到下一单独密码切片。在一些实施例中，在单独密码切片的出口块108也基于有限状态机的情况下，出口块108的相关信息以与入口块104类似的方式从一个单独密码切片传播到下一单独密码切片。在一些实施例中，当前数据成帧信息和最终结果被广播到所有单独密码切片102以用于资源共享。在一些实施例中，单独密码切片102的仅一部分(例如，一个或多个部件)通过切片聚合密码切片中的一个切片聚合密码切片而被聚合，例如，仅密码引擎106跨越单独密码切片102而被聚合。
在一些实施例中，每个切片聚合密码切片被配置为基于切片聚合密码切片的配置来处理信息/元数据。图5是图示了用于在密码切片之间共享元数据的操作的示例的序列图。尽管该图出于说明的目的以特定次序描绘了功能步骤，但是该过程不限于任何特定次序或步骤布置。相关领域的技术人员应当领会，可以以各种方式省略、重新布置、组合和/或修改该图中所描画的各个步骤。
如图5的示例所示，首先，在步骤502处，确定单独密码切片是否已被指定为主切片。如果单独密码切片是主切片，则主切片被配置为在步骤504处生成密码切片的当前数据成帧信息。然后，在步骤506处，确定主切片是唯一密码切片还是切片聚合密码切片的一部分(例如，图2的切片聚合密码切片202_1中的密码切片102_1、图3的切片聚合密码切片302中的密码切片102_1和图4的切片聚合密码切片402中的密码切片102_2)。如果主切片是唯一密码切片，它会忽略任何传入信息/元数据，也不一定会自行生成任何元数据。否则，如果主切片被确定为具有多于一个单独密码切片的切片聚合密码切片的一部分，则即使它不是主切片(步骤508)，它也从切片聚合密码切片中的前一单独密码切片中获取元数据，并且在步骤510处相应生成其自己的元数据。不属于切片聚合密码切片的一部分的非主密码切片是无效配置，这意味着该单独密码切片并且被使用可以在步骤512处关断该单独密码切片以提高电源效率。
图6是描绘了根据示例的可编程集成电路(IC)900的框图。可编程IC 900可以全部或部分实现图1至图5的系统的集成电路(IC)芯片。可编程IC 900包括处理系统902、可编程逻辑904、配置逻辑906和配置存储器908。可编程IC 900可以耦合到外部电路，诸如非易失性存储器910、RAM 912和其他电路914。
处理系统902可以包括(多个)微处理器、存储器、支持电路、IO电路等。可编程逻辑904包括逻辑单元916、支持电路918和可编程互连920。逻辑单元916包括电路，该电路可以被配置为实现多个输入的通用逻辑功能。支持电路918包括专用电路，诸如收发器、输入/输出块、数字信号处理器、存储器等。逻辑单元和支持电路918可以使用可编程互连920互连。用于对逻辑单元916进行编程、用于设置支持电路918的参数以及用于对可编程互连920进行编程的信息通过配置逻辑906存储在配置存储器908中。配置逻辑906可以从非易失性存储器910或任何其他源(例如，RAM 912或从其他电路914)获得配置数据。
图7图示了可编程IC 900的FPGA实现方式，该可编程IC 900包括大量不同的可编程区块，这些可编程区块包括可配置逻辑块(“CLB”)930、随机存取存储器块(“BRAM”)932、信号处理块(“DSP”)934、输入/输出块(“IOB”)936、配置和时钟逻辑(“CONFIG/CLOCKS”)938、数字收发器940、专用输入/输出块(“I/O”)942(例如，配置端口和时钟端口)、以及其他可编程逻辑944，诸如数字时钟管理器、系统监测逻辑等。FPGA还可以包括PCIe接口946、模数转换器(ADC)948等。
在一些FPGA中，每个可编程区块可以包括至少一个可编程互连元件(“INT”)950，该至少一个INT 950具有与同一区块内可编程逻辑元件的输入端子和输出端子952的连接，如图9中包括的示例所示。每个可编程互连元件950还可以包括与相同区块或其他区块中的一个或多个相邻可编程互连元件的互连分段954的连接。每个可编程互连元件950还可以包括与逻辑块(未示出)之间的通用路由资源的互连分段956的连接。通用路由资源可以包括逻辑块(未示出)之间的路由通道，这些路由通道包括互连分段(例如，互连分段956)的轨道以及用于连接互连分段的开关块(未示出)。通用路由资源的互连分段(例如，互连分段956)可以跨越一个或多个逻辑块。可编程互连元件950连同通用路由资源一起针对所图示的FPGA实现可编程互连结构(“可编程互连”)。
在示例实现方式中，CLB 930可以包括可配置逻辑元件(“CLE”)960，该CLE 960可以被编程为实现用户逻辑；以及单个可编程互连元件(“INT”)950。BRAM 932可以包括BRAM逻辑元件(“BRL”)962以及一个或多个可编程互连元件。通常，区块中包括的互连元件的数目取决于区块的高度。在所描画的示例中，一个BRAM区块具有与五个CLB相同的高度，但还可以使用其他数字(例如，四个)。除了适当数目的可编程互连元件之外，信号处理块934还可以包括DSP逻辑元件(“DSPL”)964。除了可编程互连元件950的一个实例之外，IOB 936还可以包括例如输入/输出逻辑元件(“IOL”)966的两个实例。本领域技术人员应当清楚，例如连接到输入/输出逻辑元件966的实际I/O焊盘通常不局限于输入/输出逻辑元件966的区域。
在所描画的示例中，靠近管芯的中心的水平区域用于配置逻辑、时钟逻辑和其他控制逻辑。从该水平区域或列延伸的垂直列968用于跨FPGA的宽度分布时钟和配置信号。
利用图9所图示的架构的一些FPGA包括附加逻辑块，这些逻辑块破坏了构成FPGA的大部分的规则柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。
注意，图7旨在图示示例性FPGA架构。例如，一行中逻辑块的数目、行的相对宽度、行的数目和次序、行中包括的逻辑块类型、逻辑块的相对大小以及图9的顶部处包括的互连/逻辑实现方式纯粹是示例性的。例如，在实际FPGA中，通常在CLB出现的任何位置都包括多于一个相邻CLB行，以促进用户逻辑的有效实现，但相邻CLB行的数目随FPGA的整体尺寸而发生变化。
虽然前述针对具体示例，但在没有背离其基本范围的情况下，可以设计其他和进一步示例，并且其范围由所附权利要求书确定。

Claims (16)

1.一种系统，包括：
一个或多个切片聚合密码切片，每个切片聚合密码切片被配置为通过聚合一个或多个单独密码切片来以第一处理速率对传入数据传送执行多个操作，每个密码切片被配置为以第二处理速率对所述传入数据传送的一部分执行所述多个操作，其中所述一个或多个单独密码切片中的每个单独密码切片至少包括串行连接的以下部件：
入口块，被配置为以所述第二处理速率获取所述传入数据传送的所述部分，通知密码引擎需要的所述操作，并且将所述传入数据传输的所述部分馈送到所述密码引擎；
所述密码引擎，被配置为对所述传入数据传送的所述部分执行所述操作；以及
出口块，被配置为一旦所述操作已经被完成，就插入或移除所述传入数据传送的所述部分的签名，并且输出所述传入数据传送的所述部分；
其中所述一个或多个切片聚合密码切片中的每个切片聚合密码切片的所述第一处理速率等于所述切片聚合密码切片中的所述一个或多个单独密码切片的聚合第二处理速率。
2.根据权利要求1所述的系统，其中所述多个操作是以下各项中的一项或多项：为完整性而生成或检查所述数据传送的所述签名，以及为机密性而加密或解密所述数据传送。
3.根据权利要求1所述的系统，其中所述一个或多个切片聚合密码切片中的每个切片被配置为：
将所述传入数据传送的各部分拆分，并馈送到所述切片聚合密码切片中的所述一个或多个单独密码切片的所述入口块中；以及
一旦所述单独密码切片完成了处理所述数据传送的它们各自的部分，就将来自所述一个或多个单独密码切片的所述出口块的输出合并为一个数据输出，以用于进一步传送和/或处理，其中在一个切片聚合密码切片上处理的所述传入数据传送的所述部分与在其他切片聚合密码切片上处理的所述传入数据传送的所述部分物理隔离。
4.根据权利要求1所述的系统，其中所述一个或多个切片聚合密码切片中的至少一个切片聚合密码切片包括多于一个的单独密码切片，其中所述一个或多个切片聚合密码切片中的所述至少一个切片聚合密码切片的所述第一处理速率高于所述一个单独密码切片的所述第二处理速率。
5.根据权利要求4所述的系统，其中所述一个或多个切片聚合密码切片中的至少一个切片聚合密码切片仅包括一个单独密码切片，其中所述一个或多个切片聚合密码切片被配置为同时以不同的处理速率，对所述传入数据传送的不同部分执行所述多个操作。
6.根据权利要求1所述的系统，还包括：
所述切片聚合密码切片中的一个或多个跨切片通道，其中所述一个或多个跨切片通道中的每个跨切片通道被配置为将从一个切片聚合密码切片生成的信息传播到另一切片聚合密码切片以实现切片聚合，其中所述一个或多个跨切片通道中的每个跨切片通道还被配置为向切片聚合密码切片内的所有单独密码切片广播通用信息，其中每切片资源基于所述切片聚合密码切片的配置来在所述单独密码切片之间级联、共享和一起操作。
7.根据权利要求1所述的系统，其中所述一个或多个切片聚合密码切片中的一个切片聚合密码切片被配置为仅聚合所述一个或多个单独密码切片的一部分。
8.根据权利要求1所述的系统，其中将所述一个或多个单独密码切片聚合为切片聚合密码切片包括：在所述单独密码切片的所述部件之间共享信息。
9.根据权利要求8所述的系统，其中在所述单独密码切片的聚合期间，所述入口块的相关信息从一个单独密码切片传播到下一密码切片，其中所述单独密码切片的所述入口块基于有限状态机。
10.根据权利要求8所述的系统，其中在所述单独密码切片的聚合期间，所述密码引擎的操作结果从一个单独密码切片传播到下一单独密码切片，其中所述密码引擎是基于数学逻辑的。
11.根据权利要求8所述的系统，其中所述出口块的相关信息从一个单独密码切片传播到下一单独密码切片，其中所述单独密码切片的所述出口块是基于有限状态机的。
12.根据权利要求8所述的系统，其中当前数据成帧信息和最终结果被广播到所有单独密码切片以供资源共享。
13.根据权利要求8所述的系统，其中所述一个或多个切片聚合密码切片中的每个切片被配置为基于所述切片聚合密码切片的配置来处理和共享所述信息。
14.一种方法，包括：
将一个或多个单独密码切片聚合为切片聚合密码切片，其中每个切片被配置为以第一处理速率对传入数据传送执行多个操作，其中所述一个或多个单独密码切片的每个单独密码切片至少包括串行连接的以下部件：
入口块，被配置为以所述第二处理速率获取所述传入数据传送的所述部分，通知密码引擎需要的所述操作，并且将所述传入数据传输的所述部分馈送到所述密码引擎；
所述密码引擎，被配置为对所述传入数据传送的所述部分执行所述操作；以及
出口块，被配置为一旦所述操作被完成，就插入或移除所述传入数据传送的所述部分的签名，并且输出所述传入数据传送的所述部分；
将所述传入数据传送的各部分拆分，并馈送到所述切片聚合密码切片中的所述一个或多个单独密码切片的所述入口块中，其中所述一个或多个单独密码切片中的每个单独密码切片被配置为以第二处理速率，对所述传入数据传送的一部分执行所述多个操作，其中所述切片聚合密码切片的所述第一处理速率等于所述切片聚合密码切片中的所述一个或多个单独密码切片的聚合第二处理速率；以及
一旦所述单独密码切片完成了处理所述数据传送的它们各自的部分，就将来自所述切片聚合密码切片中的所述一个或多个单独密码切片的所述出口块的输出合并为一个数据输出，以用于进一步传送和/或处理。
15.根据权利要求14所述的方法，还包括：
将在一个切片聚合密码切片上处理的所述传入数据传送的所述部分与在其他切片聚合密码切片上处理的所述传入数据传送的所述部分物理隔离。
16.根据权利要求15所述的方法，还包括：
将从一个单独密码切片生成的信息传播到另一单独密码切片，以实现切片聚合；以及
向所述切片聚合密码切片内的所有单独密码切片广播通用信息，其中每切片资源基于所述切片聚合密码切片的配置来在所述单独密码切片之间级联、共享和一起操作。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113965775A (zh) * 2021-10-22 2022-01-21 武汉博晟安全技术股份有限公司 基于切片和智能cdn加速的多媒体视频安全播放方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020106078A1 (en) * 2000-12-13 2002-08-08 Broadcom Corporation Methods and apparatus for implementing a cryptography engine
US20080130894A1 (en) * 2006-11-30 2008-06-05 Zheng Qj Multi-data rate security architecture for network security
US20100217971A1 (en) * 2009-02-25 2010-08-26 Cisco Technology, Inc. Aggregation of cryptography engines
CN105577383A (zh) * 2014-10-31 2016-05-11 惠普发展公司，有限责任合伙企业 密码密钥的管理
CN108206735A (zh) * 2016-12-16 2018-06-26 波音公司 通过比特混合器生成密码轮密钥的方法和系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7996670B1 (en) * 1999-07-08 2011-08-09 Broadcom Corporation Classification engine in a cryptography acceleration chip
CN1682474B (zh) * 2002-08-02 2011-02-02 Nms通讯公司 用于网络信号整合和带宽缩减的方法和装置
US8027474B2 (en) * 2007-04-05 2011-09-27 Industrial Technology Research Institute Method and system for secure data aggregation in wireless sensor networks
KR100903132B1 (ko) 2007-12-11 2009-06-16 한국전자통신연구원 병렬 수신 장치 및 방법
US8631244B1 (en) * 2011-08-11 2014-01-14 Rockwell Collins, Inc. System and method for preventing computer malware from exfiltrating data from a user computer in a network via the internet
US9059853B1 (en) * 2012-02-22 2015-06-16 Rockwell Collins, Inc. System and method for preventing a computing device from obtaining unauthorized access to a secure network or trusted computing environment
US9531503B2 (en) * 2012-04-18 2016-12-27 Acme Packet, Inc. Redundancy for real time communications
WO2014137351A1 (en) * 2013-03-08 2014-09-12 Hewlett-Packard Development Company, L.P. Routing a data packet to a shared security engine
US9571394B1 (en) * 2014-01-10 2017-02-14 Juniper Networks, Inc. Tunneled packet aggregation for virtual networks
US10616108B2 (en) * 2014-07-29 2020-04-07 Avago Technologies International Sales Pte. Limited Scalable MAC address virtualization
US10439929B2 (en) * 2015-07-31 2019-10-08 Avago Technologies International Sales Pte. Limited Graceful recovery of a multicast-enabled switch
US10375034B2 (en) * 2017-01-30 2019-08-06 Salesforce.Com, Inc. Secured transfer of data between datacenters

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020106078A1 (en) * 2000-12-13 2002-08-08 Broadcom Corporation Methods and apparatus for implementing a cryptography engine
US20080130894A1 (en) * 2006-11-30 2008-06-05 Zheng Qj Multi-data rate security architecture for network security
US20100217971A1 (en) * 2009-02-25 2010-08-26 Cisco Technology, Inc. Aggregation of cryptography engines
CN105577383A (zh) * 2014-10-31 2016-05-11 惠普发展公司，有限责任合伙企业 密码密钥的管理
CN108206735A (zh) * 2016-12-16 2018-06-26 波音公司 通过比特混合器生成密码轮密钥的方法和系统

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