CN114115433A - 一种带隙基准电路 - Google Patents

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Abstract

本发明公开了一种带隙基准电路，所述电路包括由三极管(Q1，Q2)、电阻(R1，R2)，构成的电流偏置模块，三极管(Q3，Q4，Q5，Q6，Q7，Q8，Q9，Q10)、电阻(R7，R8)及电容C1构成的运算放大器模块，NMOS管(N1，N2)、PMOS管(P1，P2)构成的电流镜结构，为运算放大器模块供电，电阻(R3，R4，R5，R6)构成的电阻串，运算放大器模块连接Vbg电压，若Vbg电压偏大，则电阻串电流偏大，从而将Vbg电压拉低；若Vbg电压偏低，则电阻串电流偏低，三极管Q10的下拉电流偏低且低于PMOS管P2的电流源，PMOS管P2电流源则将Vbg电压上拉，形成负反馈，本发明拓宽了带隙基准电路对电源电压的工作范围要求，尤其在低电源电压应用时极具优势。

Description

一种带隙基准电路
技术领域
本发明属于集成电路技术领域，具体涉及一种带隙基准电路。
背景技术
在模拟电路和混合模拟电路中，带隙基准电路作为一个基础单元，发挥着极其重要的作用。通常，对带隙基准电路的要求是能够提供一个稳定的基准电压，不受工艺、电源电压及温度等因素的影响。带隙基准电路提供的参考基准电压为整颗IC其他所有模块直接或间接提供基准电压或基准电流，因此带隙基准电路的设计对整个系统的性能有直接影响。
带隙基准电路的设计是通过一个正温系数的电压与一个负温系数的电压以合适的权重进行相加得到。如图1所示为典型的带隙基准电路(这里省略了启动电路)，P1～P6构成cascode电流镜，N1～N4构成cascode电流镜，利用cascode电流镜可以很好地抑制沟道长度效应，确保镜像电流比例精确，因此VDD到GND的三条支路电流基本相等。N1～N4构成cascode结构，在支路电流I1与I2相等的条件下，N3与N4的栅、源、漏的电压应完全相等，则必然有Q1的BE结电压等于Q2的BE结电压与电阻R1上的压降之和，这里Q1与Q2的面积比为1：N，R1的电流可以表示为：
Figure BDA0003443150850000011
其中，VT为热电压参数，具有正温度特性，ln(N)为对数数值。
由于电阻R1上的电流IR1即为支路电流I2，再由于镜像关系，I3也等于IR1.对于第三支路的输出Vbg(带隙基准电压)可以表示为：
Figure BDA0003443150850000012
VBE3为Q3的BE结电压，呈负温特性，VT呈正温特性，
Figure BDA0003443150850000021
为数值，合理地调试R2与R1的大小，可以将带隙基准电压Vbg设计为零温度特性。另外，为抗工艺波动、离散等情况，可以在R2电阻上设计修调电路，微调R2电阻大小，以确保整张wafer上所有芯片的带隙基准电压Vbg的一致性。
该典型带隙基准结构需要产生稳定的、精确的、电源抑制能力好的输出，必须用到cascode这种结构，确保三条支路电流精确的相等。对于支路1，从VDD到GND串联的器件多达5个，第2支路串联器件则有6个，粗略估算，若MOS管阈值约1V，MOS管源漏电压Vds为0.3V，BE结电压0.7V，欲使该模块在全温度范围内都达到稳态工作，电源VDD需要4V，甚至5V以上。也就是说，该典型带隙基准电路结构只有在电源电压超过4V～5V以上才能稳定工作。
对于有些电路，要求电源电压在较低电压下(如2V)能够工作，很显然该典型带隙基准结构不能满足应用。
为了扩大带隙基准电路结构的应用范围，尤其是在低压下能够稳定工作，本发明提供了一种构思新颖、设计简便的带隙基准电路，具有极宽的电源工作范围，尤其能满足低电源电压应用。
发明内容
为达到上述目的，本发明的技术方案如下：一种带隙基准电路，所述电路包括由三极管(Q1，Q2)、电阻(R1，R2)，构成的电流偏置模块，三极管(Q3，Q4，Q5，Q6，Q7，Q8，Q9，Q10)、电阻(R7，R8)及电容C1构成的运算放大器模块，NMOS管(N1，N2)、PMOS管(P1，P2)构成的电流镜结构，为运算放大器模块供电，电阻(R3，R4，R5，R6)构成的电阻串，运算放大器模块连接Vbg电压，
若Vbg电压偏大，则电阻串电流偏大，三极管Q10的基极电压偏高，三极管Q10的下拉电流增大并超过PMOS管P2电流源的电流，从而将Vbg电压拉低；若Vbg电压偏低，则电阻串电流偏低，三极管Q10基极电压偏低，三极管Q10的下拉电流偏低且低于PMOS管P2的电流源，PMOS管P2电流源则将Vbg电压上拉，形成负反馈。
作为本发明的一种改进，所述三极管Q3与三极管Q4的基极相连，三极管Q3与三极管Q5的集电极连接，三极管Q4与三极管Q6的集电极连接，三极管Q7的集电极连接电阻R6，三极管Q7的与三极管的Q8的基极连接，三极管Q8与三极管Q9的集电极相连，三极管Q10接三极管Q8和三极管Q9之间，电容C1和电阻R8串联并连接三极管Q10的基极。
基于上述方案，Q9、Q10为运放的输出部分，运放的输出，尤其是Q10可以吸收电流源P2为电阻串、运放供电之外超出的电流。
电阻串电流：(Vbg-VBE7)/(R3+R4+R5+R6)，运放尾电流R7上的电流：(VBE7+IR6*R6-VBE6)/R7＝IR6*R6/R7，Q9上的电流：IR6，这几路电流都是具体值，可计算得到，因此Q10的吸收电流为P2电流减去这几路电流。运放输入即使存在失调电压，也可通过熔丝修调，提高整张wafer上所有管芯带隙基准电压Vbg的一致性。C1和R8起补偿作用，稳定输出带隙基准电压。
作为本发明的一种改进，所述三极管Q5与三极管Q6的发射极连接，电阻R7连接三极管Q5和三极管Q6之间。
作为本发明的一种改进，所述三极管Q3和三极管Q4的比例为1:1，Q5、Q6的比例为N：1。
基于上述方案，运放的电源为带隙基准Vbg(约1.2V)，稳态条件下，每条支路，尤其是Q3/Q4两条对地支路器件皆处于饱和区工作，因此带隙基准Vbg可以作为运放的电源。运放最终达到稳态，由于Q3、Q4为1：1的关系，则两个输入端电压应有如下关系：
VBE5+VR6＝VBE6
Figure BDA0003443150850000041
Figure BDA0003443150850000042
由于Q5与Q6的比例为N：1，则有：
Figure BDA0003443150850000043
作为本发明的一种改进，因此带隙基准电压Vbg可以表示如下：
Vbg＝VBE7+IR6(R3+R4+R5+R6)
Figure BDA0003443150850000044
其中，VBE7为PN结电压，负温度特性；VT为热电压，正温度特性；
Figure BDA0003443150850000045
为常数，具体数值由电阻比例决定。
作为本发明的一种改进，所述电阻R3、电阻R4、电阻R5及电阻R6串联，三极管Q6的基极连接电阻串，电阻串上还连接有熔丝F1和熔丝F2。
基于上述方案，R3～R6为电阻串，熔丝F1/F2示意性地给出了修调结构，可以增大或减小电阻串的阻值。
作为本发明的一种改进，所述三极管Q1的集电极连接电阻R2，三极管Q1的集电极与电阻R2之间接三级管Q2的基极。
作为本发明的一种改进，所述NMOS管N1和NMOS管N2的栅端连接，PMOS管P1和PMOS管P2的栅端连接，NMOS管N1连接三极管Q1的集电极，NMOS管N2连接PMOS管P1，PMOS管P2连接电阻串。
作为本发明的一种改进，所述PMOS管P1、PMOS管P2的数量比例为1：N。
相对于现有技术,本发明的有益效果为：本发明拓宽了带隙基准电路对电源电压的工作范围要求，尤其在低电源电压应用时极具优势。
附图说明
图1为现有技术中基准电路图。
图2为本发明中基准电路图。
具体实施方式
下面结合附图和具体实施方式，进一步阐明本发明，应理解下述具体实施方式仅用于说明本发明而不用于限制本发明的范围。
实施例：本发明提供的带隙基准电路如图2所示，Q1、Q2、R1、R2构成电流偏置；N1/N2、P1/P2为电流镜结构，P1/P2的比例为1：N；R3～R6为串联电阻串，其中示意性地示出了采用熔丝F1、F2对电阻R4、R5进行短接或不短接，以修调带隙基准输出电压Vbg；Q3～Q10、R7、R8、C1构成运放。
电流偏置部分：两个三极管+两个电阻组成电流偏置，该偏置电路无需启动电路，由R2电阻将Q2基极拉低，开启Q2，Q2导通后在R1上形成压降，当R1上的压降达到Q1的BE结电压，Q1开启。忽略三极管基极电流，Q1、R2支路电流为(VDD-2*VBE)/R2，R1、Q2支路电流为VBE/R1，欲确保两条支路稳定工作，电源电压首先必须大于2*VBE，确保第一支路能够工作；另外电源电压必须大于VBE+VEC2+Vgs1，粗略估算VBE为0.7V，N1管阈值Vgs1约1V，VEC2最低100mV，也就是说电源电压达到2V即可确保电流偏置部分稳定工作。
电流镜部分：通过N1/N2、P1/P2电流镜，为运放模块供电，这里需要注意的是，P1、P2的数量比例为1：N，确保P2能够输出足够大的电流，但设计上，P2的具体电流值无需精确，只要确保能为后面的运放模块供电即可。因此，电流镜要求不太高，无需更精确的cascode结构，且对电流偏置部分产生的偏置电流也无需很精确。故电流镜部分对电源电压的要求也不高，较低的电源电压即可满足要求。
电阻串与运放：R3～R6为电阻串，熔丝F1/F2示意性地给出了修调结构，可以增大或减小电阻串的阻值；Q3、Q4的比例为1：1，Q5、Q6的比例为N：1，运放的电源为带隙基准Vbg(约1.2V)，稳态条件下，每条支路，尤其是Q3/Q4两条对地支路器件皆处于饱和区工作，因此带隙基准Vbg可以作为运放的电源。运放最终达到稳态，由于Q3、Q4为1：1的关系，则两个输入端电压应有如下关系：
VBE5+VR6＝VBE6
Figure BDA0003443150850000061
Figure BDA0003443150850000062
由于Q5与Q6的比例为N：1，则有
Figure BDA0003443150850000063
因此带隙基准电压Vbg可以表示如下：
Vbg＝VBE7+IR6(R3+R4+R5+R6)
Figure BDA0003443150850000071
VBE7为PN结电压，负温度特性；VT为热电压，正温度特性；
Figure BDA0003443150850000072
为常数，具体数值由电阻比例决定，合理配置该常数，可以将带隙基准电压Vbg设计为零温特性。
Q9、Q10为运放的输出部分，运放的输出，尤其是Q10可以吸收电流源P2为电阻串、运放供电之外超出的电流。电阻串电流：(Vbg-VBE7)/(R3+R4+R5+R6)，运放尾电流R7上的电流：(VBE7+IR6*R6-VBE6)/R7＝IR6*R6/R7，Q9上的电流：IR6，这几路电流都是具体值，可计算得到，因此Q10的吸收电流为P2电流减去这几路电流。运放输入即使存在失调电压，也可通过熔丝修调，提高整张wafer上所有管芯带隙基准电压Vbg的一致性。C1和R8起补偿作用，稳定输出带隙基准电压。
整个带隙基准电路工作原理：随着电源电压VDD上升，偏置部分Q2先导通，并在电阻R1上产生压降，随后Q1也导通，Q1的电流由电阻R2进行限流，随着VDD升到VBE1+VEC2+Vgs1(不到2V)以上，R1/Q2/N1支路得到稳定电流VBE1/R1，并通过电流镜N1/N2、P1/P2进行镜像，P2可以提供N*VBE1/R1的电流，该电流要求不精确，但应确保超过后面运放所需的电流。运放由于构成负反馈结构，假如Vbg偏大，则电阻串电流偏大，R6上的压降偏大，则Q9的基极电压偏小，Q10的基极电压偏高，Q10的下拉电流增大并超过P2电流源的电流，从而将Vbg拉低；若Vbg电压偏低，则电阻串电流偏低，R6上的压降偏低，则Q9的基极电压偏大，Q10基极电压偏低，Q10的下拉电流偏低且低于P2的电流源，P2电流源则将Vbg电压上拉。如此形成负反馈。本发明提供的带隙基准电路，采用新颖的设计思路，可以满足在低电源电压下工作，拓宽了输入电压范围。
需要说明的是，以上内容仅仅说明了本发明的技术思想，不能以此限定本发明的保护范围，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰均落入本发明权利要求书的保护范围之内。

Claims (9)

1.一种带隙基准电路，其特征在于，所述电路包括由三极管(Q1，Q2)、电阻(R1，R2)，构成的电流偏置模块，三极管(Q3，Q4，Q5，Q6，Q7，Q8，Q9，Q10)、电阻(R7，R8)及电容C1构成的运算放大器模块，NMOS管(N1，N2)、PMOS管(P1，P2)构成的电流镜结构，为运算放大器模块供电，电阻(R3，R4，R5，R6)构成的电阻串，运算放大器模块连接Vbg电压，
若Vbg电压偏大，则电阻串电流偏大，三极管Q10的基极电压偏高，三极管Q10的下拉电流增大并超过PMOS管P2电流源的电流，从而将Vbg电压拉低；若Vbg电压偏低，则电阻串电流偏低，三极管Q10基极电压偏低，三极管Q10的下拉电流偏低且低于PMOS管P2的电流源，PMOS管P2电流源则将Vbg电压上拉，形成负反馈。
2.根据权利要求1所述的一种带隙基准电路，其特征在于，所述三极管Q3与三极管Q4的基极相连，三极管Q3与三极管Q5的集电极连接，三极管Q4与三极管Q6的集电极连接，三极管Q7的集电极连接电阻R6，三极管Q7的与三极管的Q8的基极连接，三极管Q8与三极管Q9的集电极相连，三极管Q10接三极管Q8和三极管Q9之间，电容C1和电阻R8串联并连接三极管Q10的基极。
3.根据权利要求2所述的一种带隙基准电路，其特征在于，所述三极管Q5与三极管Q6的发射极连接，电阻R7连接三极管Q5和三极管Q6之间。
4.根据权利要求1所述的一种带隙基准电路，其特征在于，所述三极管Q3和三极管Q4的比例为1:1，三极管Q5和三极管Q6的比例为N：1。
5.根据权利要求4所述的一种带隙基准电路，其特征在于，所述带隙基准电压Vbg表示如下：
Figure FDA0003443150840000011
其中，VBE7为PN结电压，负温度特性；VT为热电压，正温度特性；
Figure FDA0003443150840000021
为常数，具体数值由电阻比例决定。
6.根据权利要求1所述的一种带隙基准电路，其特征在于，所述电阻R3、电阻R4、电阻R5及电阻R6串联，三极管Q6的基极连接电阻串，电阻串上还连接有熔丝F1和熔丝F2。
7.根据权利要求1所述的一种带隙基准电路，其特征在于，所述三极管Q1的集电极连接电阻R2，三极管Q1的集电极与电阻R2之间接三级管Q2的基极。
8.根据权利要求1所述的一种带隙基准电路，其特征在于，所述NMOS管N1和NMOS管N2的栅端连接，PMOS管P1和PMOS管P2的栅端连接，NMOS管N1连接三极管Q1的集电极，NMOS管N2连接PMOS管P1，PMOS管P2连接电阻串。
9.根据权利要求1所述的一种带隙基准电流，其特征在于，所述PMOS管P1、PMOS管P2的数量比例为1：N。
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