CN114115053A - 拟态工业控制器中裁决模块间主备模式确认及切换方法 - Google Patents

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Abstract

本发明公开了拟态工业控制器中裁决模块间主备模式确认及切换方法，涉及工业控制领域。该方法可使裁决FPGA在百纳秒级内快速进行主备状态确认和切换，控制逻辑简单，没有大量的数据交互过程，同时保证了主备裁决FPGA模式切换前后状态不丢失，进而保证了拟态工业控制器中的裁决模块在热备切换过程中的数据安全。

Description

拟态工业控制器中裁决模块间主备模式确认及切换方法
技术领域
本发明涉及工业控制领域，特别涉及拟态工业控制器中裁决模块间主备模式确认及切换方法。
背景技术
工业控制系统信息安全是我国全面实施制造强国战略和网络强国战略的重要保障。但随着当前环境下复合式攻击的数量越来越多，传统的被动防御理念已经无法起到全面保护作用，拟态防御技术作为新一代主动防御技术，应用在工业控制器中可大大提高工业系统的安全性。
经典的拟态控制器架构中，一般包含多个执行体和两个裁决模块，裁决模块内部由裁决FPGA(Field-Programmable Gate Array,现场可编程门阵列)构成，裁决FPGA主要起对数据进行裁决和对上对下的控制作用。正常工作时，两块裁决FPGA中只有一块处于全功能工作状态，而另一块则作为备份并只运行部分功能。这两块裁决FPGA在上电时要进行主备的模式的确认，以及在发生异常时需要进行主备模式切换。传统的主备模式确认和切换的方法是主备模块之间进行大量的数据交换及状态确认，控制逻辑复杂，会存在模式确认失败等情况；模式确认和模式切换时间一般在毫秒级别，而控制器内的控制周期也在毫秒级别，这样在模式切换的过程中可能发生状态丢失，进而会导致工业数据安全无法得到保证。所以如何能够简化拟态工业控制器主备裁决模块之间主备模式确认的控制逻辑和时间，进而保证工业数据安全是个亟待解决的问题。
发明内容
本发明的目的在于提供一种拟态工业控制器中裁决模块间主备模式确认及切换方法，以克服现有技术的不足。
为实现上述目的，本发明提供如下技术方案：
本申请公开了一种拟态工业控制器中主备裁决模块之间主备模式确认方法，包括如下步骤：
S1、拟态工业控制器上电，两块裁决FPGA分别检测各自的输入管脚的信号电平；
S2、两块裁决FPGA中，最先上电启动的一块裁决FPGA检测到的输入管脚的信号电平为低电平，该裁决FPGA通过内部逻辑将输出管脚的信号电平拉高，同时该裁决FPGA作为主裁决FPGA并运行内部所有功能；
S3、后上电的一块裁决FPGA检测到的输入管脚的信号电平已由低电平变成了高电平，该裁决FPGA将输出管脚的信号电平继续保持低电平，同时该裁决FPGA作为备裁决FPGA并运行内部的部分功能；
S4、在正常运行过程中，主裁决FPGA在每个运行周期结束前，定时将同步数据通过高速总线发送给备裁决FPGA，备裁决FPGA在接收到同步数据之后进行校验和解析，并将解析出的信息存储下来；
作为优选，所述S2中裁决FPGA通过内部逻辑将输出管脚的信号电平拉高的时间小于50纳秒。
作为优选，所述步骤S2中主裁决FPGA并运行内部所有功能包括对输入数据的接收，处理和输出；所述步骤S3中备裁决FPGA运行内部的部分功能包括输入数据的接收和处理。
作为优选，所述步骤S4中同步数据包含主备状态信息和其他必要的状态信息，用于告知备裁决FPGA当前主裁决FPGA当前周期的状态。
作为优选，所述步骤S4中备裁决FPGA在接收到同步数据之后进行校验和解析的具体过程如下：备裁决FPGA对同步数据进行校验，如果校验成功则将同步数据解析并保存，如果校验不成功则直接丢弃，并等待接收下一周期的同步数据，如果连续M次接收到的同步数据校验不成功，则备裁决FPGA通过高速总线通知主裁决FPGA链路异常，所述M为大于等于1的自然数。
本发明还公开了一种拟态工业控制器中主备裁决模块之间主备模式切换方法，包括当主裁决FPGA和备裁决FPGA完成主备模式确认并都插在底板上处于正常运行状态时的切换，具体包括如下子步骤：
S51、在正常运行过程中，主裁决FPGA在每个运行周期内都根据故障信息对故障等级进行判断并更新；
S52、当主裁决FPGA的故障等级达到预设值时，主裁决FPGA将与备裁决FPGA相连的输出管脚的信号电平由高电平设置为低电平，同时通过高速总线将最新的同步数据发送给备裁决FPGA，发送完成之后，主裁决FPGA的模式将由主模式变成备模式，只运行部分逻辑功能；
S53、当备裁决FPGA检测到与主裁决FPGA相连的输入管脚的信号电平由高电平变成低电平时，备裁决FPGA将自身的模式由备模式设置成主模式，并根据最新的同步数据运行内部所有逻辑功能，同时将与原主裁决FPGA相连的输出管脚的信号电平由低电平设置成高电平；
S54、在完成主备切换后的正常运行过程中，主裁决FPGA在每个运行周期结束前，定时将同步数据通过高速总线发送给备裁决FPGA，备裁决FPGA在接收到同步数据之后进行校验和解析，并将解析出的信息存储下来；
作为优选，还包括当主裁决FPGA和备裁决FPGA完成主备模式确认后，主裁决FPGA被从底板上拔出，而备裁决FPGA还插在底板上并正常运行时的切换，包括如下子步骤：
S61、当主裁决FPGA被从底板上拔出时，主裁决FPGA与备裁决FPGA相连的输出管脚的信号电平由高电平变成低电平；
S62、当备裁决FPGA检测到与主裁决FPGA相连的输入管脚的信号电平由高电平变成低电平时，备裁决FPGA将自身的模式由备模式设置成主模式，并根据最新的同步数据运行内部所有逻辑功能，同时将与原主裁决FPGA相连的输出管脚的信号电平由低电平设置成高电平；
S63、当有新的裁决FPGA重新插回底板时，其检测到与正在运行的主裁决FPGA相连的输入管脚的电平为高，新插回的裁决FPGA将自身的模式设置成备模式，主裁决FPGA在每个运行周期结束前，定时将同步数据通过高速总线发送给备裁决FPGA，备裁决FPGA在接收到同步数据之后进行校验和解析，并将解析出的信息存储下来；
作为优选，所述步骤S51中的故障等级分为一般故障和紧急故障；所述S52中的预设值为紧急故障。
本发明还公开了一种拟态工业控制器中主备裁决模块，包括第一独立裁决模块和第二独立裁决模块和底板，所述第一独立裁决模块和第二裁决模块的内部分别设有一块裁决FPGA，所述第一独立裁决模块和第二裁决模块均通过接插件插在同一块底板上，所述接插件之间通过高速总线以及交叉管脚信号互联，所述第一独立裁决模块的输出管脚与第二独立裁决模块的输入管脚相连接， 所述第一独立裁决模块的输入管脚与第二独立裁决模块的输出管脚相连接。
本发明的有益效果：
本发明的有益效果：本发明的目的是提供一种拟态工业控制器中裁决模块间主备模式确认及切换方法，该方法可使裁决FPGA在百纳秒级内快速进行主备状态确认和切换，控制逻辑简单，没有大量的数据交互过程，同时保证了主备裁决FPGA模式切换前后状态不丢失，进而保证了拟态工业控制器中的裁决模块在热备切换过程中的数据安全。
本发明的特征及优点将通过实施例结合附图进行详细说明。
附图说明
图1是本发明中拟态工业控制器中主备裁决模块结构示意图；
图2是本发明中主裁决FPGA在进行状态确认和切换的控制流程图；
图3是本发明中备裁决FPGA在进行状态确认和切换的控制流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面通过附图及实施例，对本发明进行进一步详细说明。但是应该理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
参阅图1，本发明实施例公开了一种拟态工业控制器中主备裁决模块，包括两个独立裁决模块，所述两个独立裁决模块内部分别主要包含一块裁决FPGA，分别为裁决FPGA1和裁决FPGA2，两个裁决模块可通过接插件插在同一块底板上，底板的接插件之间通过高速总线以及交叉管脚信号互联，其中裁决FPGA1的输出管脚IO11和输入管脚IO12分别于裁决FPGA2的输入管脚IO22和输出管脚IO21相连，管脚电平都默认为低电平。
本发明还公开了一种拟态工业控制器主备裁决模块之间主备模式确认方法，包括以下步骤：
S1：拟态工业控制器上电，裁决FPGA1和裁决FPGA2分别检测各自的输入管脚IO12和IO22信号电平；
S2:由于两块裁决FPGA上电启动时间存在差异，最先上电启动的裁决FPGA检测到的输入管脚为低电平，裁决FPGA通过内部逻辑将输出管脚电平拉高，同时该裁决FPGA作为主裁决FPGA并运行内部所有功能；最先上电启动的裁决FPGA检测到的输入管脚为低电平，裁决FPGA通过内部逻辑将输出管脚电平拉高，从检测到将管脚电平置高的时间很短，一般为50纳秒以内，而两块裁决FPGA上电的时间差一般为微秒级别，保证了不会出现两块FPGA同时将输出管脚置高的情况。
S3:后上电的裁决FPGA检测到的输入管脚电平已由低电平变成了高电平，其将输出管脚继续保持低电平，同时该裁决FPGA作为备裁决FPGA并运行内部的部分功能；主裁决FPGA运行内部所有功能，包括对输入数据的解析，裁决以及数据的下发，而备裁决FPGA通过内部逻辑控制只运行部分逻辑功能，只对输入数据进行解析和裁决，但是对裁决结果并不做处理，不对外进行数据输出
S4:在正常运行过程中，主裁决FPGA在每个运行周期结束前的定时将同步数据（如主备状态信息等）按照一定的格式通过高速总线发送给备裁决FPGA，备裁决FPGA在接收到同步数据之后将其校验和解析，并将解析出的信息存储下来，保证备裁决FPGA在每个运行周期都与主裁决FPGA状态一致。同步数据包含主备状态信息和其他必要的状态信息，用于告知备裁决FPGA当前主裁决FPGA当前周期的状态，同步数据一般包括主备状态信息，主控状态及链路状态，上位机链路状态信息，环网状态信息以及自身逻辑状态信息等。备裁决FPGA对同步数据进行校验，如果校验成功则将同步数据解析并保存，如果校验不成功则直接丢弃，并等待接收下一周期的同步数据，如果连续M次接收到的同步数据校验不成功，则备裁决FPGA通过高速总线通过报文通知主裁决FPGA链路异常，其中M为大于等于1的自然数，其根据实际应用场景来定，一般选取5。
本发明还公开了一种拟态工业控制器主备裁决模块之间主备模式切换方法，当主备裁决FPGA完成主备模式确认并都插在底板上处于正常运行状态时，包括如下子步骤：
S51:在正常运行过程中，主裁决FPGA在每个运行周期内都根据故障信息对故障等级进行判断并更新；
S52:当主裁决FPGA的故障等级达到一定程度时，主裁决FPGA将与备裁决FPGA相连的输出管脚的电平由高电平设置为低电平，同时通过高速总线以一定格式的报文将最新的同步数据发送给备裁决FPGA，发送完成之后，主裁决FPGA的模式将由主模式变成备模式，只运行部分逻辑功能；所述故障等级分为一般故障和紧急故障，其中一般故障并不影响裁决器主要功能，如在裁决器与主控之间链路数据发生偶发性出错等，而紧急故障直接导致裁决器功能异常，如裁决器与主控、上位机或者传感器之间链路发生故障等，只有在监测到紧急故障信息时才进行主备模式切换。
S53:当备裁决FPGA检测到与主裁决FPGA相连的输入管脚的电平由高电平变成低电平时，备裁决FPGA将自身的备模式设置成主模式，并根据最新的同步数据运行内部所有逻辑功能，同时将与原主裁决FPGA相连的输出管脚的电平由低电平设置成高电平；
S54: 在完成主备切换后的正常运行过程中，主裁决FPGA按照步骤S24向备裁决FPGA发送同步数据；
当主备裁决FPGA完成主备模式确认后，主裁决FPGA被从底板上拔出，而备裁决FPGA还插在底板上并正常运行时，包括如下子步骤：
S61：当主裁决FPGA被从底板上拔出时，其与备裁决FPGA相连的输出管脚的电平由高电平变成低电平；
S62：当备裁决FPGA检测到与主裁决FPGA相连的输入管脚的电平由高电平变成低电平时，备裁决FPGA将自身的备模式设置成主模式，并根据最新同步数据（一般为上一运行周期的同步数据）运行内部所有功能，同时将与被拔出的裁决FPGA相连的输出管脚的电平由低电平设置成高电平；
S63：当有新的裁决模块重新插回底板时，其检测到与正在运行的主裁决FPGA相连的输入管脚的电平为高，新插回的裁决FPGA将自身的模式设置成备模式，并根据接收到的主裁决FPGA发送过来的同步数据进行状态同步，同时按照步骤S31中的子步骤运行。
如图2所示，主裁决FPGA在方法中的控制流程，包括：
拟态工业控制器上电，检测到输入管脚IO12为低电平，通过内部逻辑将输出管脚IO11的电平拉高，同时该裁决FPGA作为主裁决FPGA并运行内部所有功能，在正常运行过程中，主裁决FPGA在每个运行周期结束前的定时将同步数据（如主备状态信息等）按照一定的格式通过高速总线发送给备裁决FPGA。同时在每个运行周期内都根据故障信息对故障等级进行判断并更新，当主裁决FPGA出现紧急故障信息时，主裁决FPGA将输出管脚IO11的电平由高电平设置为低电平，同时通过高速总线以一定格式的报文将最新的同步数据发送给备裁决FPGA，发送完成之后，主裁决FPGA的模式将由主模式变成备模式，只运行部分逻辑功能；
如图3所示，备裁决FPGA在方法中的控制流程，包括：
拟态工业控制器上电，检测到输入管脚IO22为高电平，该裁决FPGA作为备裁决FPGA并运行内部的部分功能，备裁决FPGA接收主裁决FPGA发送过来的同步数据，并对其校验校验和解析，并将解析出的信息存储下来，保证备裁决FPGA在每个运行周期都与主裁决FPGA状态一致。同时时刻监测着输入管脚IO22是否由高电平变成了低电平，如果监测到输入管脚IO22为低电平，备裁决FPGA将自身的备模式设置成主模式，并根据最新的同步数据运行内部所有逻辑功能，同时将输出管脚IO21的电平由低电平设置成高电平。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.拟态工业控制器中裁决模块间主备模式确认方法，其特征在于，包括如下步骤：
S1、拟态工业控制器上电，拟态工业控制器中裁决模块上的两块裁决FPGA分别检测各自的输入管脚的信号电平；
S2、两块裁决FPGA中，最先上电启动的一块裁决FPGA检测到的输入管脚的信号电平为低电平，该裁决FPGA通过内部逻辑将输出管脚的信号电平拉高，同时该裁决FPGA作为主裁决FPGA并运行内部所有功能；
S3、后上电的一块裁决FPGA检测到的输入管脚的信号电平已由低电平变成了高电平，该裁决FPGA将输出管脚的信号电平继续保持低电平，同时该裁决FPGA作为备裁决FPGA并运行内部的部分功能；
S4、在正常运行过程中，主裁决FPGA在每个运行周期结束前，定时将同步数据通过高速总线发送给备裁决FPGA，备裁决FPGA在接收到同步数据之后进行校验和解析，并将解析出的信息存储下来。
2.如权利要求1所述的拟态工业控制器中裁决模块间主备模式确认方法，其特征在于，所述S2中裁决FPGA通过内部逻辑将输出管脚的信号电平拉高的时间小于50纳秒。
3.如权利要求1所述的拟态工业控制器中裁决模块间主备模式确认方法，其特征在于：所述步骤S2中主裁决FPGA并运行内部所有功能包括对输入数据的接收，处理和输出；所述步骤S3中备裁决FPGA运行内部的部分功能包括输入数据的接收和处理。
4.如权利要求1所述的拟态工业控制器中裁决模块间主备模式确认方法，其特征在于：所述步骤S4中同步数据包含主备状态信息和其他必要的状态信息，用于告知备裁决FPGA当前主裁决FPGA当前周期的状态。
5.如权利要求1所述的拟态工业控制器中裁决模块间主备模式确认方法，其特征在于：所述步骤S4中备裁决FPGA在接收到同步数据之后进行校验和解析的具体过程如下：备裁决FPGA对同步数据进行校验，如果校验成功则将同步数据解析并保存，如果校验不成功则直接丢弃，并等待接收下一周期的同步数据，如果连续M次接收到的同步数据校验不成功，则备裁决FPGA通过高速总线通知主裁决FPGA链路异常，所述M为大于等于1的自然数。
6.拟态工业控制器中裁决模块间主备模式切换方法，其特征在于，包括当主裁决FPGA和备裁决FPGA完成主备模式确认并都插在底板上处于正常运行状态时的切换，具体包括如下子步骤：
S51、在正常运行过程中，主裁决FPGA在每个运行周期内都根据故障信息对故障等级进行判断并更新；
S52、当主裁决FPGA的故障等级达到预设值时，主裁决FPGA将与备裁决FPGA相连的输出管脚的信号电平由高电平设置为低电平，同时通过高速总线将最新的同步数据发送给备裁决FPGA，发送完成之后，主裁决FPGA的模式将由主模式变成备模式，只运行部分逻辑功能；
S53、当备裁决FPGA检测到与主裁决FPGA相连的输入管脚的信号电平由高电平变成低电平时，备裁决FPGA将自身的模式由备模式设置成主模式，并根据最新的同步数据运行内部所有逻辑功能，同时将与原主裁决FPGA相连的输出管脚的信号电平由低电平设置成高电平；
S54、在完成主备切换后的正常运行过程中，主裁决FPGA在每个运行周期结束前，定时将同步数据通过高速总线发送给备裁决FPGA，备裁决FPGA在接收到同步数据之后进行校验和解析，并将解析出的信息存储下来。
7.如权利要求6所述的拟态工业控制器中裁决模块间主备模式切换方法，其特征在于，还包括当主裁决FPGA和备裁决FPGA完成主备模式确认后，主裁决FPGA被从底板上拔出，而备裁决FPGA还插在底板上并正常运行时的切换，包括如下子步骤：
S61、当主裁决FPGA被从底板上拔出时，主裁决FPGA与备裁决FPGA相连的输出管脚的信号电平由高电平变成低电平；
S62、当备裁决FPGA检测到与主裁决FPGA相连的输入管脚的信号电平由高电平变成低电平时，备裁决FPGA将自身的模式由备模式设置成主模式，并根据最新的同步数据运行内部所有逻辑功能，同时将与原主裁决FPGA相连的输出管脚的信号电平由低电平设置成高电平；
S63、当有新的裁决FPGA重新插回底板时，其检测到与正在运行的主裁决FPGA相连的输入管脚的电平为高，新插回的裁决FPGA将自身的模式设置成备模式，主裁决FPGA在每个运行周期结束前，定时将同步数据通过高速总线发送给备裁决FPGA，备裁决FPGA在接收到同步数据之后进行校验和解析，并将解析出的信息存储下来。
8.如权利要求6所述拟态工业控制器中裁决模块间主备模式切换方法，其特征在于，所述步骤S51中的故障等级分为一般故障和紧急故障；所述S52中的预设值为紧急故障。
9.如权利要求1至5任意一项所述的拟态工业控制器中裁决模块间主备模式确认方法，其特征在于：所述拟态工业控制器中裁决模块包括第一独立裁决模块和第二独立裁决模块和底板，所述第一独立裁决模块和第二裁决模块的内部分别设有一块裁决FPGA，所述第一独立裁决模块和第二裁决模块均通过接插件插在同一块底板上，所述接插件之间通过高速总线以及交叉管脚信号互联，所述第一独立裁决模块的输出管脚与第二独立裁决模块的输入管脚相连接， 所述第一独立裁决模块的输入管脚与第二独立裁决模块的输出管脚相连接。
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