CN114077570A - 半导体器件 - Google Patents

Abstract

一种半导体器件包括知识产权(IP)块、时钟管理单元、关键路径监视器(CPM)和包括在时钟管理单元中的CPM时钟管理器。时钟管理单元被配置为从IP块接收指示IP块是否需要时钟信号的时钟请求信号，并基于接收到的时钟请求信号执行针对IP块的时钟门控。CPM被配置为监视被提供给IP块的时钟信号，以调整被提供给IP块的时钟信号的频率和被供应给IP块的电压中的至少一个。CPM时钟管理器被配置为执行针对CPM的时钟门控。

Description

半导体器件

本申请要求2020年8月12日向韩国知识产权局提交的韩国专利申请第10-2020-0100969号和2021年6月3日向韩国知识产权局提交的韩国专利申请第10-2021-0072230号的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开涉及一种半导体器件。

背景技术

随着半导体器件的集成度、尺寸和操作速度的增加，低功耗问题已成为一个非常重要的因素。这是因为高功耗会导致芯片温度升高，从而不仅导致芯片故障，而且导致封装破损。

在半导体器件的半导体电路中，有时为了降低功率的目的，需要一种用于提供或阻塞(block)时钟的电路。使用时钟门控电路，使得在电路不需要操作时不向特定电路提供时钟。

另外，为了降低半导体器件的功耗，还使用了动态电压频率缩放(DVFS)技术来改变芯片中的操作时钟频率或者改变所提供的驱动电压的幅度。

在时钟门控技术中，时钟被切断以降低功耗，但在DVFS技术中，总是需要将被监视并且其频率将被改变的时钟。因此，正在进行研究以有效地使用这两种技术。

发明内容

本公开的方面提供一种具有降低的功耗的半导体器件。

应注意，本公开的目的不限于上述目的，并且从以下的描述中本公开的其他目的对本领域技术人员来说将是清晰的。

根据一些实施例，一种半导体器件包括：知识产权(IP)块；时钟管理单元，被配置为从IP块接收指示IP块是否需要时钟信号的时钟请求信号，以及被配置为基于时钟请求信号执行针对IP块的时钟门控；关键路径监视器(CPM)，被配置为监视被提供给IP块的时钟信号，以调整被提供给IP块的时钟信号的频率和被供应给IP块的电压中的至少一个；以及CPM时钟管理器，包括在时钟管理单元中并被配置为执行针对CPM的时钟门控。

根据一些实施例，一种半导体器件包括：处理器；时钟发生器，被配置为输出提供给处理器的时钟信号；关键路径监视器(CPM)，被配置为监视被提供给处理器的时钟信号，以调整被提供给处理器的时钟信号的频率和被供应给处理器的电压中的至少一个；以及CPM时钟管理器，被配置为从处理器接收用于请求停止提供时钟信号的信号，然后响应于该信号执行针对CPM的时钟门控。

根据一些实施例，一种半导体器件包括：IP块；第一时钟组件，被配置为从IP块接收指示IP块是否需要时钟信号的第一请求信号，以及被配置为基于接收到的请求信号向IP块提供第一时钟信号；第二时钟组件，被配置为从第一时钟组件接收指示IP块是否需要时钟信号的第二请求信号，以及被配置为基于接收到的第二请求信号向第一时钟组件提供第二时钟信号；以及CPM，被配置为监视被提供给IP块的时钟信号，以调整被提供给IP块的时钟信号的频率和被供应给IP块的电压中的至少一个。在从IP块接收到请求中止第一时钟信号的信号之后，第一时钟组件响应于接收到的信号向CPM发送第三请求信号，该第三请求信号指示对第二时钟信号的停止请求。

其他示例性实施例的具体细节包含在以下详细描述和附图中。

附图说明

通过参考附图详细描述本公开的示例性实施例，本公开的上述和其他方面和特征将变得更加清晰，其中：

图1是图示根据一些实施例的半导体器件(片上系统)的框图；

图2是图示根据一些实施例的包括在半导体器件中的时钟管理单元的框图；

图3是用于描述根据一些实施例的包括在半导体器件中的时钟多路复用器(MUX)单元的实现方法的示图；

图4是用于描述根据一些实施例的包括在半导体器件中的时钟MUX单元的有限状态机(FSM)的示图；

图5是用于描述根据一些实施例的包括在半导体器件中的时钟门控单元的实现方法的示图；

图6是用于描述根据一些实施例的包括在半导体器件中的时钟门控单元的结构的示图；

图7是用于描述根据一些实施例的包括在半导体器件中的时钟门控单元的行为的时序图；

图8是图示根据一些实施例的包括在半导体器件中的知识产权(IP)块的框图；

图9是图示多个时钟控制电路之间的信号传输路径的示图；

图10是图示动态电压频率缩放(DVFS)块的操作的概念图；

图11是图示DVFS块的操作的时序图；

图12和图13是用于描述关键路径监视器(CPM)时钟管理器和CPM的操作的示图；

图14是图示根据一些实施例的CPM的结构的示图；

图15是图14的校准延迟电路的示例性框图；

图16是图14的NAND延迟电路的示例性框图；

图17是图14的布线(wire)延迟电路的示例性框图；

图18是图14的边缘检测器的示例性框图；

图19是图14的后处理器的示例性框图；

图20是用于描述CPM的操作方法的时序图；

图21是图示根据一些其他示例性实施例的包括在半导体器件中的时钟管理单元的框图；

图22是图示根据一些其他示例性实施例的包括在半导体器件中的时钟管理单元的框图；以及

图23是图示根据一些其他示例性实施例的包括在半导体器件中的时钟管理单元的框图。

具体实施方式

在下文中，将参考附图描述根据本公开的技术精神的示例性实施例。

图1是图示根据一些实施例的半导体器件(片上系统)的框图。

参考图1，根据一些实施例的半导体器件1可以包括时钟管理单元(CMU)100、第一知识产权(IP)块200和第二IP块210、电力管理单元(PMU)300、动态电压频率缩放(DVFS)块400、以及时钟发生器500。

CMU 100可以生成要提供给第一IP块200和第二IP块210的操作时钟信号。例如，CMU 100可以生成第一IP块200的操作所需的第一操作时钟信号OCLKl和第二IP块210的操作所需的第二操作时钟信号OCLK2。

第一IP块200和第二IP块210可以连接到系统总线并且可以通过系统总线彼此通信。在一些实施例中，第一IP块200和第二IP块210均可以包括例如处理器、图形处理器、存储器控制器、输入和输出接口块等，但是示例性实施例不限于此。此外，在一些实施例中，第一IP块200和第二IP块210可以包括具有不同计算吞吐量的处理器，诸如大核和小核。

尽管在附图中仅图示了两个IP块200和210的示例，但是示例性实施例不限于此，并且可以根据需要不同地实现包括在半导体器件1中的IP块的数量。

第一IP块200和第二IP块210中的至少一个可以根据全握手方法向CMU 100发送时钟请求信号。

例如，第一IP块200可以根据全握手方法向CMU 100发送第一时钟请求信号REQ1。CMU 100可以接收第一时钟请求信号REQ1并且可以向第一IP块200发送第一时钟响应信号ACK1。此外，同时，CMU 100可以向第一IP块200发送第一操作时钟信号OCLK1。

例如，第二IP块210可以根据全握手方法向CMU 100发送第二时钟请求信号REQ2。CMU 100可以接收第二时钟请求信号REQ2并且可以向第二IP块210发送第二时钟响应信号ACK2。此外，同时，CMU 100可以向第二IP块210发送第二操作时钟信号OCLK2。

在一些实施例中，CMU 100与第一IP块200和第二IP块210之间的接口可以具有一种类型的全握手方法。在一些实施例中，这样的接口可以被实现以遵循ARM公司的Q通道接口或P通道接口，但是示例性实施例不限于此。

时钟门控是将计算机系统的内部划分为小的功能块并切断到未使用部分的电力的功能。由于在实际使用计算机时计算机系统的所有部分并不总是运行，因此可以停止未使用部分中的块以降低功耗并且还减少在停止功能的块中产生的热量。

当第一IP块200和第二IP块210中存在不需要操作时钟的IP块时，CMU 100可以执行顺序时钟门控以自动执行时钟门控，而不在不需要操作时钟的IP块的操作中产生错误，从而降低功耗。

PMU 300控制提供给半导体器件1的电压。例如，当半导体器件1进入待机模式时，PMU 300可以断开电力调节电路以切断提供给半导体器件1的供应电压。在这种情况下，PMU300可能会持续消耗功率，但是由于PMU 300消耗的功率对应于整个半导体器件1消耗的功率的很小一部分，因此在待机模式下，半导体器件1的功耗1可以大大降低。

具体地，当半导体器件1处于待机模式时，PMU 300可以切断提供给CMU 100的电力。然而，这可以对应于如下情况：其中不存在来自第一IP块200和第二IP块210的时钟请求。

DVFS块400可以对第一IP块200和第二IP块210执行DVFS操作。在一些实施例中，DVFS块400可以对第一IP块200和第二IP块210执行闭环DVFS操作。

具体地，DVFS块400可以通过内环路监视被提供给第一IP块200和第二IP块210的时钟信号，并且如果需要，DVFS块400可以调整被提供给第一IP块200和第二IP块210的时钟信号的频率。

此外，DVFS块400可以通过外环路监视被提供给第一IP块200和第二IP块210的电压，并且如果需要，DVFS块400可以调整被提供给第一IP块200和第二IP块210的电压。

这里，虽然为了便于描述，分开图示了用于对第一IP块200和第二IP块210执行DVFS操作的DVFS块400，但与所图示的不同，DVFS块400可以不与CMU 100、PMU 300、时钟发生器500等分开地实现。在一些实施例中，CMU 100、PMU 300和时钟发生器500的至少一些或所有组件可以包括在DVFS块400中。

对于这样的操作，DVFS块400可以包括关键路径监视器(CPM)410。例如，为了对第一IP块200执行DVFS操作，CPM 410可以监视被提供给第一IP块200的时钟信号。也就是说，CPM 410可以监视被提供给第一IP块200的时钟以调整被提供给第一IP块200的第一操作时钟信号OCLK1的频率。

在一些实施例中，为了对第二IP块210执行DVFS操作，CPM 410可以监视被提供给第二IP块210的时钟信号。也就是说，CPM 410可以监视被提供给第二IP块210的时钟，以调整被提供给第二IP块210的第二操作时钟信号OCLK2的频率。

尽管在附图中仅图示了一个CPM 410，但是示例性实施例不限于此。在一些实施例中，DVFS块400可以包括：第一CPM，用于监视被提供给第一IP块200的时钟以调整被提供给第一IP块200的第一操作时钟信号OCLK1的频率；和第二CPM，用于监视被提供给第二IP块210的时钟，以调整被提供给第二IP块210的第二操作时钟信号OCLK2的频率。也就是说，也可以为每个IP块设置独立的CPM。

在一些实施例中，DVFS块400可以包括与包括在半导体器件1中的IP块的数量一样多的CPM。也就是说，当在半导体器件1中设置n个IP块时，DVFS块400还可以包括n个CPM(其中n是自然数)。

时钟发生器500可以生成半导体器件1的操作所需的时钟信号。在下文中，将描述时钟发生器500是锁相环(PLL)的示例，但是示例性实施例不限于此。PLL 500生成的时钟信号可以提供给CMU 100并提供给第一IP块200和第二IP块210。

图2是图示根据一些实施例的包括在半导体器件(片上系统)中的CMU的框图。

参考图2，CMU 100包括时钟组件120a、120b、120c、120d、120e、120f和120g，通道管理电路(CM)130和132，CMU控制器110，以及CPM时钟管理器140a。

时钟组件120a、120b、120c、120d、120e、120f和120g生成要提供给IP块200和210的时钟信号，并且CM 130和132设置在时钟组件120f和120g与IP块200和210之间，以提供CMU100与IP块200和210之间的通信通道CH。CMU控制器110使用时钟组件120a、120b、120c、120d、120e、120f和120g向IP块200和210提供时钟信号。

在一些实施例中，由CM 130和132提供的通信通道CH可以被实现为遵循ARM公司的低功率接口(LPI)、Q-通道接口或P-通道接口，但是示例性实施例不限于此。

时钟组件120a、120b、120c、120d、120e、120f和120g分别包括时钟源(CS)124a、124b、124c、124d、124e、124f和124g，以及用于分别控制CS 124a、124b、124c、124d、124e、124f和124g的时钟控制电路(CC)122a、122b、122c、122d、122e、122f和122g。

这里，CS 124a、124b、124c、124d、124e、124f和124g可以包括例如多路复用器电路(MUX电路)、时钟分频电路、短路停止电路、时钟门控电路等。

时钟组件120a、120b、120c、120d、120e、120f和120g彼此形成父子关系。在所示示例中，时钟组件120a是时钟组件120b的父级，并且时钟组件120b是时钟组件120a的子级和时钟组件120c的父级。此外，时钟组件120e是两个时钟组件120f和120g的父级，并且时钟组件120f和120g是时钟组件120e的子级。

同时，在本示例性实施例中，最靠近PLL 500设置的时钟组件120a是根时钟组件，并且最靠近IP块200和210设置的时钟组件120f和120g是叶时钟组件。

根据时钟组件120a、120b、120c、120d、120e、120f和120g之间的父子关系，这样的父子关系也不可避免地形成在CC 122a、122b、122c、122d、122e、122f和122g之间，以及CS124a、124b、124c、124d、124f和124f之间。

CC 122a、122b、122c、122d、122e、122f和122g在父级和子级之间发送和接收时钟请求信号REQ和对时钟请求信号REQ的确认信号ACK，并提供操作时钟信号OCLKl和OCLK2到IP块200和210。

例如，当IP块200不需要第一操作时钟信号OCLKl时，例如当IP块200需要进入睡眠状态时，CMU 100停止向IP块200提供第一操作时钟信号OCLKl。

具体地，在CMU 100或CMU控制器110的控制下，CM 130向IP块200发送第一信号，该第一信号指示对提供第一操作时钟信号OCLKl的停止请求。

接收到第一信号的IP块200在完成正在处理的任务之后向CM 130发送指示时钟信号可以停止的第二信号。在从IP块200接收到第二信号之后，CM 130请求与其父级对应的时钟组件120f停止提供时钟信号。

例如，当CM 130提供的通信通道CH遵循Q通道接口时，CM 130将具有第一逻辑值(例如，逻辑低，以下用L表示)的QREQn信号发送到IP块200，作为第一信号。然后，在从IP块200接收到具有例如第一逻辑值L的QACCEPTn信号作为第二信号之后，CM 130将具有例如第一逻辑值L的时钟请求信号REQ发送到时钟组件120f。在这种情况下，具有第一逻辑值L的时钟请求信号REQ意味着“时钟提供停止请求”。

CC 122f接收具有第一逻辑值L的时钟请求信号REQ，即来自CM 130的时钟提供停止请求，CC 122f禁用CS 124f(例如，时钟门控电路)以停止提供第一操作时钟信号OCLK1。因此，第一IP块200可以进入睡眠模式。

在这样的过程中，CC 122f可以向CM 130提供具有第一逻辑值L的确认信号ACK。这里，即使当CM 130发送具有第一逻辑值L的时钟提供停止请求REQ以及然后接收具有第一逻辑值L的确认信号ACK时，也无法确保停止提供来自CS 124f的时钟。

确认信号ACK仅意味着CC 122f认识到作为CM 130的父级的时钟组件120f不再需要向IP块200提供第一操作时钟信号OCLKl。

同时，时钟组件120f的CC 122f将具有第一逻辑值L的时钟请求信号REQ发送到与其父级对应的时钟组件120e的CC 122e。

当IP块210也不需要时钟信号时，例如，当CC 122e从CC 122g接收到时钟提供停止请求时，CC 122e禁用CS 124e(例如，时钟分频电路)以停止提供时钟信号。

可以对其他CC 122a、122b、122c和122d类似地执行这样的操作。

替代地，虽然时钟组件120f的CC 122f将具有第一逻辑值L的时钟请求信号REQ发送到与其父级对应的时钟组件120e的CC 122e，但当IP块210处于运行状态或活动状态时，CC 122e不能禁用CS 124e。

此后，仅当IP块210不再需要时钟信号时，CC 122e才可以禁用CS 124e并将具有第一逻辑值L的时钟请求信号REQ发送到与其父级对应的CC 120d。即，CC 122e可以仅在从与其子级对应的CC 122f和122g两者接收到时钟提供停止请求时才禁用CS 124e。

同时，当IP块200处于睡眠状态时，所有的CS 124a、124b、124c、124d、124e和124f都被禁用，然后，当IP块200进入运行状态或活动状态时，CMU 100恢复向IP块200提供时钟信号。

CMU 130将具有第二逻辑值(例如，逻辑高，以下以H表示)的时钟请求信号REQ发送到与其父级对应的时钟组件120f的CC 122f，并等待来自CC 122f的确认信号ACK。这里，具有第二逻辑值H的时钟请求信号REQ意味着“时钟提供请求”，并且对时钟提供请求的确认信号ACK意味着来自CS 124f的时钟的提供被恢复。CC 122f不会立即启用CS 124f(例如，时钟门控电路)而是等待从父级提供时钟信号。

接下来，CC 122f将具有第二逻辑值H的时钟请求信号REQ，即时钟提供请求，发送到与其父级对应的CC 122e，并等待来自CC 122e的确认信号ACK。可以对CC 122a、122b、122c和122d类似地执行这样的操作。

CC 122a是从CC 122b接收具有第二逻辑值H的时钟请求信号REQ的根时钟组件，CC122a启用CS 124a(例如，MUX电路)并将确认信号ACK发送到CC 122b。当以这种方式顺序启用CS 124b、124c、124d和124e时，CC 122e最终向CC 122f发送确认信号ACK，其指示从CS124e提供时钟被恢复。接收到确认信号ACK的CC 122f最终使CS 124f能够向IP块200提供操作时钟信号OCLK1并将确认信号ACK发送到CM 130。

如上所述，CC 122a、122b、122c、122d、122e、122f和122g以全握手方法操作，其中在父级和子级之间发送和接收时钟请求信号REQ和对时钟请求信号REQ的确认信号ACK。因此，CC 122a、122b、122c、122d、122e、122f和122g可以以硬件方式控制CS 124a、124b、124c、124d、124e、124f和124g，以控制提供给IP块200的操作时钟信号OCLK1。

CC 122a、122b、122c、122d、122e、122f和122g可以自操作以将时钟请求信号REQ发送到父级或控制CS 124a、124b、124c、124d、124e、124f和124g，并且也可以在CMU控制器110的控制下操作。

同时，在一些实施例中，CC 122a、122b、122c、122d、122e、122f和122g可以包括有限状态机(FSM)，其根据在父级和子级之间发送和接收的时钟请求信号REQ控制CS 124a、124b、124c、124d、124e、124f和124g中的每一个。

在一些实施例中，时钟组件120a可以是例如PLL控制器，其向PLL 500提供控制信号CTL以控制PLL 500的输出时钟信号PLLCK。

PLL控制器可以接收从振荡器(OSC)振荡的恒定或可变频率信号，并且当不存在使用PLL输出的组件时，可以操作以自动断开PLL 500。替代地，当不存在使用PLL输出的组件时，PLL控制器可以操作以自动将PLL 500切换到旁路模式。替代地，当不存在使用PLL输出的组件时，PLL控制器可能对PLL 500的操作没有影响。

PLL控制器可以被实现为生成时钟的任何组件。例如，PLL控制器可以使用环形OSC来实现或者可以使用晶体OSC来实现。

在一些实施例中，时钟组件120b可以是例如时钟MUX单元。

时钟MUX单元可以包括CC 122b和MUX电路124b，并且时钟MUX单元的CC 122b可以以顺序行为操作。

CC 122b可以控制时钟的开启/关闭，并且可以在时钟关闭的状态下自主地生成用于改变MUX电路124b的MUX选择的时钟请求信号。由CC 122b自主生成的用于改变MUX选择的时钟请求信号可以仅供应给先前的父时钟组件和随后的父时钟组件，或者可以供应给所有可能的父时钟组件。替代地，CC 122b可能没有自主地生成用于改变MUX选择的时钟请求信号。

图3是用于描述根据一些实施例的包括在半导体器件中的时钟MUX单元的实现方法的示图，并且图4是用于描述根据一些实施例的包括在半导体器件中的时钟MUX单元的FSM的示图。

参考图3，时钟MUX单元包括FSM和MUX电路SEC_AP_RTL_GFMUX。FSM通过适配器Adapter_CLKGATE从子时钟组件接收时钟请求信号CHILD_CLK_REQ，并将时钟请求信号PARENT_CLK_REQ 0和PARENT_CLK_REQ 1发送到父时钟组件。

在这种情况下，时钟MUX单元可以包括无毛刺(glitch-free)MUX。毛刺是指由在不必要部分中产生的噪声脉冲导致的计算机的暂时故障。

当FSM接收到选择信号SEL并确认选择信号SEL的值改变时，FSM将选择信号SEL与多路选择(muxsel)信号MUXSEL进行比较，并且然后检查选择信号和多路选择信号MUXSEL的值是否是相同的。

当选择信号SEL和多路选择信号MUXSEL的值不相同时，FSM生成检测变化信号。这里，可以通过将具有低状态的检测变化信号的值切换到高状态或将具有高状态的检测变化信号的值切换到低状态来执行生成检测变化信号的过程。

响应于从FSM输出的选择信号SEL_OUT，时钟MUX单元输出从不同于CC 122a(见图2)的CC(未示出)输出的第一时钟信号CLKl或第二时钟信号CLK2作为时钟信号CLK_OUT。在这种情况下，子时钟组件120c(见图2)接收时钟信号CLK_OUT。

一起参考图4，时钟MUX单元中包括的FSM可以包括以下状态。

第一状态b1是其中通过硬件进行的时钟门控操作的状态，并且是其中可以存在停止向子时钟组件提供时钟的(时钟MUX单元的)父时钟组件和仍在操作以提供时钟的(时钟MUX单元的)父时钟组件两者的状态。在这种状态下，无法确保时钟MUX单元的所有父时钟组件都在操作。即，该状态可以是其中停止不必要的父时钟组件的操作并且最小化功耗的状态。因此，时钟MUX单元不能执行根据选择信号SEL改变选择的任务。与时钟门控组件不同，甚至当从子时钟组件接收到时钟请求信号时，时钟MUX单元也可以保持优化状态。

第二状态b2是下述状态：其中由于时钟MUX单元需要根据选择信号SEL改变选择，因此时钟MUX单元的所有父时钟组件都被唤醒。

第三状态b3是其中通过硬件进行的时钟门控不操作的状态。即，第三状态b3是其中所有父时钟组件都被唤醒并且时钟信号被提供给时钟MUX单元的状态。在这样的操作中，时钟MUX单元可以根据选择信号SEL改变选择。

第四状态b4是下述状态：其中在时钟MUX单元根据选择信号SEL改变选择之后，通过硬件进行的时钟门控再次操作，因此不需要提供时钟的父时钟组件开始停止其操作。即，第四状态b4是其中向不需要提供时钟的父时钟组件发送时钟停止请求信号的状态。

在从不需要提供时钟的父时钟组件接收到时钟响应信号之后，状态可以返回到第一状态b1。

再次参考图2，在一些实施例中，时钟组件120c和时钟组件120e可以是例如时钟分频单元。在下文中，将描述时钟组件120c的示例，并且同样可以应用于时钟组件120e。

时钟分频单元可以包括CC 122c和时钟源124c(即，分频电路)，并且时钟分频单元的CC 122c可以以顺序行为操作。CC 122c可以控制时钟的开启/关闭，并且可以在时钟关闭的状态下自主地生成时钟请求信号以改变时钟分频电路的时钟分频比。在时钟关闭的状态下，CC 122c可能没有自主地生成时钟请求信号以改变时钟源124c的时钟分频比。

在一些实施例中，时钟组件120d可以是例如短路停止单元(short stop unit)。

短路停止单元可以包括CC 122d和时钟源124d(即，时钟门控电路)，并且短路停止单元的CC 122d可以以顺序行为操作。CC 122d可以控制时钟的开启/关闭。当来自子时钟组件的时钟请求信号被去激活时，CC 122d可以激活时钟源124d。

在一些实施例中，时钟组件120f和120g可以是例如时钟门控单元。

时钟门控单元可以根据全握手方法与CM 130和132中的至少一个通信。

图5是用于描述根据一些实施例的包括在半导体器件中的时钟门控单元的实现方法的示图。图6是用于描述根据一些实施例的包括在半导体器件中的时钟门控单元的结构的示图。图7是用于描述根据一些实施例的包括在半导体器件中的时钟门控单元的行为的时序图。

参考图5，时钟门控单元包括FSM和时钟门控单元(cell)SEC_AP_RTL_CLKGATE。这里，FSM是指包括有限数量的状态和在状态之间的转换的计算模型或机器。图5的FSM和时钟门控单元SEC_AP_RTL_CLKGATE可以分别对应于图6的适配器和核心时钟门控单元SEC_AP_RTL_CLKGATE。这里，FSM或适配器可响应于与时钟组件生成的时钟信号CLK不同的时钟域对应的参考时钟信号CLK_RF而操作，并可与时钟门控单元SEC_AP_RTL_CLKGATE执行完全握手。

FSM可以接收从子时钟组件接收的时钟请求信号CHILD_CLK_REQ，并且可以将时钟请求信号PARENT_CLK_REQ发送到父时钟组件或者输出用于根据FSM的状态来控制时钟门控单元SEC_AP_RTL_CLKGATE的使能信号EN。

时钟门控单元SEC_AP_RTL_CLKGATE根据从FSM输出的使能信号EN接收时钟信号CLK_IN，并输出时钟信号CLK_OUT，其中时钟信号CLK_IN被门控或旁路。

参考图7，时钟门控单元的FSM可以包括以下状态。

第一状态a1是下述状态：其中根据从子时钟组件接收到的具有第二逻辑值H的时钟请求信号CHILD_CLK_REQ，向子时钟组件提供时钟信号CLK而不执行时钟门控操作。此后，从子时钟组件接收到的时钟请求信号CHILD_CLK_REQ转变为第一逻辑值L。

第二状态a2是其中时钟门控单元执行自时钟门控操作的状态。因此，在自时钟门控操作所需的自本地握手等待时间过去之后，时钟门控单元将具有第一逻辑值L的时钟响应信号CHILD_CLK_ACK发送到子时钟组件。此外，时钟门控单元将具有第一逻辑值L的时钟请求信号PARENT_CLK_REQ发送到父时钟组件。

第三状态a3对应于下述操作：其中具有第一逻辑值L的时钟请求信号PARENT_CLK_REQ被发送到父时钟组件以发送时钟提供停止请求。第四状态a4是下述状态：其中时钟门控单元等待直到从父时钟组件接收到用于父时钟组件的具有第一逻辑值L的时钟响应信号PARENT_CLK_ACK。由于时钟门控单元内部完成门控操作，所以当父时钟组件需要执行时钟门控操作时，这意味着父时钟组件执行时钟门控操作。

在从父时钟组件接收到用于父时钟组件的具有第一逻辑值L的时钟响应信号PARENT_CLK_ACK之后，在第五状态a5下，完全停止向时钟门控单元的子时钟组件提供时钟。

在这种情况下，当从子时钟组件接收到具有第二逻辑值H的时钟请求信号CHILD_CLK_REQ时，在将具有第二逻辑值H的时钟请求信号PARENT_CLK_REQ发送到父时钟组件之后，在第六状态a6下，时钟门控单元停止自时钟门控操作。

在停止自时钟门控操作所需的本地握手等待时间过去之后，当从父时钟组件接收到具有第二逻辑值H的时钟响应信号PARENT_CLK_ACK时，时钟门控单元进入第七状态a7，并且这里，第七状态a7表示第一状态a1。

参考图1和图2，PMU 300可以响应于在待机模式下输入的唤醒信号向振荡器发送电力控制信号。振荡器是生成恒定频率信号并向逻辑块提供操作时钟的振荡电路。常用的晶体振荡器使用晶体的压电振动来生成稳定且准确的频率信号。

当电力被输入到OSC时，在振荡开始时，从精细且不稳定的信号中逐渐输出稳定的振荡时钟。在使从OSC输出的振荡时钟稳定之后，CMU 100可以向逻辑块提供操作时钟。

图8是图示根据一些实施例的包括在半导体器件中的IP块的框图。

参考图8，IP块200可以包括通道适配器202和IP核心204。图8仅图示了IP块200的示例，并且另一个IP块210包括基本相同的组件。

参考图1、图2和图8，通道适配器202可以根据全握手方法与CM 130通信。通过通道适配器202，IP块200可以发送第一时钟请求信号REQ1并接收第一操作时钟信号OCLK1。替代地，通过通道适配器202，IP块200可以发送第一时钟请求信号REQ1并接收指示时钟存在的确认信号ACK，并且第一操作时钟信号OCLK1可以直接从由通道适配器202控制的时钟组件提供。

IP核心204可以包括例如处理器、图形处理器、存储器控制器、输入和输出接口块等。

图9是图示多个CC之间的信号传输路径的示图。

参考图9，多个CC可以使用握手信号进行操作，所述握手信号包括时钟请求信号REQ和作为对于时钟请求信号REQ的响应信号的确认信号ACK(或时钟响应信号)。时钟请求信号REQ和时钟响应信号ACK可以具有例如第一逻辑值L和第二逻辑值H，但是实现时钟请求信号REQ和时钟响应信号ACK的方法不限于此。

在一些实施例中，例如，时钟消耗者可以将具有第二逻辑值H的时钟请求信号REQ发送到时钟提供者，以向时钟提供者发送指示需要时钟的信息。替代地，例如，时钟消耗者可以将具有第一逻辑值L的时钟请求信号REQ发送到时钟提供者，以向时钟提供者发送指示不再需要时钟的信息。

同时，例如，时钟提供器可以将具有第二逻辑值H的时钟响应信号ACK发送到时钟消耗者，这指示时钟信号从时钟提供者稳定地供应给时钟消耗者。因此，时钟提供者可以将具有第一逻辑值L的时钟响应信号ACK发送给时钟消耗者，这指示时钟提供者不能通知时钟消耗者是否提供时钟信号。

例如，作为时钟消耗者的CC 122b可以向CC 122a发送例如具有第二逻辑值H的时钟请求信号PARENT_CLK_REQ，从而向对应于时钟提供者的CC 122a发送指示需要时钟的信息。因此，包括CC 122a的时钟组件(即，时钟提供者)向包括CC 122b的时钟组件(即，时钟消耗者)提供时钟信号，并且然后CC 122b可以从CC 122a接收例如具有第二逻辑值H的时钟响应信号PARENT_CLK_ACK。

同时，作为时钟提供者的CC 122b可以从CC 122f接收具有第二逻辑值H的时钟请求信号CHILD_CLK_REQ，从而知道对应于时钟消耗者的CC 122f需要时钟。因此，包括CC122b的时钟组件(即，时钟提供者)可以向包括CC 122f的时钟组件(即，时钟消耗者)提供时钟信号，并且然后作为时钟提供者的CC 122b可以向CC 122f发送例如具有第二逻辑值H的时钟响应信号CHILD_CLK_ACK。

作为另一示例，作为时钟消耗者的CC 122b可以将例如具有第一逻辑值L的时钟请求信号PARENT_CLK_REQ发送到CC 122a，从而向对应于时钟提供者的CC 122a发送指示不再需要时钟的信息。因此，CC 122b可以从CC 122a接收例如具有第一逻辑值L的时钟响应信号PARENT_CLK_ACK，其指示无法确保来自时钟提供者的时钟的提供。

同时，作为时钟提供者的CC 122b可以从CC 122f接收例如具有第一逻辑值L的时钟请求信号CHILD_CLK_REQ，从而知道对应于时钟消耗者的CC 122f不再需要时钟。因此，CC122b可以向CC 122f发送例如具有第一逻辑值L的时钟响应信号CHILD_CLK_ACK，其指示无法确保来自时钟提供者的时钟的提供。

这里，CC之间的组合路径包括：通过其CC 122b将时钟请求信号PARENT_CLK_REQ发送到对应于其父级的CC 122a并且然后CC 122b从对应于其父级的CC 122a接收时钟响应信号PARENT_CLK_ACK的路径；以及通过其CC 122b从对应于其子级的CC 122f接收时钟请求信号CHILD_CLK_REQ并且然后CC 122b将时钟响应信号CHILD_CLK ACK发送到对应于其子级的CC 122f。然而，CC之间的组合路径不包括下述路径：通过该路径，CC 122b从对应于其父级的CC 122a接收时钟响应信号PARENT_CLK_ACK，并且然后CC 122b将时钟请求信号PARENT_CLK_REQ发送到对应于其父级的CC 122a(在图9中显示为“X”)。

时钟请求信号REQ和时钟响应信号ACK以通用的全握手方法实现，时钟提供者和时钟消耗者可以属于相同的单个时钟域，并且可以属于不同的时钟域。

在本公开的一些实施例中，连接到每个CC并与之通信的时钟MUX电路、时钟分频电路、时钟门控电路等可以使用与CC的时钟域不同的时钟域。即，用于发送时钟请求信号的信号线的时钟频率可能不同于实际接收到的操作时钟的时钟频率。

参考图1、图2和图9，全握手方法概述如下。

当IP块200需要时钟时，IP块200激活第一时钟请求信号REQl。例如，IP块200可以使第一时钟请求信号REQ1进入高状态。

CMU 100响应于第一时钟请求信号REQl的激活而激活用于第一时钟请求信号REQl的第一时钟响应信号ACKl。即，CMU 100可以使第一时钟响应信号ACK1进入高状态。

CMU 100可以在第一时钟响应信号ACKl被激活之前将第一操作时钟信号OCLKl发送到IP块200。替代地，CMU 100可以与激活第一时钟响应信号ACK1同时将第一时钟信号OCLK1发送到IP块200。

当IP块200不需要时钟时，第一时钟请求信号REQl被去激活。即，IP块200可以使第一时钟请求信号REQ1进入低状态。

当第一时钟请求信号REQl处于低状态时，CMU 100使第一时钟响应信号ACKl进入低状态。CMU 100可以同时去激活第一操作时钟信号OCLK1。

在第一时钟响应信号ACKl处于活动状态时，IP块200可以正常操作。

此外，CC 122a、122b、122c、122d、122e、122f和122g中的每一个还可以根据全握手方法执行通信。例如，CC 122a和122b中的每一个可以支持作为PLL控制器的时钟组件120a和作为时钟MUX单元的时钟组件120b之间的全握手方法。

CC 122b和122c中的每一个可以支持例如作为时钟MUX单元的时钟组件120b和作为第一时钟分频单元的时钟组件120c之间的全握手方法。

CC 122c和122d中的每一个可以支持例如作为第一时钟分频单元的时钟组件120c和作为短路停止电路的时钟组件120d之间的全握手方法。

CC 122d和122e中的每一个可以支持例如作为短路停止电路的时钟组件120d和作为第二时钟分频单元的时钟组件120e之间的全握手方法。

CC 122e和122f中的每一个可以支持例如作为第二时钟分频单元的时钟组件120e和作为第一时钟门控单元的时钟组件120f之间的全握手方法。

类似地，CC 122f和CM 130中的每一个可以支持例如作为第一时钟门控单元的时钟组件120f和CM 130之间的全握手方法。

在一些实施例中，时钟组件120a、120b、120c、120d、120e、120f和120g以及CM 130和132中的每一个可以被实现为组合电路。因此，激活的时钟请求信号可以从CM 130和132发送到例如作为PLL控制器的时钟组件120a。

再次参考图2，DVFS块400可以使用CPM 410对IP块200和210执行DVFS操作。

图10是图示DVFS块的操作的概念图。图11是图示DVFS块的操作的时序图。

参考图10，DVFS块可以包括实现为硬件的硬件块400a和实现为软件的软件块400b。

CPM 410和PLL 500可以构成内环路IL。

在内环路IL中，在内环路IL的每个时段内，CPM 410可以监视电路的运行速度。CPM410的监视结果可以在内环路IL的每个时段内被反馈到PLL 500以改变时钟的频率。

在下文中，将描述CPM 410在每个内环路时段内使用PLL 500改变时钟的频率的配置。

参考图2、图10和图11，CPM 410可以在每个内环路时段(图11的内环路#1、#2、#3、#4等)内监视被提供给IP块的时钟信号CLK1以生成与电路的运行速度相关的代码CODE1。

代码CODEl可以提供给控制PLL 500的时钟组件120a，并且当需要根据代码CODEl改变PLL 500的PLL输出时钟信号PLLCK的频率时，时钟组件120a可以生成与其相关的控制信号CTL以将生成的控制信号CTL施加到PLL 500，使得可以改变PLL 500的PLL输出时钟信号PLLCK的频率。如上所述，当PLL 500的PLL输出时钟信号PLLCK的频率改变时，时钟组件120a的输出时钟信号CLK1的频率和时钟组件120b、120c、120d和120e的输出时钟信号CLK的频率可以改变，因此，最后，提供给IP块200的操作时钟信号OCLK1的频率也可以改变。

CPM 410、PLL 500、频率监视器450、目标频率确定模块460、电压确定模块470、电压调节器310等可以构成外环路OL。

参考图10和图11，外环路OL的操作可以在比内环路时段长的时段(见图11的t1、t2或t3)内执行。即，可以在外环路OL的一个时段内执行多个内环路操作。

可以以平均频率AF为目标多次执行内环路操作直到时间点tl，并且在时间点tl，当电压确定模块470基于在频率监视器450和目标频率确定模块460的输出确定下一时段的供应电压时，电压调节器310可以改变电压以改变供应电压。因此，在时间点t1之后，可以供应从时间点t1之前的电压降低了电压AV的电压。

此后，可以以平均频率BF为目标多次执行内环路操作直到时间点t2，并且在时间点t2，当电压确定模块470基于频率监视器450和目标频率确定模块460的输出确定下一时段的供应电压时，电压调节器310可以改变电压以改变供应电压。因此，在时间点t2之后，可以供应从时间点t2之前的电压再次降低了电压AV的电压。

接下来，当在多次执行内环路操作直到时间点t3的同时发生电压下降时，内环路改变时钟频率以补偿电压下降。然后，在时间点t3，当电压确定模块470基于频率监视器450和目标频率确定模块460的输出确定下一时段的供应电压时，电压调节器310可以将电压改变为供应电压。因此，在时间点t3之后，可以提供从时间点t3之前的电压增加了电压BV的电压以补偿电压下降。

可以针对每个时段T新设置外环路OL的操作。也就是说，可以针对每个时段T设置新的DVFS电平。

在一些实施例中，外环路OL的操作时段可以长于内环路IL的操作时段，并且新设置DVFS电平的时段可以长于外环路OL的操作时段。

已经在上面描述CPM 410和IP块200的操作，例如DVFS块400的操作，但是CPM 410和IP块210也可以以相同的方式操作。

参考图2，CPM时钟管理器140a可以执行针对CPM 410的时钟门控。

在一些实施例中，CPM时钟管理器140a可以以类似于上述时钟组件120a、120b、120c、120d、120e、120f和120g的形式来实现。即，CPM时钟管理器140a可以包括CC和CS。CPM时钟管理器140a可以与时钟组件120a、120b、120c、120d、120e、120f和120g一起形成如图所示的时钟链。

CPM时钟管理器140a可以将从时钟组件120a输出的时钟信号CLKl提供给CPM 410。在这种情况下，CPM时钟管理器140a的CS可以提供从时钟组件120a输出的时钟信号CLKl到CPM 410，而无需单独地处理从时钟组件120a输出的时钟信号CLK1。

CPM时钟管理器140a可以在CMU 100或CMU控制器110的控制下向CPM 410发送请求信号REQ，该请求信号REQ指示对提供时钟信号CLKl的停止请求。

接收到请求信号REQ的CPM 410在完成正在处理的任务之后向CPM时钟管理器140a发送响应信号ACK，其指示时钟信号可以被停止。在从CPM 410接收到响应信号ACK之后，CPM时钟管理器140a请求与其父级对应的时钟组件(在本示例中为时钟组件120a)停止提供时钟信号。

图12和图13是用于描述CPM时钟管理器和CPM的操作的示图。

首先，参考图2和图12，作为子级的时钟组件120b将用于请求停止时钟信号的时钟请求信号CLK_REQ发送到作为父级的CPM时钟管理器140a(①)。这可能是因为，例如，IP块200已请求时钟信号停止以进入睡眠模式。因此，CPM时钟管理器140a可以知道IP块200已经通过时钟组件120b请求时钟信号停止。

如所述，当IP块200进入睡眠模式时，不需要对IP块200的监视。因此，CPM时钟管理器140a向CPM 410发送请求信号REQ，该请求信号REQ指示对提供时钟信号的停止请求(②)。

参考图13，在一些实施例中，CPM时钟管理器140a可以向CPM 410提供例如具有第一逻辑值L的时钟停止请求信号CPM_DOWN_REQn。

参考图12和图13，接收具有第一逻辑值L的时钟停止请求信号CPM_DOWN_REQn的CPM 410执行完成正在处理的任务的清理(clean-up)操作(③)。

具体地，CPM 410可以停止设置在其中的模式发生器的操作并且可以将先前生成的代码等清空(flush)到外部。

在一些实施例中，CPM时钟管理器140a可以向CPM 410提供时钟信号CLKl，直到CPM410的清理操作完全完成。此外，在一些实施例中，CPM时钟管理器140a可以向CPM 410提供时钟信号CLK1，而CPM 410维持活动状态，即活动信号CPM_ACTIVE维持第二逻辑值H。此外，在一些其他示例性实施例中，直到在提供例如具有第一逻辑值L的时钟停止请求信号CPM_DOWN_REQn之后的某个时间点，CPM时钟管理器140a可以向CPM 410提供时钟信号CLK1。

在本示例性实施例中，即使不向CPM 410提供时钟信号CLKl，也不禁用CPM 410。如图3所示，CPM 410通过使能信号CPM_ENABLE持续保持使能状态，但是不提供CPM 410的监视操作所需的时钟信号CPM Clock。

当清理操作完全完成时，CPM 410向CPM时钟管理器140a发送确认信号ACK，其指示清理操作完成(④)。

参考图13，在一些实施例中，CPM 410可以向CPM时钟管理器140a提供例如具有第一逻辑值L的时钟停止请求信号CPM_DOWN_ACKn。

从CPM 410接收响应信号ACK的CPM时钟管理器140a将用于请求停止时钟信号的时钟请求信号CLK_REQ发送到作为父级的时钟组件120a(⑤)。

在根据本示例性实施例的半导体器件1中，在由于根据这样的操作没有向IP块200提供时钟信号，所以CPM 410不需要进行操作的部分(即，CPM 410不需要执行监视的部分)期间，停止向CPM 410提供时钟信号，从而有效地降低在半导体器件的操作期间的功耗。

尽管上面仅描述了一个CPM 410和一个CPM时钟管理器140a的操作，但是示例性实施例不限于此。在一些实施例中，DVFS块400可以包括用于监视被提供给第一IP块200的时钟以调整被提供给第一IP块200的第一操作时钟信号OCLK1的频率的第一CPM，以及用于监视被提供给第二IP块210的时钟以调整被提供给第二IP块210的第二操作时钟信号OCLK2的频率的第二CPM。可以修改该示例性实施例，使得CMU 100还包括用于执行针对第一CPM的时钟门控的第一CPM时钟管理器、以及用于执行针对第二CPM的时钟门控的第二CPM时钟管理器。

图14是图示根据一些实施例的CPM的结构的示图。图15是图14的校准延迟电路的示例性框图。图16是图14的NAND延迟电路的示例性框图。图17是图14的布线(wire)延迟电路的示例性框图。图18是图14的边缘检测器的示例性框图。图19是图14的后处理器的示例性框图。图20是用于描述CPM的操作方法的时序图。

参考图14，CPM 410可以包括模式发生器PG、第一延迟组DG0和第二延迟组DG1、边缘检测器ED、以及后处理器PP。

CPM 410可以从CMU 100(见图2)接收时钟信号CLKl(见图2)并且可以基于接收到的时钟信号CLKl来监视半导体电路的运行速度。

参考图14和图20，模式发生器PG可以基于接收到的时钟信号CLK生成模式信号A(见图18)。从模式发生器PG生成的模式信号A可以提供给边缘检测器ED。

第一延迟组DG0可以对从模式发生器PG生成的模式信号A执行第一延迟，并且第二延迟组DGl可以对第一延迟组DG0的输出执行第二延迟以提供延迟的模式信号B到边缘检测器ED。

在一些实施例中，第一延迟组DG0和第二延迟组DG1可以包括基本上相同的组件。因此，将在下面描述的第一延迟组DG0的描述可以同样适用于第二延迟组DG1。

第一延迟组DG0可以包括第一延迟链SLDC0、第二延迟链LDC0、第三延迟链RDC0和第四延迟链WDC0。

在一些实施例中，构成第一延迟链SLDC0、第二延迟链LDC0和第三延迟链RDC0的晶体管可以具有不同的阈值电压。

例如，构成第一延迟链SDLC0的晶体管的阈值电压可以低于构成第二延迟链LDC0的晶体管的阈值电压。此外，构成第二延迟链LDC0的晶体管的阈值电压可以低于构成第三延迟链RDC0的晶体管的阈值电压。

在一些实施例中，可以通过向晶体管的源极和漏极施加不同的杂质浓度来形成具有不同阈值电压的晶体管。即，例如，构成第一延迟链SLDC0的晶体管的源极和漏极的杂质浓度可以被施加以不同于构成第二延迟链LDC0的晶体管的源极和漏极的杂质浓度，并且构成第二延迟链LDC0的晶体管的源极和漏极的杂质浓度可以被施加以不同于构成第三延迟链RDC0的晶体管的源极和漏极的杂质浓度，从而实现晶体管以具有不同的阈值电压。然而，示例性实施例不限于此，并且实现晶体管以具有不同阈值电压的方法不限于此。

参考图14和图15，第一延迟链SLDC0、第二延迟链LDC0和第三延迟链RDC0中的每一个都可以包括校准延迟电路CD。

校准延迟电路CD可以包括包含多个反相器INV的第一延迟单元DECELLl和包括多个反相器INV的第二延迟单元DECELL2。第一延迟单元DECELL1的输出可通过第一选择MUXSEMUX1选择并传送到第二延迟单元DECELL2。第二延迟单元DECELL2的输出可以通过第二选择MUX SEMUX2选择并传送到外部。

校准延迟电路CD可用于调整校准延迟量以校准由CPM 410生成的代码CODEl(见图2)的值。

参考图14，校准延迟电路CD的输出可以提供给与非延迟电路NAND2、或非延迟电路NOR2、反相器延迟电路INV和布线延迟电路wire。

参考图14和图16，NAND延迟电路NAND2可以包括延迟单元，该延迟单元包括多个与非门NAND、或非门NOR和反相器INV。可以插入或非门NOR以防止当NAND延迟电路NAND2被禁用时在NAND延迟电路NAND2内部可能发生的切换。可以插入NAND延迟电路NAND2的伪NAND门DNAND以增加负载电容。

参考图14和图17，布线延迟电路wire可以包括或非门NOR、或门OR、反相器INV、MUX和多条布线延迟线。

参考图14，在一些实施例中，CPM 410可以通过预定控制信号激活包括在第一延迟组DG0中的第一延迟链SLDC0、第二延迟链LDC0、第三延迟链RDC0和第四延迟链WDC0中的任何一个。

参考图14和图20，例如，当IP块200(见图2)在第一状态下操作时，CPM 410可以通过第一延迟链SLDC0对从模式发生器PG生成的模式信号A执行第一延迟，以向或非门NOR提供模式信号A。此外，当IP块200(见图2)在第二状态下操作时，CPM 410可通过第二延迟链LDC0对从模式发生器PG生成的模式信号A执行第一延迟，以向或非门NOR提供模式信号A。此外，当IP块200(见图2)在第三状态下操作时，CPM 410可通过第三延迟链RDC0对从模式发生器PG生成的模式信号A执行第一延迟，以向或非门NOR提供模式信号A。此外，当IP块200(见图2)在第四状态下操作时，CPM 410可通过第四延迟链WDC0对从模式发生器PG生成的模式信号A执行第一延迟以向或非门NOR提供模式信号A。

在一些实施例中，CPM 410可以激活第一延迟组DG0和第二延迟组DGl中的相同延迟链。例如，当IP块200(见图2)在第一状态下操作时，CPM 410可以通过第一延迟链SLDC0和SLDC1对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供到边缘检测器ED。此外，当IP块200(见图2)在第二状态下操作时，CPM410可以通过第二延迟链LDC0和LDC1对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供给边缘检测器ED。此外，当IP块200(见图2)在第三状态下操作时，CPM 410可以通过第三延迟链RDC0和RDC1对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供给边缘检测器ED。此外，当IP块200(见图2)在第四状态下操作时，CPM 410可以通过第四延迟链WDC0和WDC1对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供给边缘检测器ED。

在一些实施例中，CPM 410可以激活第一延迟组DG0和第二延迟组DGl中的不同延迟链。例如，当IP块200(见图2)在第一状态下操作时，CPM 410可以通过第一延迟组DG0的第一延迟链SLDC0，以及第二延迟组DG1的第二延迟链LDC1、第三延迟链RDC1和第四延迟链WDC1中的任一个对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供给边缘检测器ED。另外，当IP块200(见图2)在第二状态下操作时，CPM 410可以通过第一延迟组DG0的第一延迟链LDC0，以及第二延迟组DG1的第一延迟链SLDC1、第三延迟链RDC1和第四延迟链WDC1中的任一个对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供给边缘检测器ED。此外，当IP块200(见图2)在第三状态下操作时，CPM 410可以通过第一延迟组DG0的第三延迟链RDC0，以及第二延迟组DG1的第一延迟链SLDC1、第二延迟链LDC1和第四延迟链WDC1中的任一个对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供给边缘检测器ED。此外，当IP块200(见图2)在第四状态下操作时，CPM 410可以通过第一延迟组DG0的第四延迟链WDC0，以及第二延迟组DG1的第一延迟链SLDC1、第二延迟链LDC1和第三延迟链RDC1中的任一个对从模式发生器PG生成的模式信号A执行第一和第二延迟，以将模式信号A以延迟的模式信号B的形式提供给边缘检测器ED。

参考图14、图18和图20，边缘检测器ED包括多个反相器INV、多个触发器(flip-flop)FF、多个异或非门XNOR和多个异或门XOR。

通过经过反相器INV而逐渐延迟通过第一延迟组DG0和第二延迟组DGl生成的延迟的模式信号B。n个触发器FF依次锁存延迟的信号(其中n为自然数)并将锁存的信号提供给异或非门XNOR或异或门XOR，并将锁存的信号与模式发生器PG生成的模式信号A进行比较以生成原始温度计代码。

例如，参考图20，模式信号A的边沿0和边沿1是从时钟信号CLK的边沿0和边沿1生成的。延迟的模式信号B的边沿0是使用上述延迟链从时钟信号CLK的边沿0生成的。

边缘检测器ED的触发器FF依次延迟和锁存延迟的模式信号B的边沿0。在所示示例中，在捕获时钟capture_CLK的上升沿1处由第(2i-1)触发器FF锁存的延迟的模式信号B的边沿0先于模式信号A的边沿1，但在捕获时钟capture_CLK的上升沿1处第(2i)触发器FF和第(2i+1)触发器FF锁存的延迟的模式信号B的边沿0不先于模式信号A的边沿1。因此，原始代码的第(2i-1)位、第(2i)位和第(2i+1)位的值分别变为1、0和0。

模式信号A的边沿2和边沿3是从下一个时钟信号CLK的边沿2和边沿3生成的。通过上述配置从时钟信号CLK的边沿2生成延迟的模式信号B的边沿2。

边沿检测器ED的触发器FF依次延迟并锁存延迟的模式信号B的边沿2。在所示示例中，在捕获时钟capture_CLK的上升沿3处由第(2i-1)触发器FF锁存的延迟的模式信号B的边沿2和由第(2i)触发器FF锁存的延迟的模式信号B的边沿2先于模式信号A的边沿3，但是在捕获时钟capture_CLK的上升沿3处由第(2i+1)触发器FF锁存的延迟的模式信号B的边沿2不先于模式信号A的边沿3。因此，原始代码的第(2i-1)位、第(2i)位和第(2i+1)位的值分别变为1、1和0。

为了提高这种边缘比较的准确性，根据本示例性实施例的边缘检测器ED交替使用多个异或非门和多个异或门XOR。即，第(2i-1)触发器FF锁存的延迟的模式信号B被提供给异或非门XNOR并与模式信号A进行比较，第(2i)触发器FF锁存的延迟的模式信号B被提供给异或门XOR并与模式信号A进行比较。

参考图14和图19，后处理器PP可以从边缘检测器ED接收原始代码并且可以对原始代码执行必要的处理。

根据上述操作，在边缘检测器ED生成的原始代码中，在位值0出现后理论上不应出现位值1。然而，在实际操作中，可能会由于各种原因产生诸如110100的不完整的原始代码。后处理器PP对这种不稳定的原始代码执行处理，然后将处理后的不稳定的原始代码转换为二进制代码以输出二进制代码。可以将输出代码提供给例如图2所示的时钟组件120a等，并用于控制PLL 500。

根据本示例性实施例的CPM 410可以通过这样的操作来监视电路的运行速度。

图21是图示根据一些其他示例性实施例的包括在半导体器件中的CMU的框图。

在下文中，将省略与上述示例性实施例的描述重叠的描述，并且将主要描述不同之处。

参考图21，在本示例性实施例中，在时钟组件120b和时钟组件120c之间实现CPM时钟管理器140a。

具体地，CPM时钟管理器140a可以将从时钟组件120b输出的时钟信号CLK提供给CPM 410。CPM时钟管理器140a可以在CMU 100或CMU控制器110的控制下向CPM 410发送请求信号REQ，其指示对提供时钟信号CLK的停止请求。

接收到请求信号REQ的CPM 410在完成正在处理的任务之后向CPM时钟管理器140a发送响应信号ACK，其指示时钟信号可以被停止。在从CPM 410接收到响应信号ACK之后，CPM时钟管理器140a可以请求与其父级对应的时钟组件(例如，时钟组件120b)停止提供时钟信号。

图22是图示根据一些实施例的包括在半导体器件中的CMU的框图。

在下文中，将省略与上述示例性实施例的描述重叠的描述，并且将主要描述不同之处。

参考图22，在本示例性实施例中，在时钟组件120c和时钟组件120d之间实现CPM时钟管理器140a。

具体地，CPM时钟管理器140a可以将从时钟组件120c输出的时钟信号CLK提供给CPM 410。CPM时钟管理器140a可以在CMU 100或CMU控制器110的控制下向CPM 410发送请求信号REQ，其指示对提供时钟信号CLK的停止请求。

接收到请求信号REQ的CPM 410在完成正在处理的任务之后向CPM时钟管理器140a发送响应信号ACK，其指示时钟信号可以被停止。在从CPM 410接收到响应信号ACK之后，CPM时钟管理器140a可以请求与其父级对应的时钟组件(例如，时钟组件120c)停止提供时钟信号。

图23是图示根据一些实施例的包括在半导体器件中的CMU的框图。

在下文中，将省略与上述示例性实施例的描述重叠的描述，并且将主要描述不同之处。

参考图23，在本示例性实施例中，在时钟组件120d和时钟组件120e之间实现CPM时钟管理器140a。

具体地，CPM时钟管理器140a可以将从时钟组件120d输出的时钟信号CLK提供给CPM 410。CPM时钟管理器140a可以在CMU 100或CMU控制器110的控制下向CPM 410发送请求信号REQ，其指示对提供时钟信号CLK的停止请求。

接收到请求信号REQ的CPM 410在完成正在处理的任务之后向CPM时钟管理器140a发送响应信号ACK，其指示时钟信号可以被停止。在从CPM 410接收到响应信号ACK之后，CPM时钟管理器140a可以请求与其父级对应的时钟组件(例如，时钟组件120d)停止提供时钟信号。

在本示例性实施例的情况下，由于CPM时钟管理器140a被设置为与IP块200和210相邻，因此CPM 410可以监视与提供给IP块200和210的操作时钟信号OCLKl和OCLK2最相似的时钟信号，使得与IP块200和210的实际操作情况相对应的DVFS操作可以是可能的。

如本领域常见的，可以根据进行所描述的一个或多个功能的块来描述和图示实施例。这些在本文中可称为单元或模块等的块在物理上由模拟和/或数字电路实现，例如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件驱动。例如，电路可以包含在一个或多个半导体芯片中，或者在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件、或由处理器(例如，一个或多个可编程微处理器和相关电路)、或由执行块的某些功能的专用硬件和执行块的其他功能的处理器的组合来实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理地分离为两个或更多个交互和分立的块。同样地，在不脱离本公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。实施例的一方面可以通过存储在非暂时性存储介质内并且由处理器运行的指令来实现。

虽然已经参考附图描述了本公开的示例性实施例，但是本公开不限于示例性实施例并且可以以各种形式制备，并且本公开所属领域的技术人员将理解，在不改变本公开的技术精神和基本特征的情况下，本公开可以以其他详细形式实施。因此，应当理解，这里描述的示例性实施例在所有方面都是说明性的而不是限制性的。

Claims (20)

1.一种半导体器件，包括：

知识产权IP块；

时钟管理单元，被配置为从所述IP块接收指示所述IP块是否需要时钟信号的时钟请求信号，以及被配置为基于所述时钟请求信号执行针对所述IP块的时钟门控；

关键路径监视器CPM，被配置为监视被提供给所述IP块的所述时钟信号，以调整被提供给所述IP块的所述时钟信号的频率和被供应给所述IP块的电压中的至少一个；以及

CPM时钟管理器，被包括在所述时钟管理单元中并被配置为执行针对所述CPM的所述时钟门控。

2.如权利要求1所述的半导体器件，其中：

所述CPM时钟管理器向所述CPM发送请求信号，所述请求信号指示对提供所述时钟信号的停止请求，以及

在响应于所述请求信号而执行清理操作之后，当所述清理操作完成时，所述CPM向所述CPM时钟管理器发送响应信号，所述响应信号指示所述清理操作完成。

3.如权利要求2所述的半导体器件，其中：

所述请求信号包括具有逻辑低电平的时钟停止请求信号，以及

所述响应信号包括具有逻辑低电平的时钟停止响应信号。

4.如权利要求1所述的半导体器件，还包括：

锁相环PLL，被配置为向所述时钟管理单元提供PLL时钟信号，其中：

所述时钟管理单元包括第一时钟组件，所述第一时钟组件被配置为向所述PLL提供控制信号以控制所述PLL时钟信号，以及被配置为接收被控制的PLL时钟信号以输出第一时钟信号，

所述CPM时钟管理器向所述CPM提供所述第一时钟信号，以及

所述CPM基于所述第一时钟信号生成代码，并将所述代码提供给所述第一时钟组件以调整所述PLL时钟信号的频率。

5.如权利要求4所述的半导体器件，其中，所述CPM包括：

模式发生器，被配置为基于所述第一时钟信号生成第一模式信号；

延迟电路，被配置为延迟所述第一模式信号以生成第二模式信号；以及

边缘检测器，被配置为将所述第一模式信号与所述第二模式信号进行比较以生成所述代码。

6.如权利要求5所述的半导体器件，其中：

所述延迟电路包括第一延迟链、第二延迟链和第三延迟链，以及

所述CPM使用所述第一延迟链至所述第三延迟链中的任一个来生成所述第二模式信号。

7.如权利要求6所述的半导体器件，其中：

所述第一延迟链包括使用第一晶体管实现的第一元件，

所述第二延迟链包括使用第二晶体管实现的第二元件，

所述第三延迟链包括使用第三晶体管实现的第三元件，以及

所述第一晶体管至所述第三晶体管具有不同的阈值电压。

8.如权利要求5所述的半导体器件，其中：

所述延迟电路包括第一延迟组和第二延迟组，所述第一延迟组包括第一延迟链至第四延迟链并对所述第一模式信号执行第一延迟，并且所述第二延迟组包括第五延迟链至第八延迟链并对所述第一延迟组的输出执行第二延迟以生成第二模式信号，以及

所述CPM使用所述第一延迟链至所述第四延迟链中的任一个和所述第五延迟链至所述第八延迟链中的任一个来生成所述第二模式信号。

9.如权利要求1所述的半导体器件，还包括：

锁相环PLL，被配置为向所述时钟管理单元提供PLL时钟信号，其中：

所述时钟管理单元包括第一时钟组件、第二时钟组件和第三时钟组件，所述第一时钟组件被配置为向所述PLL提供控制信号以控制所述PLL时钟信号，以及被配置为接收被控制的PLL时钟信号以输出第一时钟信号，所述第二时钟组件被配置为从所述第一时钟组件接收所述第一时钟信号并输出第二时钟信号，以及所述第三时钟组件被配置为从所述第二时钟组件接收所述第二时钟信号并向所述IP块输出第三时钟信号，以及

在所述第二时钟组件从所述第三时钟组件接收到用于请求停止提供所述第二时钟信号的信号之后，所述CPM时钟管理器响应于所述信号对用于所述CPM的所述第一时钟信号执行时钟门控。

10.如权利要求1所述的半导体器件，还包括：

锁相环PLL，被配置为向所述时钟管理单元提供PLL时钟信号，其中：

所述时钟管理单元包括第一时钟组件、第二时钟组件和第三时钟组件，所述第一时钟组件被配置为向所述PLL提供控制信号以控制所述PLL时钟信号，以及被配置为接收被控制的PLL时钟信号以输出第一时钟信号，所述第二时钟组件被配置为从所述第一时钟组件接收所述第一时钟信号并输出第二时钟信号，以及所述第三时钟组件被配置为从所述第二时钟组件接收所述第二时钟信号并向所述IP块输出第三时钟信号，以及

在所述第三时钟组件从所述IP块接收到用于请求停止提供所述第三时钟信号的信号之后，所述CPM时钟管理器响应于所述信号对所述第二时钟信号执行时钟门控。

11.如权利要求1所述的半导体器件，其中，由所述CPM监视的第一时钟和被提供给所述IP块的第二时钟是不同的时钟。

12.如权利要求11所述的半导体器件，其中：

所述CPM基于所述第一时钟生成代码并将所述代码提供给所述时钟管理单元，以及

所述时钟管理单元基于所述代码调整所述第二时钟的频率。

13.一种半导体器件，包括：

处理器；

时钟发生器，被配置为输出被提供给所述处理器的时钟信号；

关键路径监视器CPM，被配置为监视被提供给所述处理器的所述时钟信号，以调整被提供给所述处理器的所述时钟信号的频率和被供应给所述处理器的电压中的至少一个；以及

CPM时钟管理器，被配置为从所述处理器接收用于请求停止提供所述时钟信号的信号，然后响应于所述信号执行针对所述CPM的时钟门控。

14.如权利要求13所述的半导体器件，其中：

所述处理器包括每单位时间具有不同处理计算量的第一处理器和第二处理器，

所述CPM包括第一CPM和第二CPM，所述第一CPM被配置为监视被提供给所述第一处理器的第一时钟信号以调整被提供给所述第一处理器的所述第一时钟信号的频率，以及所述第二CPM被配置为监视被提供给所述第二处理器的第二时钟信号以调整被提供给所述第二处理器的所述第二时钟信号的频率，以及

所述CPM时钟管理器包括第一CPM时钟管理器和第二CPM时钟管理器，所述第一CPM时钟管理器被配置为从所述第一处理器接收用于请求停止提供所述第一时钟信号的信号，然后响应于所述信号执行针对所述第一CPM的时钟门控，以及所述第二CPM时钟管理器被配置为从所述第二处理器接收用于请求停止提供所述第二时钟信号的信号，然后响应于所述信号执行针对所述第二CPM的时钟门控。

15.如权利要求13所述的半导体器件，还包括：

第一时钟组件，被配置为向所述时钟发生器提供控制信号以控制和输出所述时钟信号作为第一时钟信号；以及

第二时钟组件，被配置为接收所述第一时钟信号并向所述处理器输出第二时钟信号，其中

在所述第二时钟组件从所述处理器接收到用于请求停止提供所述第二时钟信号的信号之后，所述CPM时钟管理器响应于所述信号对用于所述CPM的所述第一时钟信号执行时钟门控。

16.如权利要求15所述的半导体器件，其中：

所述CPM时钟管理器向所述CPM提供所述第一时钟信号，以及

所述CPM基于所述第一时钟信号生成代码并将所述代码提供给所述第一时钟组件以调整从所述时钟发生器输出的所述时钟信号的频率。

17.如权利要求13所述的半导体器件，其中：

所述CPM时钟管理器向所述CPM发送具有逻辑低电平的请求信号，所述请求信号指示对提供所述时钟信号的停止请求，以及

在响应于所述请求信号执行清理操作之后，当所述清理操作完成时，所述CPM向所述CPM时钟管理器发送具有逻辑低电平的时钟停止响应信号，所述响应信号指示所述清理操作完成。

18.一种半导体器件，包括：

知识产权IP块；

第一时钟组件，被配置为从所述IP块接收指示所述IP块是否需要时钟信号的第一请求信号，以及被配置为基于所述第一请求信号向所述IP块提供第一时钟信号；

第二时钟组件，被配置为从所述第一时钟组件接收指示所述IP块是否需要所述时钟信号的第二请求信号，以及被配置为基于所述第二请求信号向所述第一时钟组件提供第二时钟信号；以及

关键路径监视器CPM，被配置为监视被提供给所述IP块的所述时钟信号，以调整被提供给所述IP块的所述时钟信号的频率和被供应给所述IP块的电压中的至少一个，其中

在从所述IP块接收到用于请求停止提供所述第一时钟信号的信号之后，所述第一时钟组件响应于所述信号向所述CPM发送第三请求信号，所述第三请求信号指示对提供所述第二时钟信号的停止请求。

19.如权利要求18所述的半导体器件，其中，响应于从所述第一时钟组件提供的所述第三请求信号，所述CPM向所述第一时钟组件发送指示所述清理操作完成的响应信号。

20.如权利要求19所述的半导体器件，其中，响应于从所述CPM接收到的所述响应信号，所述第一时钟组件向所述第二时钟组件发送用于请求停止输出所述第二时钟信号的第四请求信号。

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