CN114067879A - 3d非易失性存储装置及其读数据方法、写数据方法 - Google Patents

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CN114067879A CN202111199608.8A CN202111199608A CN114067879A CN 114067879 A CN114067879 A CN 114067879A CN 202111199608 A CN202111199608 A CN 202111199608A CN 114067879 A CN114067879 A CN 114067879A
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Abstract

本申请公开了一种3D非易失性存储装置及其读数据方法、写数据方法。该3D非易失性存储装置包括：控制晶圆，设有NVM接口；缓存晶圆，设置在控制晶圆的一侧，且与NVM接口电连接；非易失性存储晶圆，设置在控制晶圆设有缓存晶圆的一侧，且与NVM接口电连接；控制晶圆接收写请求，判断缓存晶圆是否还有缓存空间，若否，控制晶圆将缓存晶圆中存储的部分数据转存至非易失性存储晶圆，并将写请求对应的数据写入缓存晶圆；其中，转存至非易失性存储晶圆中的部分数据为优先级低的数据。本申请能够实现3D结构的非易失性存储装置，且能够降低非易失性存储装置的读写时延，进而提高其数据读写效率，且提高非易失性存储装置的集成度，节约成本。

Description

3D非易失性存储装置及其读数据方法、写数据方法
技术领域
本申请涉及存储器技术领域，特别是涉及一种3D非易失性存储装置及其读数据方法、写数据方法。
背景技术
非易失性存储器(Non-Volatile Memory，NVM)是一种即使关闭电源也能够保存已保存数据的存储器。与易失性存储器不同，NVM不需要定期刷新其存储器数据。
本申请的发明人在长期的研发过程中发现，为减轻NVM接口的负载，通常在控制器和NVM设备之间加入分立存储器作为缓存；但利用分立存储器会使得数据在写入和读出时均有一定延迟，会导致控制器和NVM设备之间的数据传输效率降低，且会导致整个存储系统的集成度降低，成本升高。
发明内容
本申请主要解决的技术问题是提供3D非易失性存储装置及其读数据方法、写数据方法，以实现3D结构的非易失性存储装置，且降低非易失性存储装置的读写时延，进而提高其数据读写效率，且提高非易失性存储装置的集成度，节约成本。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种3D非易失性存储装置。该3D非易失性存储装置包括：控制晶圆，设有NVM接口；缓存晶圆，设置在控制晶圆的一侧，且与NVM接口电连接；非易失性存储晶圆，设置在控制晶圆设有缓存晶圆的一侧，且与NVM接口电连接；控制晶圆接收写请求，判断缓存晶圆是否还有缓存空间，若否，控制晶圆将缓存晶圆中存储的部分数据转存至非易失性存储晶圆，并将写请求对应的数据写入缓存晶圆；其中，转存至非易失性存储晶圆中的部分数据为优先级低的数据。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种3D非易失性存储装置的写数据方法。3D非易失性存储装置包括：控制晶圆及设置在控制晶圆同一侧且与控制晶圆的NVM接口电连接的缓存晶圆及非易失性存储晶圆，写数据方法包括：控制晶圆接收写请求，判断缓存晶圆是否还有缓存空间；若否，控制晶圆将缓存晶圆中存储的部分数据转存至非易失性存储晶圆；控制晶圆将写请求对应的数据写入缓存晶圆；其中，转存至非易失性存储晶圆中的部分数据为优先级低的数据
为解决上述技术问题，本申请采用的一个技术方案是：提供一种3D非易失性存储装置的读数据方法。3D非易失性存储装置包括：控制晶圆接收读请求，并判断与读请求对应的数据存储在缓存晶圆或者存储在所述非易失性存储晶圆；在读请求对应的数据存储在缓存晶圆时，控制晶圆从缓存晶圆读取读请求对应的数据，并对读请求对应的数据进行优先级排序；在读请求对应的数据存储在非易失性存储晶圆时，控制晶圆从非易失性存储晶圆中读取读请求对应的数据；将读取的与读请求对应的数据转存在缓存晶圆。
本申请的有益效果是：区别于现有技术，本申请3D非易失性存储装置采用控制晶圆及设置在控制晶圆同一侧的缓存晶圆及非易失性存储晶圆的三维堆叠结构，即3D结构，不仅能够提高3D非易失性存储装置的集成度，节约成本；而且还能降低数据在控制晶圆、缓存晶圆及非易失性存储晶圆之间的传输路径，从而降低数据在控制晶圆、缓存晶圆及非易失性存储晶圆之间的传输时延，因此能够提高3D非易失性存储装置的读写效率；同时，在缓存晶圆中没有缓存空间时，控制晶圆将缓存晶圆中存储的优先级低的数据转存至非易失性存储晶圆，再将写请求对应的数据写入缓存晶圆，不仅能够避免数据的丢失，而且还能够保证优先级高的数据存储在缓存晶圆，能够进一步提高数据的读写效率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请3D非易失性存储装置一实施例的结构示意图；
图2是图1实施例3D非易失性存储装置的功能结构框图；
图3是本申请3D非易失性存储装置的写数据方法一实施例的流程示意图；
图4是本申请3D非易失性存储装置的读数据方法一实施例的流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
本申请中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请首先提出一种3D非易失性存储装置，如图1及图2所示，图1是本申请3D非易失性存储装置一实施例的结构示意图；图2是图1实施例3D非易失性存储装置的功能结构框图。本实施例3D非易失性存储装置10包括：控制晶圆120、缓存晶圆130及非易失性存储晶圆140；控制晶圆120设有NVM接口121；缓存晶圆130设置在控制晶圆120的一侧，且与控制晶圆120的NVM接口121电连接；非易失性存储晶圆140设置在控制晶圆120设有缓存晶圆130的一侧，且与控制晶圆120的NVM接口121电连接；控制晶圆120用于接收主机(图未标)的读写操作，判断缓存晶圆130是否还有缓存空间，若否，控制晶圆120将缓存晶圆130中存储的部分数据转存至非易失性存储晶圆140，并将写请求对应的数据写入缓存晶圆130；其中，转存至非易失性存储晶圆140中的部分数据为优先级低的数据。
本实施例3D非易失性存储装置10采用采用控制晶圆120及设置在控制晶圆120同一侧的缓存晶圆130及非易失性存储晶圆140的三维堆叠结构，即3D结构，不仅能够提高3D非易失性存储装置10的集成度，节约成本；而且还能降低数据在控制晶圆120、缓存晶圆130及非易失性存储晶圆140之间的传输路径，从而降低数据在控制晶圆120、缓存晶圆130及非易失性存储晶圆140之间的传输时延，因此能够提高3D非易失性存储装置10的读写效率；同时，在缓存晶圆130中没有缓存空间时，控制晶圆120将缓存晶圆130中存储的优先级低的数据转存至非易失性存储晶圆140，再将写请求对应的数据写入缓存晶圆130，不仅能够避免数据的丢失，而且还能够保证优先级高的数据存储在缓存晶圆130，能够进一步提高数据的读写效率。
缓存晶圆130内设置动态存储阵列，非易失性存储晶圆140内设置非易失性介质。
其中，读写操作包括：读请求及写请求，该读请求至少包括读地址(需要从3D非易失性存储装置10读出的数据的地址)；该写请求至少包括写地址(需要写入3D非易失性存储装置10的数据的地址)及与该写地址对应的数据。
控制晶圆120与主机电连接，用于从主机获取读写操作，且向主机反馈读出的数据。
在一应用场景中，控制晶圆120从主机获取读请求，并从读请求中获取读地址，以根据该读地址从缓存晶圆130或者非易失性存储晶圆140中获取与该读地址对应的数据，并将该数据反馈给主机。
在另一应用场景中，控制晶圆120从主机获取写请求，并从写请求中获取写地址及与写地址对应的数据，以根据该写地址将从与写地址对应的数据写入缓存晶圆130中。进一步地，控制晶圆120控制缓存晶圆130将缓存空间中的数据存储到非易失性存储晶圆140中。
本实施例利用缓存晶圆130作为非易失性存储晶圆140的数据缓存空间，使得对3D非易失性存储装置10的读写操作都在缓存晶圆130中进行，能够减轻非易失性存储晶圆140的访问负载。
可选地，本实施3D非易失性存储装置10进一步包括基板110，设置在控制晶圆120背离缓存晶圆130及非易失性存储晶圆140的一侧，用于为控制晶圆120、缓存晶圆130及非易失性存储晶圆140提供支撑。
可选地，本实施例的控制晶圆120还用于按照预设规则对缓存晶圆130中存储的数据进行优先级排序。
具体可以基于缓存晶圆130中数据的使用频率和/或缓存时长来进行优先级排序，例如，使用频率高的，或者缓存时长短的，又或者使用频率高的且缓存时长短的数据的优先级高。该使用频率包括读取频率。
可选地，本实施例的控制晶圆120接收读请求，在读请求对应的数据存储在缓存晶圆时，控制晶圆120从缓存晶圆130读取读请求对应的数据，并按照读取频率对读请求对应的数据进行优先级排序。
可选地，本实施例的控制晶圆120将写请求对应的数据写入缓存晶圆130时，记录写入数据所用的时间，基于时间将写入缓存晶圆130的数据进行优先级排序。
可选地，在读请求对应的数据存储在非易失性存储晶圆140时，控制晶圆120从非易失性存储晶圆140中读取读请求对应的数据，以反馈至外部设备(主机)，并将读取的与读请求对应的数据转存在缓存晶圆130。
其中，NVM接口121包括数据接口，用于数据；NVM接口121还包括地址接口，用于从主机获取写地址及读地址。当然，NVM接口121还可以包括其它类型的结构，例如，用户传输控制指令的接口，或者供电接口等。
可选地，本实施例的控制晶圆120进一步包括：操作处理子模块101、缓存子模块102、内存控制子模块103及NVM操作子模块104；其中，操作处理子模块101与NVM接口121连接，用于从写请求中获取写地址及与写地址对应的数据；缓存子模块102分别与操作处理子模块101及缓存晶圆130连接，用于缓存写地址及与写地址对应的数据；内存控制子模块103分别与缓存子模块102及缓存晶圆130连接，用于将与缓存子模块102内的数据写入缓存晶圆130；NVM操作子模块104分别与缓存晶圆130及非易失性存储晶圆140连接，用于通过内存控制子模块103将缓存晶圆130中存储的数据直接写入至非易失性存储晶圆140。
相较于现有技术，本实施例在将数据写入非易失性存储晶圆140时，控制晶圆120先将数据写入缓存晶圆130，控制晶圆120直接控制将缓存晶圆130中的数据写至非易失性存储晶圆140，不需要再读出来了，能够提高数据写效率。
缓存子模块102判断缓存晶圆130中是否有空闲存储空间(即上述是否还还存在存储空间)，内存控制子模块103在缓存子模块102判定缓存晶圆130中有空闲存储空间时，将与写地址对应的数据写入缓存晶圆130中；NVM操作子模块104在缓存子模块102判定缓存晶圆130中没有空闲存储空间时，通过内存控制子模块103将缓存晶圆130中的优先级较低的部分数据存储至非易失性存储晶圆140中，然后将与写地址对应的数据写入缓存晶圆130中。
本实施例在将数据写入缓存晶圆130之前，缓存子模块102先判断缓存晶圆130有无空闲存储空间，并在缓存晶圆130中没有空闲存储空间时，先通过内存控制子模块103及NVM操作子模块104将缓存晶圆130中优先级较低的部分数据淘汰至非易失性存储晶圆140中，以使得缓存晶圆130具有空闲存储空间来存储数据，然后将与写地址对应的数据写入缓存晶圆130的空闲存储空间中，并更新缓存晶圆130中数据的地址信息。通过这种方式，能够避免缓存晶圆130数据溢出而丢失。
缓存子模块102可以根据缓存晶圆130的历史读写记录获取缓存晶圆130中存储空间的状态。
可选地，本实施例的操作处理子模块101进一步用于从读请求中获取读地址，缓存子模块102进一步用于判断读地址对应的数据是否在缓存晶圆130中，内存控制子模块103进一步用于在缓存子模块102判定读地址对应的数据在缓存晶圆130中时，从缓存晶圆130中读取与读地址对应的数据；NVM操作子模块104在缓存子模块102判定与读地址对应的数据在非易失性存储晶圆140中时，从非易失性存储晶圆140中读取与读地址对应的数据，并将该数据存入缓存晶圆130中。
因非易失性存储晶圆140(在断电或者异常情况下)存储了缓存晶圆130，因此在缓存晶圆130内不存在与读地址对应的数据时，可以从非易失性存储晶圆140获取，能够保证数据读取成功。
可选地，本实施例非易失性存储装置10进一步包括：多个缓冲单元150，设置在缓存晶圆130、非易失性存储晶圆140与控制晶圆120之间，多个缓单元150不仅用于实现缓存晶圆130与控制晶圆120之间的电连接，而且还用于实现现缓存晶圆130与控制晶圆120之间的电压转换，能够提高数据传输的平稳性，还实现非易失性存储晶圆140与控制晶圆120之间的电连接。
可选地，本实施例的控制晶圆120包括第一键合面，缓存晶圆130靠近控制晶圆120的一侧设有第二键合面，第二键合面与部分第一键合面形成第一三维异质集成结构，以将缓存晶圆130与NVM接口121电连接；非易失性存储晶圆140靠近缓存晶圆130的一侧设有第三键合面，第三键合面与部分第一键合面形成第二三维异质集成结构，以将非易失性存储晶圆140与NVM接口121电连接。
三维异质集成是将两个芯片组件内部金属层直接跨芯片互连，物理及电气参数遵循半导体制程工艺特征，三维异质集成的互连密度和速度，较通过输入输出(I/O)接口，和/或，I/O电路实现的互连，极大提高。另外，三维异质集成的互连密度无限接近于芯片内部金属层的互连密度，因此能够实现堆叠芯片的高带宽、低功耗。
三维异质集成互连的物理及电气参数遵循半导体制程工艺特征，较传统PCB或2.5D封装，第一可编程门阵列组件1与第一存储阵列组件2的互连数量(存储访问带宽)提高4～2个数量级。较传统PCB或2.5D封装，实现第一可编程门阵列组件1与第一存储阵列组件2的直接互连，不经过IO接口和/或IO电路，使得互连距离更近，互连分布参数更低(尤其是互连线的对参考地分布电容更低)，存储访问的功耗开销显著降低。形成第一可编程门阵列组件1与第一存储阵列组件2的近存存储访问架构，实现第一可编程门阵列组件1上的功能模块13就近存储访问，避免传统共享总线的存储访问冲突和效率降低；节省了传统技术中用于互连第一可编程门阵列组件1与外部大容量存储器件的IO开销。
堆叠芯片中，相邻组件之间通过三维异质集成互连，逐层建立芯片内高密度金属层互连，堆叠芯片中的构成组件被层叠设计和封装在同一个堆叠芯片内，无需现有技术中的IO电路所提供的驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、静电防护ESD和浪涌保护电路等功能，不用通过现有技术的IO接口和/或IO电路互连，而直接建立跨组件高密度金属层互连。因此减少可编程门阵列组件IO结构的使用，增加可编程门阵列组件和存储阵列组件的互连密度和互连速度；同时，三维异质集成互连因不通过传统IO结构，且互连距离较短，降低了芯片之间的通讯功耗；进而提高了堆叠芯片的集成度以及可编程门阵列组件和存储阵列组件互连频率，并降低了互连功耗。由此可编程门阵列组件上广泛互连可编程资源的可编程路由网络跨芯片延伸至存储芯片上的大容量存储阵列，并形成广泛互连，实现可编程资源以高带宽、可编程的方式，对存储芯片上的大容量存储阵列的三维异质集成的存储访问。多层芯片同时兼具外部存储器的大容量，以及类似可编程门阵列组件上通过可编程路由网络互连存储块BRAM(现有技术，容量小)的，大位宽、高带宽的关键优势。从根本上突破了现有技术可编程门阵列芯片扩展大规模存储器的IO数量瓶颈、访存带宽瓶颈和访存功耗瓶颈。
可选地，本实施例的缓存晶圆130可以包括动态存储晶圆，该动态存储晶圆可以为动态随机存储器(Dynamic Random Access Memory，DRAM)晶圆。当然，在其它实施例中，动态存储晶圆还可以是同步动态随机存取内存(Synchronous Dynamic Random AccessMemory，SDRAM)晶圆等。
可选地，本实施例的非易失性存储晶圆140的接口写延迟与缓存晶圆130的接口写延迟一致，缓存晶圆130的容量满足：
CD≥2*LN*(tN/tD)；
其中，CD为缓存晶圆130的容量，LN为非易失性存储晶圆140每次写操作的数据长度，tN为非易失性存储晶圆140的接口写延迟，tD为缓存晶圆130的接口写延迟；缓存晶圆130的带宽大于或者等于非易失性存储晶圆140的带宽，能够保证缓存晶圆130中的数据能够都被写到非易失性存储晶圆140中。
若缓存晶圆130的容量满足：CD<2*LN*(tN/tD)，则控制晶圆120将缓存晶圆130中存储的优先级最低的数据转存至非易失性存储晶圆140。
在其它实施例中，非易失性存储装置还可以根据缓存晶圆的容量大小及非易失性存储晶圆的容量大小确定缓存晶圆的数量与非易失性存储晶圆的数量，及二者之间的对应关系，因此本申请的3D非易失性存储装置限定与上述1(基板)+2(1个缓存晶圆及1个非易失性存储晶圆)的集成模式，其它集成模式也处于本申请的保护方案，例如在控制晶圆一侧设置n1个缓存晶圆及n2个非易失性存储晶圆，n1大于等于1，n2大于等于1。
本申请进一步提出一种3D非易失性存储装置的写数据方法，可用于上述3D非易失性存储装置。如图3所示，图3是本申请3D非易失性存储装置的写数据方法一实施例的流程示意图。本实施例的写数据方法具体包括以下步骤：
步骤S31：控制晶圆接收写请求，判断缓存晶圆是否还有缓存空间。
步骤S32：若否，控制晶圆将缓存晶圆中存储的部分数据转存至非易失性存储晶圆；其中，转存至所述非易失性存储晶圆中的部分数据为优先级低的数据。
若缓存晶圆没有空闲的缓存空间，控制晶圆将缓存晶圆中存储的部分数据转存至非易失性存储晶圆。
可以将缓存晶圆中优先级较低的数据转存至非易失性存储晶圆。
具体可以基于缓存晶圆中数据的使用频率和/或缓存时长来进行优先级排序，例如，使用频率高的，或者缓存时长短的，又或者使用频率高的且缓存时长短的数据的优先级高。
步骤S33：控制晶圆将写请求对应的数据写入缓存晶圆。
控制晶圆将写请求对应的数据写入缓存晶圆空闲的缓存空间中。
步骤S34：若是，控制晶圆将写请求对应的数据写入缓存晶圆。
若缓存晶圆中还有空闲的缓存空间，直接将写请求对应的数据写入缓存晶圆空闲的缓存空间中。
本实施例在将数据写入缓存晶圆之前，先判断缓存晶圆有无空闲存储空间，并在缓存晶圆中没有空闲存储空间时，先将缓存晶圆中的优先级较低的部分数据淘汰至非易失性存储晶圆中，以使得缓存晶圆具有空闲存储空间存储第一数据，然后将与写地址对应的数据写入缓存晶圆的空闲存储空间中，并更新缓存晶圆中数据的地址信息。通过这种方式，能够避免缓存晶圆数据溢出而丢失。
在断电或者异常情况下，主机会向控制晶圆发送断电指令或者异常控制指令控制晶圆控制将缓存晶圆中的数据写入非易失性存储晶圆，避免断电或者异常导致3D非易失性存储装置中数据的丢失。
且本实施例利用缓存晶圆作为非易失性存储晶圆的数据缓存空间，使得对3D非易失性存储装置的写操作都在缓存晶圆中进行，能够减轻非易失性存储晶圆的访问负载；控制晶圆、缓存晶圆及非易失性存储晶圆的三维堆叠结构能够提高写数据的效率。
关于3D非易失性存储装置的写数据方法可以参与上述3D非易失性存储装置的工作流程，这里不赘述。
本申请进一步提出一种3D非易失性存储装置的读数据方法，可用于上述3D非易失性存储装置。如图4所示，图4是本申请3D非易失性存储装置的写数据方法一实施例的流程示意图。本实施例的写数据方法具体包括以下步骤：
步骤S41：控制晶圆接收读请求，判断与读请求对应的数据存储在缓存晶圆或者存储在非易失性存储晶圆。
步骤S42：在读请求对应的数据存储在缓存晶圆时，控制晶圆从缓存晶圆读取读请求对应的数据，并对读请求对应的数据进行优先级排序。
可以基于读请求对应的数据的读取频率对该数据进行优先级排序。
步骤S43：在读请求对应的数据存储在非易失性存储晶圆时，控制晶圆从非易失性存储晶圆中读取读请求对应的数据。
步骤S44：将读取的与读请求对应的数据转存在缓存晶圆。
控制晶圆从非易失性存储晶圆中读取读请求对应的数据，进一步将读取的与读请求对应的数据转存在缓存晶圆，以实现数据的缓存。
因非易失性存储晶圆(在断电或者异常情况下)存储了缓存晶圆，因此在缓存晶圆内不存在与读地址对应的数据时，可以从非易失性存储晶圆获取，能够保证数据读取成功。
本实施例利用缓存晶圆作为非易失性存储晶圆的数据缓存空间，使得对3D非易失性存储装置的读操作都在缓存晶圆中进行，能够减轻非易失性存储晶圆的访问负载；控制晶圆、缓存晶圆及非易失性存储晶圆的三维堆叠结构能够提高读数据的效率。
关于3D非易失性存储装置的读数据方法可以参与上述3D非易失性存储装置的工作流程，这里不赘述。
区别于现有技术，本申请3D非易失性存储装置采用控制晶圆及设置在控制晶圆同一侧的缓存晶圆及非易失性存储晶圆的三维堆叠结构，即3D结构，不仅能够提高3D非易失性存储装置的集成度，节约成本；而且还能降低数据在控制晶圆、缓存晶圆及非易失性存储晶圆之间的传输路径，从而降低数据在控制晶圆、缓存晶圆及非易失性存储晶圆之间的传输时延，因此能够提高3D非易失性存储装置的读写效率；同时，在缓存晶圆中没有缓存空间时，控制晶圆将缓存晶圆中存储的优先级低的数据转存至非易失性存储晶圆，再将写请求对应的数据写入缓存晶圆，不仅能够避免数据的丢失，而且还能够保证优先级高的数据存储在缓存晶圆，能够进一步提高数据的读写效率。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (12)

1.一种3D非易失性存储装置，其特征在于，包括：
控制晶圆，设有NVM接口；
缓存晶圆，设置在所述控制晶圆的一侧，且与所述NVM接口电连接；
非易失性存储晶圆，设置在所述控制晶圆设有所述缓存晶圆的一侧，且与所述NVM接口电连接；
所述控制晶圆接收写请求，判断所述缓存晶圆是否还有缓存空间，若否，所述控制晶圆将所述缓存晶圆中存储的部分数据转存至所述非易失性存储晶圆，并将所述写请求对应的数据写入所述缓存晶圆；
其中，转存至所述非易失性存储晶圆中的部分数据为优先级低的数据。
2.根据权利要求1所述的3D非易失性存储装置，其特征在于，所述控制晶圆进一步包括：
操作处理子模块，与所述NVM接口连接，用于从所述写请求中获取写地址及与所述写地址对应的数据；
缓存子模块，分别与所述操作处理子模块及所述缓存晶圆连接，用于缓存所述写地址及与所述写地址对应的数据；
内存控制子模块，分别与所述缓存子模块及所述缓存晶圆连接，用于将与所述缓存子模块内的所述数据写入所述缓存晶圆；
NVM操作子模块，分别与所述缓存晶圆及所述非易失性存储晶圆连接，用于将所述缓存晶圆中存储的数据直接写入至所述非易失性存储晶圆。
3.根据权利要求1所述的3D非易失性存储装置，其特征在于，所述控制晶圆还用于按照预设规则对所述缓存晶圆中存储的数据进行优先级排序。
4.根据权利要求3所述的3D非易失性存储装置，其特征在于，所述控制晶圆接收读请求，在所述读请求对应的数据存储在所述缓存晶圆时，所述控制晶圆从所述缓存晶圆读取所述读请求对应的数据，并按照读取频率对所述读请求对应的数据进行优先级排序。
5.根据权利要求3或4所述的3D非易失性存储装置，其特征在于，所述控制晶圆将所述写请求对应的数据写入所述缓存晶圆时，记录写入所述数据所用的时间，基于所述时间将写入所述缓存晶圆的数据进行优先级排序。
6.根据权利要求3所述的3D非易失性存储装置，其特征在于，在所述读请求对应的数据存储在所述非易失性存储晶圆时，所述控制晶圆从所述非易失性存储晶圆中读取所述读请求对应的数据，以反馈至外部设备，并将读取的与所述读请求对应的数据转存在所述缓存晶圆。
7.根据权利要求1所述的3D非易失性存储装置，其特征在于，所述非易失性存储晶圆的接口写延迟与所述缓存晶圆的接口写延迟一致，所述缓存晶圆的容量满足：
CD≥2*LN*(tN/tD)；
其中，所述CD为所述缓存晶圆的容量，所述LN为所述非易失性存储晶圆每次写操作的数据长度，所述tN为所述非易失性存储晶圆的接口写延迟，所述tD为所述缓存晶圆的接口写延迟；所述缓存晶圆的带宽大于或者等于所述非易失性存储晶圆的带宽。
8.根据权利要求7所述的3D非易失性存储装置，其特征在于，若所述缓存晶圆的容量满足：CD<2*LN*(tN/tD)，则所述控制晶圆将所述缓存晶圆中存储的优先级最低的数据转存至所述非易失性存储晶圆。
9.根据权利要求1所述的3D非易失性存储装置，其特征在于，所述控制晶圆包括第一键合面，所述缓存晶圆靠近所述控制晶圆的一侧设有第二键合面，所述第二键合面与部分所述第一键合面形成第一三维异质集成结构，以将所述缓存晶圆与所述NVM接口电连接；
所述非易失性存储晶圆靠近所述缓存晶圆的一侧设有第三键合面，所述第三键合面与部分所述第一键合面形成第二三维异质集成结构，以将所述非易失性存储晶圆与所述NVM接口电连接。
10.根据权利要求1所述的3D非易失性存储装置，其特征在于，所述缓存晶圆包括动态存储晶圆。
11.一种3D非易失性存储装置的写数据方法，其特征在于，所述3D非易失性存储装置包括控制晶圆及设置在所述控制晶圆同一侧且与所述控制晶圆的NVM接口电连接的缓存晶圆及非易失性存储晶圆，所述写数据方法包括：
所述控制晶圆接收写请求，判断所述缓存晶圆是否还有缓存空间；
若否，所述控制晶圆将所述缓存晶圆中存储的部分数据转存至所述非易失性存储晶圆；
所述控制晶圆将所述写请求对应的数据写入所述缓存晶圆；
其中，转存至所述非易失性存储晶圆中的部分数据为优先级低的数据。
12.一种3D非易失性存储装置的读数据方法，其特征在于，所述3D非易失性存储装置包括控制晶圆及设置在所述控制晶圆同一侧且与所述控制晶圆的NVM接口电连接的缓存晶圆及非易失性存储晶圆，所述读数据方法包括：
所述控制晶圆接收读请求，并判断与所述读请求对应的数据存储在所述缓存晶圆或者存储在所述非易失性存储晶圆；
在所述读请求对应的数据存储在所述缓存晶圆时，所述控制晶圆从所述缓存晶圆读取所述读请求对应的数据，并对所述读请求对应的数据进行优先级排序；
在所述读请求对应的数据存储在所述非易失性存储晶圆时，所述控制晶圆从所述非易失性存储晶圆中读取所述读请求对应的数据；
将读取的与所述读请求对应的数据转存在所述缓存晶圆。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150006823A1 (en) * 2013-06-26 2015-01-01 Western Digital Technologies, Inc. Virtual nand capacity extension in a hybrid drive
WO2015173889A1 (ja) * 2014-05-13 2015-11-19 株式会社日立製作所 ストレージ装置
CN108459974A (zh) * 2017-01-25 2018-08-28 三星电子株式会社 集成闪存的高带宽存储器设备
CN110720145A (zh) * 2019-04-30 2020-01-21 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150006823A1 (en) * 2013-06-26 2015-01-01 Western Digital Technologies, Inc. Virtual nand capacity extension in a hybrid drive
WO2015173889A1 (ja) * 2014-05-13 2015-11-19 株式会社日立製作所 ストレージ装置
CN108459974A (zh) * 2017-01-25 2018-08-28 三星电子株式会社 集成闪存的高带宽存储器设备
CN110720145A (zh) * 2019-04-30 2020-01-21 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备

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