CN114039566A - 抗阻塞干扰的自动增益控制电路及控制方法 - Google Patents

Abstract

本发明提供了一种抗阻塞干扰的自动增益控制电路及控制方法。其适用于复杂电磁环境下的共址临带干扰抑制和空间临道干扰抑制，该控制电路由调谐放大模块、固定增益低噪放模块、射频捷变模块、时钟产生模块以及自动增益控制模块组成，自动增益控制方法在自动增益控制模块中实现。调谐放大模块由两级调谐滤波器和内夹的一级低噪放构成，调谐滤波器确保共址临带干扰不影响低噪放线性度，低噪放确保整机噪系尽可能低，两者结合可在10%外的大功率共址临带干扰下确保接收系统的灵敏度。自动增益控制方法采用前馈和后馈相结合的增益控制方式，具有增益调整速度快、增益调整精度高、空间临道抑制能力强的特点。

Description

抗阻塞干扰的自动增益控制电路及控制方法

技术领域

本发明涉及通信技术领域，尤其涉及一种抗阻塞干扰的自动增益控制电路及控制方法。

背景技术

集成了通信、雷达、电子战、侦查等众多射频系统的现在作战平台上，各种大功率发射设备和高灵敏度接收设备需要同平台工作。高灵敏度接收设备容易受到共址平台大功率发射设备的影响，大功率功放的非线性效应、发射和接收天线间的复杂耦合关系，接收设备频带范围可形成数毫伏到数十伏的干扰电压信号，前端电路极易受到阻塞。共址平台的阻塞干扰为合作式的，即发射时机、发射功率大小、耦合大小均可提前预知。如何确保共址大功率干扰下的通信灵敏度不降低，是共址平台接收设备亟待解决的问题。

高灵敏度接收设备还易受到空间临带阻塞干扰的影响，如在超短波30-512MHz频段内，信道有限，众多用频单元同时工作时极易导致信道碰撞。空间临带干扰为非合作式的，干扰信号与有用信号的强度关系、频率偏差等均不可预测，干扰信号的存在会压缩有用信号的放大倍数，导致接收设备解调端的输入信噪比降低，严重时无法解调。

申请号为CN201710851619的发明专利公开了 一种用于自适应干扰对消装置的自适应控制电路及控制方法、申请号为CN201710846705的发明专利公开了一种多部收发一体电台共址干扰对消装置，但是上述电路或者方法处理的干扰均是合作式共址平台干扰，无法处理空间临带非合作式的阻塞干扰。

申请号为CN201810355890.6的发明专利公开了一种提高设备阻塞指标的方法、装置以及设备、申请号为CN202110352370.1的发明专利公开了一种抗阻塞干扰的宽带接收设备、申请号为CN201680066928.7的发明专利公开了一种用于通过自动增益控制进行阻塞裕度大小调整的系统和方法，但是上述方法或者装置处理的干扰均是非合作式的空间阻塞干扰，其存在无法处理合作式阻塞干扰导致的前端电路饱和的技术问题。

申请号为CN201711065583.6的发明专利公开了一种提升抗干扰性能的装置，但是该装置前端的选频滤波放大模块的输入功率有限（约为-20dBm），无法处理大功率共址平台自干扰（可达22dBm）。

综上所述，上述发明均不适用于合作式阻塞干扰和非合作阻塞干扰共存时的干扰抑制场景。有鉴于此，有必要设计一种改进的适用于合作式阻塞干扰和非合作阻塞干扰共存时的抗阻塞干扰的自动增益控制电路及控制方法，以解决上述问题。

发明内容

针对射频接收链路受到临带共址大功率干扰和空间临带干扰时，其接收链路灵敏度严重降低，接收链路增益控制电路频繁突变导致接收性能严重下降的技术问题，本发明的目的在于提供一种抗阻塞干扰的自动增益控制电路及控制方法。

为实现上述发明目的，本发明提供了一种抗阻塞干扰的自动增益控制电路，其包括调谐放大模块、固定增益低噪放模块、射频捷变模块、自动增益控制模块以及时钟产生模块.

针对10%载频频偏外的共址大功率阻塞干扰和空间临带干扰，所述抗阻塞干扰的自动增益控制电路采用调谐放大模块中的可调谐滤波器进行抑制，抗阻塞干扰功率可达22dBm；所述可调谐滤波器采用低插损可调谐滤波器、第一低噪放、高插损可调谐滤波器的联合架构，低插损可调谐滤波器将共址干扰功率抑制到第一低噪放的输入线性范围内，高插损可调谐滤波器进一步抑制剩余干扰；所述第一低噪放放置在接收电路的最前级；

针对10%载频频偏以内的阻塞干扰，所述抗阻塞干扰的自动增益控制电路采用射频捷变模块和自动增益控制模块，集合一级混频、窄带LPF以及自动增益控制策略优化的方式进行抑制。

作为本发明的进一步改进，所述调谐放大模块输入端电性连接天线，输出端分别电性连接固定增益低噪放模块和自动增益控制模块；其由低插损可调谐滤波器、定向耦合器、SPDT1、固定衰减器、限幅器、第一低噪放、SPDT2、高插损可调谐滤波器、对数放大器和第一模数转换器构成；

其中，所述对数放大器和第一模数转换器组成RSSI指示电路。

作为本发明的进一步改进，所述低插损可调谐滤波器输入端接天线，输出端接所述定向耦合器直通输入端；

所述定向耦合器直通输出端接SPDT1，耦合输出端接对数放大器；

所述SPDT1的输出端#1接固定衰减器，随后接SPDT2的输入端#1；SPDT1的输出端#2接限幅器，随后依次接第一低噪放、SPDT2的输入端#2；

所述SPDT2的输出端接高插损可调谐滤波器；

所述对数放大器输出端接第一模数转换器；

所述第一模数转换器的输出端接到自动增益控制模块。

作为本发明的进一步改进，所述射频捷变模块输入端接固定增益低噪放模块，输出端接自动增益控制模块，其由第二低噪放、接收功分器、I/Q混频器、90°移相器、中频放大器、低通可调谐滤波器、第二模数转换器以及数字抽取滤波器构成；

所述第二低噪放输入端接固定增益低噪放模块，输出端接接收功分器；

所述接收功分器的两个输出端分别接I/Q混频器中的I路混频器和Q路混频器，将输入带通信号功分成I/Q两路；

所述I/Q混频器中的I路混频器和Q路混频器分别与所述中频放大器、低通可调谐滤波器、第二模数转换器依次电性连接。

作为本发明的进一步改进，所述I路混频器和Q路混频器的本振来自于时钟产生模块，其中Q路混频器本振由I路本振经过90°移相器获得，其相位落后I路90度。

作为本发明的进一步改进，所述时钟产生模块输出端接射频捷变模块，其由高稳晶振、参考分频器、接收本阵锁相环、ADC采样锁相环以及输出分频器构成；

所述高稳晶振的输出端接参考分频器；

所述参考分频器输出端分成路分别连接接收本阵锁相环和ADC采样锁相环；

所述ADC采样锁相环输出端接输出分频器输入端；

所述输出分频器输出端接所述射频捷变模块的第二模数转换器。

作为本发明的进一步改进，所述自动增益控制模块由功率计算子模块、过载检测子模块、增益查找表子模块、增益控制状态机模块构成。

作为本发明的进一步改进，所述功率计算子模块由求平方单元1、求平方单元2、N点累加单元1、N点累加单元2、加法器和除N单元构成；所述求平方单元1输入端接所述射频捷变模块输出的I路 data， 输出端与N点累加单元1、加法器输入端#1前后依次连接；所述求平方单元2输入端接所述射频捷变模块输出的Q路 data， 输出端与N点累加单元2、加法器输入端#2前后依次连接；所述加法器输出端接除N单元。

作为本发明的进一步改进，所述过载检测子模块由求模单元、M点循环寄存单元、判断单元以及置位单元构成。

作为本发明的进一步改进，所述增益查找表子模块由增益表存储器、增益映射表、增益写入接口构成；

所述增益表存储器将接收链路中各可调模块的增益存储为二维矩阵表；所述增益写入接口完成与具体的可调谐模块的物理层电气接口连接。

为实现上述发明目的，本发明还提供了一种抗阻塞干扰的自动增益控制方法，采用上述抗阻塞干扰的自动增益控制电路进行控制，其存在四个控制步骤，具体如下：

State0：复位状态；所述抗阻塞干扰的自动增益控制电路进行射频发射时处于复位状态，接收时转向State1；

State1：前馈增益调整：根据调谐放大模块中RSSI（输入信号强度指示）的检测值，确定信号走固定衰减器通道或低噪放LNA（Low noise amplifier，低噪放）通道，调整完成后进入State2；

State2：去饱和：在设定的settingDelay（设定延迟）时间段内，利用过载检测子模块检测射频捷变模块中的第二模数转换器ADC是否饱和；若饱和，则采用大步进AGC_G_dec_fast参数值降低当前的增益索引值GainIndex，使GainIndex为（GainIndex-AGC_G_dec_fast）和0之间的最大值，随后检测第二模数转换器ADC是否饱和，直到第二模数转换器ADC去饱和；若不饱和，进入State3：

State3：增益设定阶段：在设定的PowerMeasDuration#1（功率计算区间#1）时间段内，使用功率计算子模块计算当前时间段内的功率，并与目标功率值相比较，得到功率差值，在当前增益索引值GainIndex上直接补上此差值；随后进入State4；

State4：锁定状态：首先计算PowerMeasDuration#1时间段内的功率作为State4初始功率，随后每隔PowerMeasDuration#2时间段计算一次功率，并与初始功率相比较，若功率相差值小于N dB，则保持在State4锁定状态，否则进入State0。

本发明的有益效果是：

1、本发明提供的抗阻塞干扰的自动增益控制电路，针对10%载频频偏外的共址大功率阻塞干扰和空间临带干扰，使用可调谐滤波器进行抑制，抗阻塞干扰功率可达22dBm；可调谐滤波器采用低插损可调谐滤波器+LNA(低噪放)+高插损可调谐滤波器的架构，低插损可调谐滤波器将共址干扰功率抑制到LNA的输入线性范围内，高插损可调谐滤波器进一步抑制剩余干扰；LNA放置在接收电路的最前级，可确保整机具有低噪系；此种方式充分利用了可调谐滤波器插损和带外抑制比成反比的关系，可实现大功率带外阻塞干扰下的信号高灵敏度接收。针对10%载频频偏以内的阻塞干扰，采用一级混频+窄带LPF（低通滤波器）+自动增益控制策略优化的方式进行抑制。

2、本发明提供的抗阻塞干扰的自动增益控制电路，具备如下优点：其一，接收链路灵敏度高动态范围高：整机噪声系数低于5dB，接收机灵敏度可达-116dBm（25kHz信道带宽下），信号动态范围为20dBm ~ -116dBm，可达136dB。其二，共址临带阻塞干扰不影响接收机的灵敏度。最大承受的带外干扰强度为22dBm。其三，增益调整步骤少，调整速度快，具备增益锁定后增益不变特性，可抗空间非合作快速跳变干扰。其四，增益调整精度高，增益调整精度可达1dB。

3、本发明提供的抗阻塞干扰的自动增益控制电路的控制方法，适用于复杂电磁环境下的共址临带干扰抑制和空间临道干扰抑制，基于调谐放大模块由两级调谐滤波器和内夹的一级低噪放构成的设置，调谐滤波器确保共址临带干扰不影响低噪放线性度，低噪放确保整机噪系尽可能低，两者结合可在10%外的大功率共址临带干扰下确保接收系统的灵敏度。自动增益控制方法采用前馈和后馈相结合的增益控制方式，具有增益调整速度快、增益调整精度高、空间临道抑制能力强的特点。

附图说明

图1是本发明提供的抗阻塞干扰的自动增益控制电路的原理框图。

图 2是图 1中调谐放大模块的内部原理框图。

图 3是图 1中射频捷变模块的内部原理框图。

图 4是图 1中时钟产生电路内部原理框图。

图 5是图 1中自动增益控制模块内部组成框图。

图 6是图 5中功率计算子模块的内部原理框图。

图 7是图 5中过载检测子模块的内部原理框图。

图 8是图 5中增益查找表子模块的内部原理框图。

附图标记

1-调谐放大模块；10-第一模数转器；11-换低插损可调谐滤波器；12-定向耦合器；13-SPDT1；14-固定衰减器；15-限幅器；16-低噪放；17-SPDT2；18-高插损可调谐滤波器；19-对数放大器；2-固定增益低噪放模块；3-射频捷变模块；31-第二低噪放；32-接收功分器；33-I/Q混频器；34-90°移相器；35-中频放大器；36-低通可调谐滤波器；37-第二模数转换器；38-数字抽取滤波器；4-时钟产生模块；41-高稳晶振；42-参考分频器；43-接收本阵锁相环；44-ADC采样锁相环；45-输出分频器；5-自动增益控制模块；51-功率计算子模块；511-求平方单元1；512-求平方单元2；513-N点累加单元1；514-N点累加单元2；515-加法器；516-除N单元；52-过载检测子模块；521-求模单元；522-M点循环寄存单元；523-判断单元；524-置位单元；53-增益查找表子模块；531-增益表存储器；532-增益映射表；533-增益写入接口；54-增益控制状态机模块。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。

在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。

另外，还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

请参阅图1所示，本发明提供了一种抗阻塞干扰的自动增益控制电路，其包含调谐放大模块1、固定增益低噪放模块2、射频捷变模块3、自动增益控制模块5以及时钟产生模块4，其中自动增益控制模块在FPGA（可编程逻辑门器件）内完成。

调谐放大模块1完成信号的带通可调滤波、信号放大或衰减、射频功率检测，输出的射频带通信号进入后端固定增益低噪放模块2。固定增益低噪放模块2对信号进一步放大，确保整个接收链路具备较高的增益，同时起到隔离作用，避免后级电路处于高倍衰减时恶化整个接收链路的噪声系数。射频捷变模块3完成带通实信号的放大、I/Q混频、中频放大、抗混叠滤波器、模数转换及数字抽取。时钟产生模块5为射频捷变模块3提供本振信号、ADC采样时钟。自动增益控制模块5完成整个接收链路的增益自动控制，确保整机的瞬时动态范围始终最大的同时具有较高的灵敏度。

请参阅图2所示，所述调谐放大模块1输入端电性连接天线，输出端分别电性连接固定增益低噪放模块2和自动增益控制模块4，其由低插损可调谐滤波器11、定向耦合器12、SPDT1、固定衰减器14、限幅器15、第一低噪放16、SPDT2、高插损可调谐滤波器18、对数放大器19和ADC1第一模数转换器10构成。

所述低插损可调谐滤波器11输入端接天线，输出端接所述定向耦合器12直通输入端；其特点为中心频率可调谐，插损小于2.5dB，10%载频频偏处带外抑制不低于20dB，用于将共平台的带外干扰抑制到后端LNA的输入1dB压缩点内。

所述定向耦合器12直通输出端接SPDT1，耦合输出端接对数放大器19，用于耦合主路部分能量给对数放大器。

在本实施方式中，对数放大器19和ADC1第一模数转换器10组成RSSI输入信号强度指示电路，输入端接定向耦合器12的耦合输出端，将采集的主路信号数字化，并传递给自动增益控制模块5，主要用于控制SPDT1和SPDT2之间的通路切换。

所述SPDT1的输出端#1接固定衰减器14，随后接SPDT2的输入端#1；SPDT1的输出端#2接限幅器15，随后依次接第一低噪放16、SPDT2的输入端#2；所述SPDT2的输出端接高插损可调谐滤波器18；所述对数放大器19输出端接第一模数转换器10；所述第一模数转换器10的输出端接到自动增益控制模块5。

SPDT1、SPDT2、固定衰减器14、限幅器15、第一低噪放16组成信号切换通道，分别为走固定衰减器通道或低噪放LNA通道，根据对数放大器19和ADC1第一模数转换器10组成的RSSI电路的输出结果，信号可选择从固定衰减通道通过，也可从限幅器和LNA通道通过。

高插损可调谐滤波器11输入端接SPDT2，输出端接固定增益低噪放模块2，其特点为中心频率可调谐，插损小于6.5dB，10%载频频偏处带外抑制不低于50dB，用于剩余的临带阻塞干扰进一步抑制，使之落在后端电路的输入P1dB范围内。

具体来讲，请参阅图2所示的调谐放大模块1内部的原理框图，其由低插损可调谐滤波器、LNA/固定衰减器切换电路、高插损可调谐滤波器、射频功率检测电路构成。

所述RSSI输入信号强度指示电路由对数放大器19和ADC1第一模数转换器10构成；LNA/固定衰减器切换电路由固定衰减器14、限幅器15、第一低噪放16、两个SPDT2射频开关17构成，根据射频功率检测值来确定信号通路径。

可调谐滤波器为无源LC滤波器，其中电感L固定，电容C可变，其特点为带宽越宽，插损越小，带外抑制比越差，反之插损越大，带外抑制比高，而可调谐滤波器作为整个射频链路的最前级，较大的插损会严重恶化整个接收链路的噪系。为兼顾插损和带外抑制比，本发明提出了两级调谐滤波器+LNA的方案。第一级可调谐滤波器（低插损可调谐滤波器11）特点为低插损（2.5dB以下）、低带外抑制比（20dB左右），主要将带外阻塞干扰功率降低噪LNA的输入线性区内；LNA的特点为高线性输入功率（2dBm左右），噪系在0.8dB；第二级可调谐滤波器（高插损可调谐滤波器18）的特点为高插损（约6.5dB）、高带外抑制比（50dB左右），将剩余带外阻塞干扰功率进一步降低。此种方式，可将带外阻塞干扰抑制58dB的同时，确保整个接收链路噪声系数小于4.5dB，适应的最大带外阻塞干扰功率可达22dBm。

值得说明的是，带外阻塞干扰存在时，信号依旧走LNA通道，这样整机的噪声系数不会降低。

在本实施方式中，所述固定增益低噪放模块2，输入端接调谐放大模块1的输出，输出端接射频捷变模块3，其特点为噪声系数小于1.2，增益在23dB左右，用于对射频信号进行放大，确保整个接收链路具有较高的增益，同时实现隔离作用，避免后端电路处于衰减模式时整个接收链路噪声系数的降低。

请参阅图3所示，所述射频捷变模块3输入端接固定增益低噪放模块2，输出端接自动增益控制模块4，其由第二低噪放31、接收功分器32、I/Q混频器33、90°移相器34、中频放大器35、低通可调谐滤波器36、第二模数转换器37、数字抽取滤波器38构成；主要完成带通实信号的射频放大、I/Q混频器、中频放大、低通滤波、模数转换及数字抽取，其中第二低噪放、I/Q混频器、中频放大器、低通可调谐滤波器的增益均可调，调整算法受自动增益控制策略控制。射频捷变模块3可由分立器件搭建，也可采用商用的集成芯片。

所述第二低噪放31输入端接固定增益低噪放模块2，输出端接接收功分器32，用于信号的放大。

所述接收功分器32的两个输出端分别接I/Q混频器，将输入带通信号功分成I/Q两路；

所述I/Q混频器33中的I路混频器和Q路混频器分别与所述中频放大器35、低通可调谐滤波器36、第二模数转换器37依次电性连接。

具体来讲，I路混频器、中频放大器1、低通可调谐滤波器1、第二模数转换ADC1、数字抽取滤波器1组成I路接收通道，各子模块前后输入输出依次电连接。

Q路混频器、中频放大器2、低通可调谐滤波器2、第二模数转换ADC2、数字抽取滤波器2组成Q路接收通道，各子模块前后输入输出依次电连接。

所述I路混频器和Q路混频器的本振来自于时钟产生模块4，其中Q路混频器本振由I路本振经过90°移相器34获得，其相位落后I路90度。

请参阅图3所示的射频捷变模块的内部框图，其采用一级I/Q混频方式进行下变频，低噪放、混频器、中频放大器、低通可调谐滤波器的增益均使用数字方式进行调整，数字抽取滤波器用于将信号进行降速处理，减轻后级FPGA的处理压力。

请参阅图4所示，所述时钟产生模块4输出端接射频捷变模块3，其由高稳晶振41、参考分频器42、接收本阵锁相环43、ADC采样锁相环44、输出分频器45构成，主要为射频捷变模块提供混频器时钟和ADC采样时钟。

所述高稳晶振41的输出端接参考分频器42，主要特点为低相噪、高频率稳定度、低老化率。

所述参考分频器42输出端分成2路分别传递给接收本阵锁相环43和ADC采样锁相环44；

所述ADC采样锁相环44输出端接输出分频器45输入端；

所述输出分频器45输出端接所述射频捷变模块3的第二模数转换器37。

具体来讲，参考分频器42、接收本阵锁相环43、ADC采样锁相环44、输出分频器45可采用分立器件搭建，也可采样高度集成芯片。

请参阅图4所示的时钟产生电路的内部框图，其内部包含两个锁相环电路，分别给射频捷变模块内部的混频器和ADC提供本振和采样时钟。本振频率与调谐放大模块的中心频率保持一致，频率可调功能使接收链路能够适应宽广的频带。

请参阅图5所示的自动增益控制模块内部的组成框图，其包含功率计算子模块51、过载检测子模块52、增益查找表子模块53、增益控制状态机模块54，其中功率计算子模块51、过载检测子模块52、增益查找表子模块53均为增益控制状态机模块服务。其中增益控制状态机模块54为核心。为提高增益调整的速度和准确度，自动增益控制模块5在FPGA中完成。

请参阅图6所示的功率计算子模块内部的组成框图。6．所述功率计算子模块51由求平方单元1511、求平方单元2512、N点累加单元1513、N点累加单元2514、加法器515、除N单元516构成；

所述求平方单元1511输入端接所述射频捷变模块3输出的I路 data， 输出端与N点累加单元1513、加法器515输入端#1前后依次连接；所述求平方单元2512输入端接所述射频捷变模块3输出的Q路 data， 输出端与N点累加单元2514、加法器515输入端#2前后依次连接；所述加法器515输出端接除N单元516。

所述功率计算子模块51主要计算N点的信号功率。输入数据为射频捷变模块3输出的I路和Q路数字信号，输出数据为接收信道的功率计算值。N值通过编程设定，以便适应不同的符号率。

在本实施方式中，功率计算的数学关系表达式为

，可看出它需要2个平方单元、2个累加单元、1个求和单元、1个除N单元，功率计算子模块的组成与之对应。鉴于FPGA内部实现除法需要消耗较多资源，在此限定N取值为2的n次方幂，即可为2、4、8、16、32等等，此时除法单元可用左移单元来代替。

请参阅图7所示，所述过载检测子模块52由求模单元521、M点循环寄存单元522、判断单元523、置位单元524构成；其主要判断过载行为是否发生，若发生过载，则置位过载标志。判断原理为将输入数据全部转换为正值，若连续M个输入数据同时大于门限值Vref，则置位overload过载标志。M值和门限值Vref均可通过编程设定。

具体来讲，请参阅图7所示的过载检测子模块52内部的组成框图，求模单元521将输入的有符号数转换成无符号数，M点循环寄存单元522将求模单元521的输出连续寄存M次，判断单元523判断M个信号值是否均同时大于设置值，若大于，则置位过载标志。过载检测子模块52同时使用M个信号值进行判断，避免了单个毛刺导致误判行为的发生。

请参阅图8所示的增益查找子模块53的内部组成框图，所述增益查找表子模块53由增益表存储器531、增益映射表532、增益写入接口533构成。增益表存储器将接收链路中各可调模块的增益存储为二维矩阵表，每一行代表一个增益索引值GainIndex，也代表着一个存储地址，其特点为链路总增益与地址存在一一对应关系，链路总增益随着地址的线性递增按照1dB的步进递增，链路总增益的最小可调增益为1dB。增益映射表将设定的增益值与接收链路可调子模块的设定代码映射起来。增益写入接口完成与具体的可调谐模块的物理层电气接口连接，将增益控制表映射的寄存器值写入到具体的可调子模块中。

综合图1到图8以及自动增益控制状态机的工作流程，自动增益控制电路的抗阻塞干扰的工作原理可总结如下：

抗阻塞干扰主要依赖可调谐滤波器和射频捷变模块低通滤波器的滤波作用，以及自动增益控制电路的快速锁定、锁定后增益不变特性，其中射频捷变模块混频后施加低通滤波可等效为混频器前施加带通滤波。

根据阻塞干扰与有用信号的频率关系，可将阻塞干扰抑制分为带内阻塞干扰抑制和带外阻塞干扰抑制两个部分。本接收链路中，为适应不同的业务类型，前端可调谐滤波器的带宽按照最大业务带宽设计，低通滤波器的带宽按照实际业务带宽调整。以射频捷变模块低通滤波器带宽200kHz为例，以阻塞干扰与有用信号频偏为参数，将阻塞干扰抑制分为200kHz频偏抑制和200kHz以上的频偏抑制两种。

（1）针对200kHz以内的频偏抑制：

此时阻塞干扰信号均可进入到接收环路。

设定有用信号为Psrc dBm，频偏200kHz以内的干扰信号功率为Pinter dBm，此时功率计算子模块51的功率计算主要依赖干扰信号功率。干扰信号到来时，自动增益控制电路快速变化，在10us内达到稳定状态。设定自动增益控制的稳定功率为-4dBm，整个接收链路的放大倍数为-4 dBm – Pinter dBm，此时进入到ADC前端的有用信号强度为Psrc -4 -Pinter dBm，它应该大于ADC的带内底噪20dB以上才能保证有效通信。选定ADC的峰值功率为6dBm，ENOB按照10bit计算时，ADC的带内底噪为-72.9dBm，故可得出Psrc -4-Pinter ≥-72.9+20= -52.9， 即Pinter - Psrc≤ 48.9，即在±200kHz以内的空间阻塞干扰的抑制能力可达48.9dB。

（2）针对200kHz以外的频偏抑制：

此时空间阻塞干扰受到低通滤波器和可调谐滤波器的的抑制，此时可耐受的阻塞干扰为：

Pinter- Psrc≤ 48.9dB+低通滤波器+跳频滤波器的临道抑制值；

低通滤波器选用4阶butterworth滤波器实现，带宽200kHz时，它的带外抑制能力如下：

频率偏移300kHz ≥20dB

频率偏移400kHz ≥30dB

频率偏移500kHz ≥35dB

频率偏移600kHz ≥40dB

频率偏移700kHz ≥45dB

频率偏移800kHz ≥52dB

频率偏移900kHz ≥55dB

频率偏移1MHz ≥58dB

频率偏移5MHz ≥115dB

跳频滤波器的指标为：

频偏10%（最小5MHz）≥58dB；

故200kHz频偏以外的干扰抑制能力可达能力如下：

±300kHz ≥68.9dB

±400kHz ≥78.9dB

±500kHz ≥83.9dB

±600kHz ≥88.9dB

±700kHz ≥93.9dB

±800kHz ≥100.9dB

±900kHz ≥103.9dB

±1MHz ≥106.9dB

±10% F0外（最小5MHz） ≥221.9dB

至此，可得到本专利针对共址临带干扰和空间临带干扰的抑制能力。

针对共址临带干扰，按照射频集成平台的频率规划，共址干扰与有用信号的频偏不小于F0±10%，最小频偏为5MHz，其中F0为有用信号的中心频率。共址干扰功率较大，常导致射频前端低噪放饱和，此时低插损可调谐滤波器将之降低到低噪放线性区内，之后可按照200kHz以外的频偏抑制的分析方式进行抑制能力分析，可得到±5MHz外的频偏抑制能力可达221.9dB，远大于最大共址信号与最小有用信号的功率差（22dBm + 116dBm）。

针对空间临带干扰，其干扰功率通过空间耦合进入到接收链路，功率一般低于-50dBm，其抑制能力同“200kHz以内的频偏抑制”和“200kHz以外的频偏抑制”，可满足绝大多数应用。

基于上述原理，本发明提供的抗阻塞干扰的自动增益控制方法，存在四种控制策略，具体包括如下步骤：

State0：复位状态；所述抗阻塞干扰的自动增益控制电路在射频发射时处于复位状态，接收时转向State1；

State1：前馈增益调整：根据调谐放大模块1中RSSI的检测值，确定信号走固定衰减器通道或低噪放LNA通道，调整完成后进入State2；

State2：去饱和：在设定的settingDelay时间段内，利用过载检测子模块52检测射频捷变模块3中的第二模数转换器ADC是否饱和；若饱和，则采用大步进AGC_G_dec_fast降低当前的GainIndex，使GainIndex =max(GainIndex-AGC_G_dec_fast,0)，随后检测第二模数转换器ADC是否饱和，直到第二模数转换器ADC去饱和；若不饱和，进入State3：

State3：增益设定阶段：在设定的PowerMeasDuration#1时间段内，使用功率计算子模块51计算当前时间段内的功率，并与目标功率AGC_lock_power相比较，得到功率差值，在当前GainIndex上直接补上此差值；随后进入State4；

State4：锁定状态：首先计算PowerMeasDuration#1时间段内的功率作为State4初始功率，随后每隔PowerMeasDuration#2时间段计算一次功率，并与初始功率相比较，若功率相差值小于N dB，则保持在State4锁定状态，否则进入State0。

综上所述，本发明提供了一种抗阻塞干扰的自动增益控制电路及控制方法。其适用于复杂电磁环境下的共址临带干扰抑制和空间临道干扰抑制，该控制电路的中心频率可调，采用单级正交混频下变频结构，由调谐放大模块、固定增益低噪放模块、射频捷变模块、时钟产生模块组成，自动增益控制策略在自动增益控制模块中实现。调谐放大模块由两级调谐滤波器和内夹的一级低噪放构成，调谐滤波器确保共址临带干扰不影响低噪放线性度，低噪放确保整机噪系尽可能低，两者结合可在10%外的大功率共址临带干扰下确保接收系统的灵敏度。自动增益控制策略采用前馈和后馈相结合的增益控制方式，具有增益调整速度快、增益调整精度高、空间临道抑制能力强的特点。

以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种抗阻塞干扰的自动增益控制电路，其特征在于：包括调谐放大模块（1）、固定增益低噪放模块（2）、射频捷变模块（3）、自动增益控制模块（5）以及时钟产生模块（4）；

针对10%载频频偏外的共址大功率阻塞干扰和空间临带干扰，所述抗阻塞干扰的自动增益控制电路采用调谐放大模块（1）中的可调谐滤波器进行抑制；所述可调谐滤波器采用低插损可调谐滤波器（11）、第一低噪放（16）、高插损可调谐滤波器（18）的联合架构，低插损可调谐滤波器（11）将共址干扰功率抑制到第一低噪放（16）的输入线性范围内，高插损可调谐滤波器（18）进一步抑制剩余干扰；所述第一低噪放（16）放置在接收电路的最前级；

针对10%载频频偏以内的阻塞干扰，所述抗阻塞干扰的自动增益控制电路采用射频捷变模块（3）和自动增益控制模块（5），集合一级混频、窄带LPF以及自动增益控制策略优化的方式进行抑制。

2.根据权利要求1所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述调谐放大模块（1）输入端电性连接天线，输出端分别电性连接固定增益低噪放模块（2）和自动增益控制模块（5）；其由可调谐滤波器、定向耦合器（12）、SPDT1（13）、固定衰减器（14）、限幅器（15）、SPDT2（17）、对数放大器（19）和第一模数转换器（10）构成；

其中，所述对数放大器（19）和第一模数转换器（10）组成RSSI指示电路。

3.根据权利要求2所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述低插损可调谐滤波器（11）输入端接天线，输出端接所述定向耦合器（12）直通输入端；

所述定向耦合器（12）直通输出端接SPDT1（13），耦合输出端接对数放大器（19）；

所述SPDT1（13）的输出端#1接固定衰减器（14），随后接SPDT2（17）的输入端#1；SPDT1（13）的输出端#2接限幅器（15），随后依次接第一低噪放（16）、SPDT2（17）的输入端#2；

所述SPDT2（17）的输出端接高插损可调谐滤波器（18）；

所述对数放大器（19）输出端接第一模数转换器（10）；

所述第一模数转换器（10）的输出端接到自动增益控制模块（5）。

4.根据权利要求1所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述射频捷变模块（3）输入端接固定增益低噪放模块（2），输出端接自动增益控制模块（5），其由第二低噪放（31）、接收功分器（32）、I/Q混频器（33）、90°移相器（34）、中频放大器（35）、低通可调谐滤波器（36）、第二模数转换器（37）以及数字抽取滤波器（38）构成；

所述第二低噪放（31）输入端接固定增益低噪放模块（2），输出端接接收功分器（32）；

所述接收功分器（32）的两个输出端分别接I/Q混频器（33）中的I路混频器和Q路混频器，将输入带通信号功分成I/Q两路；

所述I/Q混频器（33）中的I路混频器和Q路混频器分别与所述中频放大器（35）、低通可调谐滤波器（36）、第二模数转换器（37）依次电性连接；

所述I路混频器和Q路混频器的本振来自于时钟产生模块（4），其中Q路混频器本振由I路本振经过90°移相器（34）获得，其相位落后I路90度。

5.根据权利要求4所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述时钟产生模块（4）输出端接射频捷变模块（3），其由高稳晶振（41）、参考分频器（42）、接收本阵锁相环（43）、ADC采样锁相环（44）以及输出分频器（45）构成；

所述高稳晶振（41）的输出端接参考分频器（42）；

所述参考分频器（42）输出端分成2路分别连接接收本阵锁相环（43）和ADC采样锁相环（44）；

所述ADC采样锁相环（44）输出端接输出分频器（45）输入端；

所述输出分频器（45）输出端接所述射频捷变模块（3）的第二模数转换器（37）。

6.根据权利要求1所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述自动增益控制模块（5）由功率计算子模块（51）、过载检测子模块（52）、增益查找表子模块（53）、增益控制状态机模块（54）构成。

7.根据权利要求6所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述功率计算子模块（51）由求平方单元1（511）、求平方单元2（512）、N点累加单元1（513）、N点累加单元2（514）、加法器（515）和除N单元（516）构成；

所述求平方单元1（511）输入端接所述射频捷变模块（3）输出的I路 data， 输出端与N点累加单元1（513）、加法器（515）输入端#1前后依次连接；

所述求平方单元2（512）输入端接所述射频捷变模块（3）输出的Q路 data， 输出端与N点累加单元2（514）、加法器（515）输入端#2前后依次连接；

所述加法器（515）输出端接除N单元（516）。

8.根据权利要求6所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述过载检测子模块（52）由求模单元（521）、M点循环寄存单元（522）、判断单元（523）以及置位单元（524）构成。

9.根据权利要求6所述的抗阻塞干扰的自动增益控制电路，其特征在于：所述增益查找表子模块（53）由增益表存储器（531）、增益映射表（532）、增益写入接口（533）构成；

所述增益表存储器（531）将接收链路中各可调模块的增益存储为二维矩阵表；所述增益写入接口（533）完成与具体的可调谐模块的物理层电气接口连接。

10.一种抗阻塞干扰的自动增益控制方法，其特征在于：采用权利要求1至9中任一项权利要求所述的抗阻塞干扰的自动增益控制电路进行控制，所述控制方法存在四个步骤，具体为：

State0：复位状态；所述抗阻塞干扰的自动增益控制电路在射频发射时处于复位状态，接收时转向State1；

State1：前馈增益调整：根据调谐放大模块（1）中RSSI的检测值，确定信号走固定衰减器通道或低噪放LNA通道，调整完成后进入State2；

State2：去饱和：在设定的settingDelay时间段内，利用过载检测子模块（52）检测射频捷变模块（3）中的第二模数转换器（37）是否饱和；若饱和，则采用大步进参数AGC_G_dec_fast降低当前的增益控制索引GainIndex，使GainIndex =max(GainIndex-AGC_G_dec_fast, 0)，随后检测第二模数转换器（37）是否饱和.重复此步骤直到第二模数转换器（37）去饱和；若不饱和，进入State3：

State3：增益设定阶段：在设定的PowerMeasDuration#1时间段内，使用功率计算子模块（51）计算当前时间段内的功率，并与目标功率相比较，得到功率差值，在当前增益控制索引GainIndex上直接补上此差值；随后进入State4；

State4：锁定状态：首先计算PowerMeasDuration#1时间段内的功率作为State4初始功率，随后每隔PowerMeasDuration#2时间段计算一次功率，并与初始功率相比较，若功率相差值小于N dB，则保持在State4锁定状态，否则进入State0。

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