CN114020459B - 基于发包速率的fpga资源平衡方法、装置、fpga设备及介质 - Google Patents
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Abstract
本申请涉及一种基于发包速率的FPGA资源平衡方法、装置、FPGA设备及介质，应用于FPGA设备，其方法包括：获取全部使用RAM实现令牌桶的每个令牌桶的发送目标速率；对于速率不大于所述发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量；对于速率大于所述发送目标速率的令牌桶，获取由寄存器实现时所需的寄存器数量；为令牌桶分配具有所述RAM数量的RAM以及具有所述寄存器数量的寄存器。本申请具有既能实现较高发包速率，又能平衡FPGA中各种资源的使用的效果。
Description
技术领域
本申请涉及FPGA控制的技术领域，尤其是涉及一种基于发包速率的FPGA资源平衡方法、装置、FPGA设备及介质。
背景技术
如果想要实现报文速率的调节，需要构建一种机制，该机制可以对通过设备的发包速率进行度量。令牌桶是目前最常采用的一种度量方法，可以在FPGA中实现令牌桶，通常可以使用寄存器或者RAM来实现。
使用寄存器实现令牌桶为并行操作，最快每个时钟周期都可以计算一次，即最快每个周期可以进行一次报文发送，可实现很高的发包速率；而RAM实现令牌桶为串行操作，每个时钟周期只能操作一个地址，每个地址可实现一个令牌桶，其发包速率较低。
针对上述技术，发明人认为，当令牌桶较多时则需要消耗大量的寄存器资源，而FPGA中的寄存器是有限的，过度消耗可能导致FPGA中的其他功能没有足够的寄存器资源可用；而RAM则就无法满足较高发包速率的要求。
发明内容
为了既能实现较高发包速率，又能平衡FPGA中各种资源的使用，本申请提供一种基于发包速率的FPGA资源平衡方法、装置、FPGA设备及介质。
第一方面，本申请提供一种基于发包速率的FPGA资源平衡方法，采用如下的技术方案：
一种基于发包速率的FPGA资源平衡方法，应用于FPGA设备，包括：
获取全部使用RAM实现令牌桶的每个令牌桶的发送目标速率；
对于速率不大于所述发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量；
对于速率大于所述发送目标速率的令牌桶，获取由寄存器实现时所需的寄存器数量；
为令牌桶分配具有所述RAM数量的RAM以及具有所述寄存器数量的寄存器。
通过采用上述技术方案，获取使用RAM实现令牌桶的令牌桶的发送目标速率，根据对发送目标速率需求的不同，将令牌桶进行分类，并分别计算RAM和寄存器实现令牌桶所要使用的数量，这样，结合FPGA中寄存器和RAM的优点，既能实现较高的发包速率，又能平衡FPGA中各种资源的使用。
可选的，所述获取全部使用RAM实现令牌桶的每个令牌桶的发送目标速率包括：
获取计数时钟频率和RAM深度；
基于所述计数时钟频率与所述RAM深度的比值计算所述发送目标速率。
可选的，所述对于速率不大于所述发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量包括：
获取令牌桶数量和寄存器位数；
基于所述令牌桶数量和所述RAM深度计算得到所述RAM数量。
可选的，所述RAM数量=令牌桶数量/RAM深度。
可选的，所述对于速率大于所述发送目标速率的令牌桶，获取由寄存器实现时所需的寄存器数量包括：
获取发包目标速率、发送目标速率和寄存器位数；
基于发包目标速率、发送目标速率和寄存器位数计算得到所述寄存器数量。
可选的所述基于发包目标速率、发送目标速率和寄存器位数计算得到所述寄存器数量包括：
基于所述发包目标速率和所述发送目标速率计算由寄存器实现的令牌桶的最大数量；
基于所述最大数量和所述寄存器位数计算得到所述寄存器数量。
可选的，所述最大数量=发包目标速率/发送目标速率；所述寄存器数量=最大数量*寄存器位数。
第二方面，本申请提供一种基于发包速率的FPGA资源平衡装置，采用如下的技术方案：
一种基于发包速率的FPGA资源平衡装置，应用于FPGA设备，包括：
第一获取模块，用于获取全部使用RAM实现令牌桶时的每个令牌桶的发送目标速率；
第二获取模块，用于根据对于速率不大于所述发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量；
第三获取模块，用于根据对于速率大于所述发送目标速率的令牌桶获取由寄存器实现时所需的寄存器数量；
分配模块，用于为令牌桶分配具有所述RAM数量的RAM以及具有所述寄存器数量的寄存器。
通过采用上述技术方案，获取使用RAM实现令牌桶的令牌桶的发送目标速率，根据对发送目标速率需求的不同，将令牌桶进行分类，并分别计算RAM和寄存器实现令牌桶所要使用的数量，这样，结合FPGA中寄存器和RAM的优点，既能实现较高的发包速率，又能平衡FPGA中各种资源的使用。
第三方面，本申请提供一种FPGA设备，采用如下的技术方案：
一种FPGA设备，包括存储器和处理器，其中：
所述存储器，用于保存计算机程序；
所述处理器，用于执行所述计算机程序，以实现第一方面任一种方法。
第四方面，本申请提供一种计算机可读存储介质，采用如下的技术方案：
一种计算机可读存储介质，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现第一方面任一种方法。
附图说明
图1是本申请实施例的基于发包速率的FPGA资源平衡方法的流程示意图。
图2是本申请实施例的计算所需的寄存器数量的流程示意图。
图3是本申请实施例的基于发包速率的FPGA资源平衡装置的结构框图。
图4是本申请实施例的FPGA设备的结构框图。
具体实施方式
以下结合附图对本申请作进一步详细说明。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
图1为本申请实施例提供的一种基于发包速率的FPGA资源平衡方法的流程示意图。
基于发包速率的FPGA资源平衡方法应用于FPGA设备，FPGA即现场可编程门阵列，是一种可编程的芯片，内部电路可根据编程实现不同功能，主要由若干数量的寄存器、查找表(一种逻辑计算单元)和RAM(存储器)组成。
如图1所示，该方法主要流程描述如下（步骤S101～S104）：
步骤S101，获取全部使用RAM实现令牌桶的每个令牌桶的发送目标速率。
具体的，先获取计数时钟频率和RAM深度，再基于计数时钟频率与RAM深度的比值计算发送目标速率，计数时钟频率与RAM深度的比值即为发送目标速率。
此时，可以根据发送目标速率对令牌桶进行分类，若令牌桶速率不大于发送目标速率，进入步骤S102，否则进入步骤S103。
步骤S102，对于速率不大于发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量。
具体的，先RAM数量获取令牌桶数量和寄存器位数，再基于令牌桶数量与RAM深度的比值计算得到RAM数量，令牌桶数量与RAM深度的比值即为RAM数量。
步骤S103，对于速率大于发送目标速率的令牌桶，获取由寄存器实现时所需的寄存器数量。
可选的，如图2所示，计算所需的寄存器数量，步骤S103可以包括（步骤S1031～S1033）：
步骤S1031，获取发包目标速率、发送目标速率和寄存器位数；
步骤S1032，基于发包目标速率和发送目标速率计算由寄存器实现的令牌桶的最大数量，最大数量=发包目标速率/发送目标速率；
步骤S1033，基于最大数量和寄存器位数计算得到寄存器数量，寄存器数量=最大数量*寄存器位数。
步骤S104，为令牌桶分配具有RAM数量的RAM以及具有寄存器数量的寄存器。
需要说明的是，本实施例并不限定步骤S102和步骤S103的执行顺序。
对于步骤S101至步骤S104中的资源平衡方法，通过具体数据进行具体说明：
对于一个100G的以太网接口，假设其发包目标速率为150Mpps、计数时钟为300MHz、令牌桶位宽为72bit、RAM深度为64，并有1000条数据流即对应1000个令牌桶共享此接口。
若全部由寄存器实现令牌桶，则需要1000个72bit的寄存器，即72*1000=72K个寄存器。
若全部由深度为64的RAM实现令牌桶，则每个令牌桶的目标发送速率为300M/64=4.6875Mpps，其无法满足发包目标速率为150Mpps的需求。
对于速率不大于4.6875Mpps的令牌桶，全部由RAM来实现，即需要1K/64=16个RAM；对于速率大于4.6875Mpps的令牌桶，全部由寄存器来实现，由于所有数据流（令牌桶）的速率总和不能超过发包目标速率150 Mpps，因此令牌桶最多只能有150Mpps/4.6875Mpps=32个，即需要32*72≈2K个寄存器。
因此，共需要16个RAM和2K个寄存器。
相对于全部使用寄存器实现令牌桶的72K个寄存器，本方案可大量节省寄存器资源，可以有足够的寄存器资源实现FPGA中的其他功能，使得FPGA内部资源使用更加均衡。而相对于全部使用RAM实现令牌桶而无法满足高速率要求，本方案可满足100G以太网甚至更高的速率要求。
需要说明的是，发包目标速率、发送目标速率、令牌桶数量、令牌桶位宽和计数时钟频率的取值不限于上述举例中的取值，不同场景下的分类均衡原则是相同的。
图3为申请实施例提供的基于发包速率的FPGA资源平衡装置200的结构框图。
如图3所示，基于发包速率的FPGA资源平衡装置200主要包括：
第一获取模块201，用于获取全部使用RAM实现令牌桶时的每个令牌桶的发送目标速率；
第二获取模块202，用于对于速率不大于发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量；
第三获取模块203，用于对于速率大于发送目标速率的令牌桶获取由寄存器实现时所需的寄存器数量；
分配模块204，用于为令牌桶分配具有RAM数量的RAM以及具有寄存器数量的寄存器。
作为本实施例的一种可选实施方式，第一获取模块201包括：
第一获取子模块，用于获取计数时钟频率和RAM深度；
第一计算子模块，用于基于计数时钟频率与RAM深度的比值计算发送目标速率；
作为本实施例的一种可选实施方式，第二获取模块202包括：
第二获取子模块，用于获取令牌桶数量和寄存器位数；
第二计算子模块，用于基于令牌桶数量和RAM深度计算得到RAM数量。
在本可选实施方式中，第二计算子模块具体用于根据公式计算RAM数量，具体计算公式为RAM数量=令牌桶数量/RAM深度。
作为本实施例的一种可选实施方式，第三获取模块203包括：
第三获取子模块，用于获取发包目标速率、发送目标速率和寄存器位数；
第三计算子模块，用于基于发包目标速率、发送目标速率和寄存器位数计算得到寄存器数量。
在本可选实施方式中，第三计算子模块具体用于基于发包目标速率和发送目标速率计算由寄存器实现的令牌桶的最大数量；并基于最大数量和寄存器位数计算得到寄存器数量，其中，最大数量=发包目标速率/发送目标速率；寄存器数量=最大数量*寄存器位数。
图4为本申请实施例提供的FPGA设备300的结构框图。
如图4所示，FPGA设备300包括处理器301和存储器302，还可以进一步包括信息输入/信息输出(I/O)接口303以及通信组件304中的一种或多种。
其中，处理器301用于控制FPGA设备300的整体操作，以完成上述的基于发包速率的FPGA资源平衡方法中的全部或部分步骤；存储器302用于存储各种类型的数据以支持在FPGA设备300的操作，这些数据例如可以包括用于在该FPGA设备300上操作的任何应用程序或方法的指令，以及应用程序相关的数据。该存储器302可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，例如静态随机存取存储器(Static Random AccessMemory，SRAM)、电可擦除可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory，EEPROM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、只读存储器(Read-Only Memory，ROM)、磁存储器、快闪存储器、磁盘或光盘中的一种或多种。
I/O接口303为处理器301和其他接口模块之间提供接口，上述其他接口模块可以是键盘，鼠标，按钮等。这些按钮可以是虚拟按钮或者实体按钮。通信组件304用于FPGA设备与其他设备之间进行有线或无线通信。无线通信，例如Wi-Fi，蓝牙，近场通信(Near FieldCommunication，简称NFC)，2G、3G或4G，或它们中的一种或几种的组合，因此相应的该通信组件104可以包括：Wi-Fi部件，蓝牙部件，NFC部件。
FPGA设备300可以被一个或多个应用专用集成电路 (Application SpecificIntegrated Circuit，简称ASIC)、数字信号处理器(Digital Signal Processor，简称DSP)、数字信号处理设备(Digital Signal Processing Device，简称DSPD)、可编程逻辑器件(Programmable Logic Device，简称PLD)、现场可编程门阵列(Field ProgrammableGate Array，简称FPGA)、控制器、微控制器、微处理器或其他电子元件实现，用于执行上述实施例给出的基于发包速率的FPGA资源平衡方法。
下面对本申请实施例提供的计算机可读存储介质进行介绍，下文描述的计算机可读存储介质与上文描述的基于发包速率的FPGA资源平衡方法可相互对应参照。
本申请还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现上述的基于发包速率的FPGA资源平衡方法的步骤。
该计算机可读存储介质可以包括：U盘、移动硬盘、只读存储器 (R ead-OnlyMemory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的申请范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离前述申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中申请的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (4)
1.一种基于发包速率的FPGA资源平衡方法，其特征在于，应用于FPGA设备，包括：
获取全部使用RAM实现令牌桶的每个令牌桶的发送目标速率，包括获取计数时钟频率和RAM深度，基于所述计数时钟频率与所述RAM深度的比值计算所述发送目标速率；
对于速率不大于所述发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量；
对于速率大于所述发送目标速率的令牌桶，获取由寄存器实现时所需的寄存器数量；
为令牌桶分配具有所述RAM数量的RAM以及具有所述寄存器数量的寄存器；
所述对于速率不大于所述发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量包括：
获取令牌桶数量和寄存器位数；
基于所述令牌桶数量和所述RAM深度计算得到所述RAM数量；
所述RAM数量=令牌桶数量/RAM深度；
所述对于速率大于所述发送目标速率的令牌桶，获取由寄存器实现时所需的寄存器数量包括：
获取发包目标速率、发送目标速率和寄存器位数；
基于发包目标速率、发送目标速率和寄存器位数计算得到所述寄存器数量；
所述基于发包目标速率、发送目标速率和寄存器位数计算得到所述寄存器数量包括：
基于所述发包目标速率和所述发送目标速率计算由寄存器实现的令牌桶的最大数量；
基于所述最大数量和所述寄存器位数计算得到所述寄存器数量；
所述最大数量=发包目标速率/发送目标速率；所述寄存器数量=最大数量*寄存器位数。
2.一种基于发包速率的FPGA资源平衡装置，其特征在于，应用于FPGA设备，包括：
第一获取模块，用于获取全部使用RAM实现令牌桶时的每个令牌桶的发送目标速率；
第二获取模块，用于根据对于速率不大于所述发送目标速率的令牌桶，获取由RAM实现时所需的RAM数量；
第三获取模块，用于根据对于速率大于所述发送目标速率的令牌桶获取由寄存器实现时所需的寄存器数量；
分配模块，用于为令牌桶分配具有所述RAM数量的RAM以及具有所述寄存器数量的寄存器；
第一获取模块包括：
第一获取子模块，用于获取计数时钟频率和RAM深度；
第一计算子模块，用于基于计数时钟频率与RAM深度的比值计算发送目标速率；
第二获取模块包括：
第二获取子模块，用于获取令牌桶数量和寄存器位数；
第二计算子模块，用于基于令牌桶数量和RAM深度计算得到RAM数量；
第二计算子模块具体用于根据公式计算RAM数量，具体计算公式为RAM数量=令牌桶数量/RAM深度；
第三获取模块包括：
第三获取子模块，用于获取发包目标速率、发送目标速率和寄存器位数；
第三计算子模块，用于基于发包目标速率、发送目标速率和寄存器位数计算得到寄存器数量；
第三计算子模块具体用于基于发包目标速率和发送目标速率计算由寄存器实现的令牌桶的最大数量；并基于最大数量和寄存器位数计算得到寄存器数量，其中，最大数量=发包目标速率/发送目标速率；寄存器数量=最大数量*寄存器位数。
3.一种FPGA设备，其特征在于，包括存储器和处理器，其中：
所述存储器，用于保存计算机程序；
所述处理器，用于执行所述计算机程序，以实现如权利要求1所述的方法。
4.一种计算机可读存储介质，其特征在于，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现如权利要求1所述的方法。
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