CN114020343A

CN114020343A - 一种驱动能力调节方法、装置、设备及可读存储介质

Info

Publication number: CN114020343A
Application number: CN202111607728.7A
Authority: CN
Inventors: 郭晓宇
Original assignee: Suzhou Inspur Intelligent Technology Co Ltd
Current assignee: Suzhou Inspur Intelligent Technology Co Ltd
Priority date: 2021-12-27
Filing date: 2021-12-27
Publication date: 2022-02-08
Anticipated expiration: 2041-12-27
Also published as: CN114020343B

Abstract

本发明公开了一种驱动能力调节方法，本申请可以在服务器启动过程中，PCH加载BIOS程序之前对BIOS Flash芯片的驱动能力进行配置，将驱动能力与BIOS Flash芯片和PCH之间SPI总线的预设速率信息相匹配，从而确保PCH与BIOS Flash芯片之间能够通过SPI总线正常通信，也即保障了服务器的正常开机，提升了用户体验。本发明还公开了一种驱动能力调节装置、设备及计算机可读存储介质，具有如上驱动能力调节相同的有益效果。

Description

一种驱动能力调节方法、装置、设备及可读存储介质

技术领域

本发明涉及服务器领域，特别是涉及一种驱动能力调节方法，本发明还涉及一种驱动能力调节装置、设备及计算机可读存储介质。

背景技术

BIOS（BasicInput Output System，基本输入输出系统）程序存储在BIOS Flash芯片中，每次服务器开机时PCH（Platform Controller Hub，南桥）会从BIOS Flash芯片中加载BIOS程序，以便服务器进入POST阶段进行开机自检以及设置系统配置等操作，BIOS程序跑完确认硬件无误后，才会将服务器控制权交付操作系统OS提供计算服务。

PCH通过SPI（Serial Peripheral Interface，串行外设接口）总线与BIOS芯片进行通信，BIOS芯片中设置了SPI总线的通信速率，但是该通信速率能否顺利实现取决于BIOS芯片中设置的驱动能力，如果驱动能力大小不合适便可能影响PCH与BIOS Flash芯片的通信效果，甚至可能导致PCH无法正常通过SPI总线加载BIOS程序，使得服务器无法开机，用户体验较差。

因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。

发明内容

本发明的目的是提供一种驱动能力调节方法，确保PCH与BIOS Flash芯片之间能够通过SPI总线正常通信，也即保障了服务器的正常开机，提升了用户体验；本发明的另一目的是提供一种驱动能力调节装置、设备及计算机可读存储介质，确保PCH与BIOS Flash芯片之间能够通过SPI总线正常通信，也即保障了服务器的正常开机，提升了用户体验。

为解决上述技术问题，本发明提供了一种驱动能力调节方法，包括：

在服务器启动过程中南桥PCH上电之前，从基本输入输出系统BIOS Flash芯片中获取所述BIOS Flash芯片与所述PCH之间串行外设接口SPI总线的预设速率信息；

根据预设的速率与驱动能力值的对应关系，确定与所述预设速率信息匹配的目标驱动能力值；

通过SPI总线将所述BIOS Flash芯片的驱动能力配置为所述目标驱动能力值。

优选地，所述在服务器启动过程中南桥PCH上电之前，从基本输入输出系统BIOSFlash芯片中获取所述BIOS Flash芯片与所述PCH之间串行外设接口SPI总线的预设速率信息具体为：

在服务器启动过程中南桥PCH上电之前，通过接口切换开关将所述BIOS Flash芯片的SPI接口连接至自身；

从基本输入输出系统BIOS Flash芯片中获取所述BIOS Flash芯片与所述PCH之间串行外设接口SPI总线的预设速率信息；

所述通过SPI总线将所述BIOS Flash芯片的驱动能力配置为所述目标驱动能力值之后，该驱动能力调节方法还包括：

通过所述接口切换开关将所述BIOS Flash芯片的SPI接口由自身转移至所述PCH。

优选地，该驱动能力调节方法还包括：

响应于驱动能力配置指令，通过接口切换开关将所述BIOS Flash芯片的SPI接口连接至自身；

通过所述SPI总线将所述BIOS Flash芯片的驱动能力配置为所述驱动能力配置指令中指定的驱动能力值。

优选地，所述响应于驱动能力配置指令，通过接口切换开关将所述BIOS Flash芯片的SPI接口连接至自身具体为：

响应于驱动能力配置指令，判断所述PCH是否已经加载完成BIOS程序；

若是，则通过接口切换开关将所述BIOS Flash芯片的SPI接口连接至自身。

优选地，所述判断所述PCH是否已经加载完成BIOS程序具体为：

判断所述PCH的状态反馈引脚的电平状态是否为预设电平状态；

若是，则判定所述PCH已经加载完成BIOS程序；

若否，则判定所述PCH未加载完成BIOS程序。

优选地，所述通过所述SPI总线将所述BIOS Flash芯片的驱动能力配置为所述驱动能力配置指令中指定的驱动能力值之后，该驱动能力调节方法还包括：

控制提示器提示驱动能力配置完成。

优选地，应用于复杂可编程逻辑器件CPLD或基板管理控制器BMC。

为解决上述技术问题，本发明还提供了一种驱动能力调节装置，包括：

获取模块，用于在服务器启动过程中南桥PCH上电之前，从基本输入输出系统BIOSFlash芯片中获取所述BIOS Flash芯片与所述PCH之间串行外设接口SPI总线的预设速率信息；

确定模块，用于根据预设的速率与驱动能力值的对应关系，确定与所述预设速率信息匹配的目标驱动能力值；

配置模块，用于通过SPI总线将所述BIOS Flash芯片的驱动能力配置为所述目标驱动能力值。

为解决上述技术问题，本发明还提供了一种驱动能力调节设备，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如上所述驱动能力调节方法的步骤。

为解决上述技术问题，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述驱动能力调节方法的步骤。

本发明提供了一种驱动能力调节方法，本申请可以在服务器启动过程中，PCH加载BIOS程序之前对BIOS Flash芯片的驱动能力进行配置，将驱动能力与BIOS Flash芯片和PCH之间SPI总线的预设速率信息相匹配，从而确保PCH与BIOS Flash芯片之间能够通过SPI总线正常通信，也即保障了服务器的正常开机，提升了用户体验。

本发明还提供了一种驱动能力调节装置、设备及计算机可读存储介质，具有如上驱动能力调节相同的有益效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种驱动能力调节方法的流程示意图；

图2为本发明提供的一种驱动能力调节系统的结构示意图；

图3为本发明提供的另一种驱动能力调节系统的结构示意图；

图4为本发明提供的一种驱动能力调节装置的结构示意图；

图5为本发明提供的一种驱动能力调节设备的结构示意图。

具体实施方式

本发明的核心是提供一种驱动能力调节方法，确保PCH与BIOS Flash芯片之间能够通过SPI总线正常通信，也即保障了服务器的正常开机，提升了用户体验；本发明的另一核心是提供一种驱动能力调节装置、设备及计算机可读存储介质，确保PCH与BIOS Flash芯片之间能够通过SPI总线正常通信，也即保障了服务器的正常开机，提升了用户体验。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参考图1，图1为本发明提供的一种驱动能力调节方法的流程示意图，该驱动能力调节方法包括：

S101：在服务器启动过程中南桥PCH上电之前，从基本输入输出系统BIOS Flash芯片中获取BIOS Flash芯片与PCH之间串行外设接口SPI总线的预设速率信息；

具体的，考虑到如上背景技术中的技术问题，本申请欲在服务器启动过程中的南桥PCH上电之前对BIOS Flash芯片的驱动能力进行配置，以便使得BIOS Flash芯片的驱动能力与预设的SPI总线的速率信息相匹配，从而使得PCH可以顺利通过SPI总线加载BIOSFlash，因此本步骤可以在在服务器启动过程中南桥PCH上电之前，从BIOS Flash芯片中获取BIOS Flash芯片与PCH之间串行外设接口SPI总线的预设速率信息，并将其作为后续步骤的数据基础。

具体的，系统上电过程中修改BIOS Flash驱动能力需在PCH加载BIOS程序之前完成，故CPLD（Complex Programmable logic device，复杂可编程逻辑器件）要对PCH的启动进行延时处理，本发明采用控制PCH延时上电的方式进行延时操作。因CPLD要控制PCHPower延后上电，故在进行硬件设计时要将CPLD连接至PCH Power的VR进行时序控制。PCHPower之间一般没有时序要求，故可根据系统供电方案灵活选择CPLD的控制逻辑，确保CPLD可控制PCH最后一个Power的上电时间，本发明可以通过CPLD控制每一个VR的Enable信号，来对PCH的启动进行延时处理。

S102：根据预设的速率与驱动能力值的对应关系，确定与预设速率信息匹配的目标驱动能力值；

具体的，可以在服务器设计期间，通过信号质量量测获取SPI速率与最佳驱动能力值的对应关系，然后在本步骤中获取到预设速率信息后，便可以根据该对应关系确定出与预设速率信息匹配的目标驱动能力值，并将其作为后续步骤的数据基础。

其中，预设的速率与驱动能力值的对应关系可以为多种类型，例如以某厂商的W25Q512JVFIQ为例，支持4种驱动能力调节方式：25%（默认设置），50%，75%，100%，百分比越高，驱动能力越强，请参照下表1，表1为某厂商服务器的预设的速率与驱动能力值的对应关系表；

表1

SPI速率	Flash驱动能力
		14M	25%
25M	50%
		33M	50%
50M	75%

S103：通过SPI总线将BIOS Flash芯片的驱动能力配置为目标驱动能力值。

具体的，同一种硬件拓扑下，SPI速率越高，需要的驱动能力越强，驱动能力不足时，信号电平无法满足规格；SPI速率越低，需要的驱动能力越弱，若驱动能力过高，信号容易出现过冲，考虑到BIOS Flash芯片中默认的驱动能力值很有可能不为该目标驱动能力值，因此本申请在PCH上电之前对BIOS Flash芯片的驱动能力值进行配置。

其中，对BIOS Flash芯片驱动能力值的配置可以修改BIOS Flash芯片中相关寄存器的寄存器值实现。

具体的，值得一提的是，如果服务器系统选用的BIOS Flash芯片不支持驱动能力设置掉电非易失，那么在每次服务器下电之后，BIOS Flash芯片的驱动能力便会恢复默认值，对于这种形式的BIOS Flash芯片，本申请可以更好地起到驱动能力配置的效果。

在上述实施例的基础上：

作为一种优选的实施例，在服务器启动过程中南桥PCH上电之前，从基本输入输出系统BIOS Flash芯片中获取BIOS Flash芯片与PCH之间串行外设接口SPI总线的预设速率信息具体为：

在服务器启动过程中南桥PCH上电之前，通过接口切换开关将BIOS Flash芯片的SPI接口连接至自身；

从基本输入输出系统BIOS Flash芯片中获取BIOS Flash芯片与PCH之间串行外设接口SPI总线的预设速率信息；

通过SPI总线将BIOS Flash芯片的驱动能力配置为目标驱动能力值之后，该驱动能力调节方法还包括：

通过接口切换开关将BIOS Flash芯片的SPI接口由自身转移至PCH。

具体的，考虑到BIOS Flash芯片的SPI接口有限，可以通过接口切换开关同时将BIOS Flash芯片的SPI接口分别与PCH以及自身连接起来，在需要对驱动能力进行配置时控制BIOS Flash芯片的SPI接口连接至自身，其他时间可以控制BIOS Flash芯片的SPI接口连接至PCH。

其中，接口切换开关可以为多种类型，例如可以为Switch开关等，本发明实施例在此不做限定。

作为一种优选的实施例，该驱动能力调节方法还包括：

响应于驱动能力配置指令，通过接口切换开关将BIOS Flash芯片的SPI接口连接至自身；

通过SPI总线将BIOS Flash芯片的驱动能力配置为驱动能力配置指令中指定的驱动能力值。

具体的，考虑到在服务器运行过程中，用户或者工作人员可能存在对BIOS Flash芯片的驱动能力的配置需求，因此本申请还可以响应于驱动能力配置指令，根据驱动能力配置指令对BIOS Flash芯片的驱动能力进行配置，从而满足用户对于BIOS Flash芯片的驱动能力的实时配置需求。

作为一种优选的实施例，响应于驱动能力配置指令，通过接口切换开关将BIOSFlash芯片的SPI接口连接至自身具体为：

响应于驱动能力配置指令，判断PCH是否已经加载完成BIOS程序；

若是，则通过接口切换开关将BIOS Flash芯片的SPI接口连接至自身。

具体的，考虑到可以在服务器启动过程中接收到驱动能力配置指令，然而此时PCH有可能还未完成对于BIOS程序的加载，此时不适宜将BIOS Flash芯片的SPI接口连接至自身，会造成服务器启动失败，因此为了防止此种情况的出现，本申请可以响应于驱动能力配置指令，判断PCH是否已经加载完成BIOS程序，只有在PCH已经加载完成BIOS程序的情况下才会通过接口切换开关将BIOS Flash芯片的SPI接口连接至自身，确保不对服务器启动造成影响。

作为一种优选的实施例，判断PCH是否已经加载完成BIOS程序具体为：

判断PCH的状态反馈引脚的电平状态是否为预设电平状态；

若是，则判定PCH已经加载完成BIOS程序；

若否，则判定PCH未加载完成BIOS程序。

具体的，可以在PCH上设置一个状态反馈引脚以反馈其是否加载完成BIOS程序，便于控制器对驱动能力配置指令做出应对，且该实现方式较为简单。

当然，除了该种实现方式外，判断PCH是否已经加载完成BIOS程序还可以通过其他方式进行，本发明实施例在此不做限定。

作为一种优选的实施例，通过SPI总线将BIOS Flash芯片的驱动能力配置为驱动能力配置指令中指定的驱动能力值之后，该驱动能力调节方法还包括：

控制提示器提示驱动能力配置完成。

具体的，为了便于驱动能力配置指令的发送者获知驱动能力已经配置完成的状态，本申请还可以在通过SPI总线将BIOS Flash芯片的驱动能力配置为驱动能力配置指令中指定的驱动能力值之后，控制提示器提示驱动能力配置完成，以便相关人员及时获知配置结果。

其中，提示器可以为多种类型，例如可以为语音播报器等，本发明实施例在此不做限定。

为了更好地对本发明实施例进行说明，请参考图2以及图3，图2为本发明提供的一种驱动能力调节系统的结构示意图，图3为本发明提供的另一种驱动能力调节系统的结构示意图，作为一种优选的实施例，应用于CPLD或BMC（Baseboard Management Controller，基板管理控制器）。

具体的，CPLD以及BMC均为服务器上原有的器件，通过两者均可以实现上述方案，降低了实现成本，且无需对服务器进行复杂改造。

当然，除了CPLD或BMC外，本申请还可以应用于其他的控制器，本发明实施例在此不做限定。

具体的，基于图2设计INTEL Eagle Stream平台2路服务器线路时：

（1）CPLD和PCH同时通过SPI总线与BIOS Flash相连，中间经过Switch进行切换，CPLD通过FM_BIOS_SPI_SW信号控制Switch Channel切换。BMC与CPLD通过I2C进行信息交互，PCH通过FM_POST_COMPLETE信号告知CPLD BIOS程序运行完成。

（2）Flash选用W25Q512JVFIQ，SPI速率与Flash芯片驱动能力最佳对应关系如表1所示。按照表1对应关系编写BMC/CPLD code，完成烧录。

（3）按照SPI速率为25M编写BIOS Code，完成烧录。服务器AC上电后，CPLD控制其余Power按时序起电，仅控制PCH相关的Power不进行上电操作，并通过FM_BIOS_SPI_SW信号将SPI Switch切换至CPLD对应的Channel。随即CPLD通过SPI总线读取Flash Code中设置的速率信息，读取SPI速率为25M。根据对应关系可得最佳驱动能力为50%，进而发送SPI命令修改Flash相应寄存器DRV1/DRV0设置驱动能力为50%。随后CPLD将SPI Switch切换至PCH对应Channel并推动PCH Power起电，系统正常运行。

（4）按照SPI速率为50M编写BIOS Code，完成烧录。服务器AC上电后，CPLD控制其余Power按时序起电，仅控制PCH相关的Power不进行上电操作，并通过FM_BIOS_SPI_SW信号将SPI Switch切换至CPLD对应的Channel。随即CPLD通过SPI总线读取Flash Code中设置的速率信息，读取SPI速率为50M。根据对应关系可得最佳驱动能力为75%，进而发送SPI命令修改Flash相应寄存器DRV1/DRV0设置驱动能力为75%。随后CPLD将SPI Switch切换至PCH对应Channel并推动PCH Power起电，系统正常运行。

（5）系统上电完成后，正常运行过程中若要修改Flash驱动能力用以测试稳定性，用户可通过SSH（Secure Shell，安全外壳协议）访问BMC，控制BMC通过I2C向CPLD发送命令将BIOS Flash驱动能力调节为100%。CPLD接收到命令后检测FM_POST_COMPLETE信号，此时FM_POST_COMPLETE信号为高，则代表BIOS程序已加载完成，可进行SPI Channel切换，随即通过FM_BIOS_SPI_SW信号将SPI Switch切换至CPLD应的Channel，并发送SPI命令修改Flash相应寄存器DRV1/DRV0设置驱动能力为100%。随后CPLD通过I2C告知BMC驱动能力调节完成并将SPI Switch切换至PCH，整个过程中系统保持正常运行；若用户在系统在上电过程中通过BMC下发BIOS Flash驱动调节命令，CPLD接收到命令后检测FM_POST_COMPLETE信号，此时FM_POST_COMPLETE信号为低，此时CPLD通过I2C反馈BMC无法进行修改。

具体的，基于图3设计INTEL Eagle Stream平台2路服务器线路时：

（1）按照图3设计INTEL Eagle Stream平台2路服务器线路，BMC和PCH同时通过SPI总线与BIOS Flash相连，中间经过Switch进行切换，CPLD通过FM_BIOS_SPI_SW信号控制Switch Channel切换。BMC与CPLD间通过FM_BIOS_SPI_CONFIG与FM_BIOS_SPI_EN信号进行驱动调节状态信息交互，CPLD通过FM_BIOS_SPI_EN信号告知BMC SPI Switch的切换状态，BMC通过FM_BIOS_SPI_CONFIG信号通知CPLD驱动能力是否调节完成。PCH通过FM_POST_COMPLETE信号告知BMC BIOS程序运行完成。

（3）按照SPI速率为25M编写BIOS Code，完成烧录。系统AC上电后，CPLD将PCH相关的Power启动时间延后，BMC正常进行加载，BMC加载过程中，维持FM_BIOS_SPI_CONFIG为低，CPLD接收到该信号为低时，通过FM_BIOS_SPI_SW信号将SPI Switch切换至BMC对应的Channel，并通过拉高FM_BIOS_SPI_EN信号告知BMC SPI Switch已切换至BMC。BMC加载完成后，通过SPI总线读取Flash Code中设置的速率信息，SPI速率为25M，进而发送SPI命令修改Flash相应寄存器DRV1/DRV0数值来调节驱动能力为50%。随后将FM_BIOS_SPI_CONFIG拉高，CPLD收到该信号为高后，得知Flash驱动能力修改完成，将SPI Switch切换至PCH对应Channel，同时拉低FM_BIOS_SPI_EN信号并推动PCH Power起电，系统正常运行。

（4）按照SPI速率为50M编写BIOS Code，完成烧录。系统AC上电后，CPLD将PCH相关的Power启动时间延后，BMC正常进行加载，BMC加载过程中，维持FM_BIOS_SPI_CONFIG为低，CPLD接收到该信号为低时，通过FM_BIOS_SPI_SW信号将SPI Switch切换至BMC对应的Channel，并通过拉高FM_BIOS_SPI_EN信号告知BMC SPI Switch已切换至BMC。BMC加载完成后，通过SPI总线读取Flash Code中设置的速率信息，SPI速率为50M，进而发送SPI命令修改Flash相应寄存器DRV1/DRV0数值来调节驱动能力为75%。随后将FM_BIOS_SPI_CONFIG拉高，CPLD收到该信号为高后，得知Flash驱动能力修改完成，将SPI Switch切换至PCH对应Channel，同时拉低FM_BIOS_SPI_EN信号并推动PCH Power起电，系统正常运行。

（5）系统上电完成后，正常运行过程中若要修改Flash驱动能力用以测试稳定性，可通过BMC发送驱动调节命令。用户通过SSH访问BMC，发送命令调节BIOS Flash驱动能力为100%。BMC接收到命令后检测FM_POST_COMPLETE信号，此时FM_POST_COMPLETE信号为高，则代表BIOS程序已加载完成，可进行SPI Channel切换，随即将FM_BIOS_SPI_CONFIG拉低。CPLD接收到该信号为低时即通过FM_BIOS_SPI_SW信号将SPI Switch切换至BMC应的Channel，并通过FM_BIOS_SPI_EN信号告知BMC SPI Switch已切换至BMC，BMC接收到该信号后发送SPI命令修改Flash相应寄存器DRV1/DRV0数值设置驱动能力为100%。随后将FM_BIOS_SPI_CONFIG拉高，CPLD收到该信号为高后，得知Flash驱动能力修改完成，将SPISwitch切换至PCH对应Channel，同时拉低FM_BIOS_SPI_EN信号，整个过程中系统保持正常运行。若用户在系统在上电过程中下发命令通过BMC调节Flash驱动能力，BMC接收到命令后检测FM_POST_COMPLETE信号，此时FM_POST_COMPLETE信号为低，BMC则反馈无法进行修改。

请参考图4，图4为本发明提供的一种驱动能力调节装置的结构示意图，该驱动能力调节装置包括：

获取模块41，用于在服务器启动过程中南桥PCH上电之前，从基本输入输出系统BIOS Flash芯片中获取BIOS Flash芯片与PCH之间串行外设接口SPI总线的预设速率信息；

确定模块42，用于根据预设的速率与驱动能力值的对应关系，确定与预设速率信息匹配的目标驱动能力值；

配置模块43，用于通过SPI总线将BIOS Flash芯片的驱动能力配置为目标驱动能力值。

对于本发明实施例提供的驱动能力调节装置的介绍请参照前述的驱动能力调节方法的实施例，本发明实施例在此不再赘述。

请参考图5，图5为本发明提供的一种驱动能力调节设备的结构示意图，该驱动能力调节设备包括：

存储器51，用于存储计算机程序；

处理器52，用于执行计算机程序时实现如前述实施例中驱动能力调节方法的步骤。

对于本发明实施例提供的驱动能力调节设备的介绍请参照前述的驱动能力调节方法的实施例，本发明实施例在此不再赘述。

本发明还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如前述实施例中驱动能力调节方法的步骤。

对于本发明实施例提供的计算机可读存储介质的介绍请参照前述的驱动能力调节方法的实施例，本发明实施例在此不再赘述。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。还需要说明的是，在本说明书中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种驱动能力调节方法，其特征在于，包括：

2.根据权利要求1所述的驱动能力调节方法，其特征在于，所述在服务器启动过程中南桥PCH上电之前，从基本输入输出系统BIOS Flash芯片中获取所述BIOS Flash芯片与所述PCH之间串行外设接口SPI总线的预设速率信息具体为：

3.根据权利要求2所述的驱动能力调节方法，其特征在于，该驱动能力调节方法还包括：

4.根据权利要求3所述的驱动能力调节方法，其特征在于，所述响应于驱动能力配置指令，通过接口切换开关将所述BIOS Flash芯片的SPI接口连接至自身具体为：

5.根据权利要求4所述的驱动能力调节方法，其特征在于，所述判断所述PCH是否已经加载完成BIOS程序具体为：

若是，则判定所述PCH已经加载完成BIOS程序；

若否，则判定所述PCH未加载完成BIOS程序。

6.根据权利要求3所述的驱动能力调节方法，其特征在于，所述通过所述SPI总线将所述BIOS Flash芯片的驱动能力配置为所述驱动能力配置指令中指定的驱动能力值之后，该驱动能力调节方法还包括：

控制提示器提示驱动能力配置完成。

7.根据权利要求1至6任一项所述的驱动能力调节方法，其特征在于，应用于复杂可编程逻辑器件CPLD或基板管理控制器BMC。

8.一种驱动能力调节装置，其特征在于，包括：

9.一种驱动能力调节设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求1至7任一项所述驱动能力调节方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述驱动能力调节方法的步骤。