CN114020219B - 一种备电装置及其备电方法、介质 - Google Patents

Abstract

本申请公开了一种备电装置，该装置涉及计算机技术领域。该装置包括：控制器存储单元、BBU备电单元、超级电容备电单元、PSU供电单元。通过超级电容备电单元为控制器存储单元中的一个控制器短时间供电。同时，该备电过程利用两个控制器实现PSU供电单元掉电时刻，两个控制器间有效数据的标记和转移，确保PSU供电单元掉电时两个控制器中的有效数据能完全存储至系统盘中，保证了备电设备的可靠性。同时，避免了两个BBU为两个控制器备电出现的功率冗余现象，降低了系统备电成本。同时，本申请还提供了一种备电方法，应用于备电装置和介质，效果同上。

Description

一种备电装置及其备电方法、介质

技术领域

本申请涉及计算机技术领域，特别是涉及一种备电装置及其备电方法、介质。

背景技术

在大数据时代，随着计算机的不断发展，对计算机的存储功能的可靠性提出更高的要求。其中，为存储系统备电的备电装置的可靠性是极其重要的。现有的为控制器存储单元备电的备电装置，考虑到电源供应单元（Power Supply Unit，PSU）掉电后控制器中的缓存（cache）进行下盘操作，该下盘操作指的是：当PSU掉电时，将此时控制器中的数据存到系统盘中。进行下盘操作需要一定的时间，且下盘操作将控制器中的数据保存至系统盘中以确保掉电后控制器中的数据不会丢失。PSU掉电后控制器中的数据不丢失是备电设备可靠性的重要体现。现有的为控制器存储单元备电的装置一般选用两个备份电池单元（BackupBattery Unit，BBU）为备电装置中的每一个控制器备电，以确保存储掉电后控制器中的数据地存储过程正常进行。然而，两个BBU备电方案会增加备电成本。随着控制器运行功率的增加，为其备电的每一个BBU的功率都相应地增加，从而满足掉电过程的短时间内，备电装置降频前的功耗需求，而降频后下盘过程所需功率较低，因此产生了BBU的功率冗余。

因此，鉴于上述存在的问题，寻求一种可靠性高且功率低的备电装置是本领域技术人员竭力解决的问题。

发明内容

本申请的目的是提供一种备电装置及其备电方法、介质，用于提高备电装置的可靠性且降低备电设备的功率。

为解决上述技术问题，本申请提供一种备电装置，包括：控制器存储单元、BBU备电单元、超级电容备电单元、PSU供电单元；

BBU备电单元中含有BBU的个数和超级电容备电单元中含有超级电容的个数的总数与控制器存储单元中含有控制器的个数相等，且BBU备电单元至少含有一个BBU，控制器存储单元至少含有一个主控制器和一个从控制器且主控制器与从控制器一一对应连接；

PSU供电单元与控制器存储单元连接，BBU与控制器存储单元中的从控制器一一对应连接，超级电容备电单元与控制器存储单元中的主控制器一一对应连接。

优选地，控制器存储单元包括1个主控制器和1个从控制器，还包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管；

第一开关管的漏极与主控制器连接，第一开关管的源极与第二开关管的源极连接，第二开关管的漏极与超级电容备电单元连接，第三开关管的漏极与从控制器连接，第三开关管的源极与第四开关管的源极连接，第四开关管的漏极与超级电容备电单元连接，第五开关管的漏极与主控制器连接，第五开关管的源极与第六开关管的源极连接，第六开关管的漏极与BBU备电单元连接，第七开关管的漏极与从控制器连接，第七开关管的源极与第八开关管的源极连接，第八开关管的漏极与BBU备电单元连接。

优选地，主控制器包括：主CPU、主DDR4、主PCIe Switch；

主CPU与主DDR4连接，主CPU与主PCIe Switch连接，主DDR4与主PCIe Switch连接。

优选地，从控制器包括：从CPU、从DDR4、从PCIe Switch；

从CPU与从DDR4连接，从CPU与从PCIe Switch连接，从DDR4与从PCIe Switch连接。

为解决上述技术问题，本申请还提供了一种备电方法，应用于上述提及的备电装置包括：

当PSU供电单元掉电时，获取有效数据，其中，有效数据为在PSU供电单元掉电时未进行备份的数据；

将有效数据转移至从控制器；

当有效数据转移完成后，断开与超级电容备电单元的连接；

控制从控制器将有效数据存储至系统盘；

当有效数据全部存储至系统盘后，控制从控制器与BBU备电单元断开连接。

优选地，获取有效数据之后，还包括：

标记有效数据；

判断标记后的有效数据的数据量是否满足预设条件；

若是，则进入将有效数据转移至从控制器的步骤。

优选地，在所述当所述有效数据转移完成后，断开与超级电容备电单元的连接之后，还包括：

撤销标记所述有效数据。

为解决上述技术问题，本申请还提供了一种备电设备，应用于上述备电方法，包括：

获取模块，用于当PSU供电单元掉电时，获取有效数据，其中，所述有效数据为在PSU供电单元掉电时未进行备份的数据；

转移模块，用于将所述有效数据转移至从控制器；

断开模块，用于当所述有效数据转移完成后，断开与超级电容备电单元的连接；

第一控制模块，用于控制所述从控制器将所述有效数据存储至系统盘；

第二控制模块，用于当所述有效数据全部存储至所述系统盘后，控制所述从控制器与BBU备电单元断开连接。

为解决上述技术问题，本申请还提供了一种备电设备，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现备电方法的步骤。

为解决上述技术问题，本申请还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时，实现上述全部备电方法的步骤。

本申请所提供的一种备电装置，该装置包括：控制器存储单元、BBU备电单元、超级电容备电单元、PSU供电单元。通过超级电容备电单元为控制器存储单元中的一个控制器短时间供电。同时，该备电过程利用两个控制器实现PSU供电单元掉电时刻，两个控制器间有效数据的标记和转移，确保PSU供电单元掉电时两个控制器中的有效数据能完全存储至系统盘中，保证了备电设备的可靠性。同时，避免了两个BBU为两个控制器备电出现的功率冗余现象，降低了系统备电成本。本申请还提供了一种备电方法，应用于备电装置和介质，效果同上。

附图说明

为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的第一种备电装置结构图；

图2为本申请实施例所提供的一种备电装置外围电路图；

图3为本申请实施例所提供的一种备电装置中控制器存储单元中主控制器的结构图；

图4为本申请实施例所提供的一种备电装置中控制器存储单元中从控制器的结构图；

图5为本申请实施例所提供的一种备电方法流程图；

图6为本申请实施例所提供的第一种备电设备结构图；

图7为本申请实施例所提供的第二种备电设备结构图。

其中，10为控制器存储单元，11为BBU备电单元，12为超级电容备电单元，13为PSU供电单元，30为主控制器，31为主CPU，32为主DDR4，33为主PCIe Switch，40为从控制器，41为从CPU，42为从DDR4，43为从PCIe Switch。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。

本申请的核心是提供一种备电装置及其备电方法、介质，其能够提高备电装置的可靠性且降低备电设备的功率。

为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。

本申请设计了一种备电装置，其主要应用于双控制器存储设备。备电装置中包括了BBU备电单元11与超级电容备电单元12。BBU备电单元11和超级电容备电单元12与PSU供电单元13协调配合，通过本申请提供的备电方法实现供点以及备电的完美切换。本申请提供的备电方法摒弃了现有的备电装置中BBU备电单元11的设计冗余的缺陷，充分发挥了BBU的备电能力，同时超级电容拥有短时间内对大功率设备供电的能力，实现了降低BBU备电成本的同时，提高备电装置的可靠性。

在大数据时代，随着计算机的不断发展，对计算机的存储功能的可靠性提出更高的要求。其中，为存储系统备电的备电装置的可靠性是极其重要的。现有的为控制器存储单元10备电的备电装置，考虑到PSU掉电后控制器中的cache进行下盘操作，该下盘操作指的是：当PSU掉电时，将此时控制器中的数据存到系统盘中。进行下盘操作需要一定的时间，且下盘操作将控制器中的数据保存至系统盘中以确保掉电后控制器中的数据不会丢失。PSU掉电后控制器中的数据不丢失是备电设备可靠性的重要体现。现有的为控制器存储单元10备电的装置一般选用两个BBU为备电装置中的每一个控制器备电，以确保存储掉电后控制器中的数据地存储过程正常进行。

为了有效解决上述现有的备电装置出现的问题，本发申请提供了一种备电装置，该装置包括：控制器存储单元10、BBU备电单元11、超级电容备电单元12和PSU供电单元13四部分。通过超级电容拥有短时间内对大功率设备供电的能力，为控制器存储单元10中的主控制器30进行短时间备电的操作，实现对此时控制器存储单元10中的主控制器30中的数据进行备份操作。此外，该备电装置利用主控制器30和从控制器40之间的镜像备份数据特性，实现当PSU供电单元13掉电时，主控制器30和从控制器40之间有效数据的标记以及转移，确保PSU供电单元13掉电时刻控制器存储单元10中的主控制器30和从控制器40中的有效数据能够完全存储在系统盘中，保证了低成本备电方法的可靠性。

图1为本申请实施例所提供的第一种备电装置结构图。如图1所示，该备电装置包括：控制器存储单元10、BBU备电单元11、超级电容备电单元12、PSU供电单元13。BBU备电单元11中含有BBU的个数和超级电容备电单元12中含有超级电容的个数的总数与控制器存储单元10中含有控制器的个数相等，且BBU备电单元11至少含有一个BBU，控制器存储单元10至少含有一个主控制器30和一个从控制器40且主控制器30与从控制器40一一对应连接。PSU供电单元13与控制器存储单元10连接，BBU与控制器存储单元10中的从控制器40一一对应连接，超级电容备电单元12与控制器存储单元10中的主控制器30一一对应连接。

本申请提及的备电装置，在正常工作时PSU供电单元13为控制器存储单元10中的主控制器30以及从控制器40供电，同时PSU供电单元13为备电装置中的BBU备电单元11与超级电容备电单元12供电并给其充电。当PSU供电单元出现异常掉电时，BBU备电单元11与超级电容备电单元12分别为各自匹配的控制器备电。需要说明的是，超级电容备电单元12一般为主控制器30备电，以确保在短时间内正常标记、转移有效数据；BBU备电单元11一般为从控制器40备电，以确保从控制器40将主控制器30中转移过来的有效数据能够准确无误的存储到系统盘中。

在本实施例中，对于上述提及的主控制器30的个数可以为多个，相应的与主控制器30一一对应连接的从控制器40也可以为多个。在本申请中，在提及的备电装置中设计控制器存储单元10，在该控制器存储单元10中包含主控制器30和从控制器40，同时在本申请提及的备电装置中也包括BBU备电单元11、超级电容备电单元12、PSU供电单元13四部分。由于控制器存储单元10中的主控制器30和从控制器40的具有镜像备份的特性，主控制器30和从控制器40能实现在标记、转移有效数据的同时进行备份数据的操作。

本申请所提供的一种备电装置，该装置包括：控制器存储单元10、BBU备电单元11、超级电容备电单元12、PSU供电单元13。通过超级电容备电单元12为控制器存储单元10中的一个控制器短时间供电。同时，该备电过程利用两个控制器实现PSU供电单元13掉电时刻，两个控制器间有效数据的标记和转移，确保PSU供电单元13掉电时两个控制器中的有效数据能完全存储至系统盘中，保证了备电设备的可靠性。同时，避免了两个BBU为两个控制器备电出现的功率冗余现象，降低了系统备电成本。

为了更好地说明该备电装置，以下实施例以控制器存储单元10中含有一个主控制器30和一个从控制器40为例。图2为本申请实施例所提供的一种备电装置外围电路图。在上述实施例的基础上，作为一种更优的实施例，如图2所示，在本实施例中备电装置还包括：第一开关管Q1、第二开关管Q2、第三开关管Q3、第四开关管Q4、第五开关管Q5、第六开关管Q6、第七开关管Q7、第八开关管Q8。

第一开关管Q1的漏极与主控制器30连接，第一开关管Q1的源极与第二开关管Q2的源极连接，第二开关管Q2的漏极与超级电容备电单元12连接，第三开关管Q3的漏极与从控制器40连接，第三开关管Q3的源极与第四开关管Q4的源极连接，第四开关管Q4的漏极与超级电容备电单元12连接，第五开关管Q5的漏极与主控制器30连接，第五开关管Q5的源极与第六开关管Q6的源极连接，第六开关管Q6的漏极与BBU备电单元11连接，第七开关管Q7的漏极与从控制器40连接，第七开关管Q7的源极与第八开关管Q8的源极连接，第八开关管Q8的漏极与BBU备电单元11连接。

在本实施例中提及的全部开关管，可以为NMOS管，也可以为PMOS管，还可以为三极管，只要是能接受单片机、MCU、PWM发生器以及其他控制模块发出的信号即可。对于该信号，可以是以“0”或“1”输出的高低电平，也可以为能够通过开关管的模拟信号，该模拟信号可以为电压信号，也可以为电流信号。在本实施例中对于如何控制开关管的开启和关断，当单片机、MCU、PWM发生器以及其他控制模块发出的信号为以“0”或“1”输出的高低电平时，该控制方式可以为当开关管接收到“0”信号时将开关管关断，也可以为当开关管接收到“1”信号时将开关管关断；当单片机、MCU、PWM发生器以及其他控制模块发出的信号为模拟信号时，还可以为判断该电流信号或电压信号通过PWM发生器产生的波形的占空比，当占空比超过80%或60%时将开关管关断，也可以是当占空比未超过80%或60%时将开关管关断，可根据具体实施场景确定其实施方式，在本实施例中不作限定。

在本实施例中，将控制器存储单元10中的主控制器30和从控制器40以及超级电容备电单元12和BBU备电单元11通过第一开关管Q1、第二开关管Q2、第三开关管Q3、第四开关管Q4、第五开关管Q5、第六开关管Q6、第七开关管Q7以及第八开关管Q8连接。

需要说明的是，超级电容备电单元12中的超级电容在此处作为BBU备电单元11中BBU的替代备电单元，需要满足短时间内的放电功率跟BBU相当，一般单个超级电容的电压为2.5V左右，在本申请中通过超级电容的串联或并联或串联、并联结合的方式，实现超级电容产生12V的直流电压以及1000W以上输出功率，同时，需要注意的是，超级电容在应用时需保证温度不能过高，在超级电容附近要设置有散热保护装置。为了保证备电过程顺利进行，通过单片机、MCU、PWM发生器以及其他控制模块对于上述提及的八个开关管的开启与关断来实现超级电容备电单元12和BBU备电单元11与主控制器30和从控制器40的匹配，使得本申请所提供的备电装置能处于一个良好的工作电路环境中。为了使得该工作电路环境更优，八个开关管可以替换为八个NMOS管，具体为第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管以及第八NMOS管。且该八个NMOS管的连接方式如下：

第一NMOS管的漏极与主控制器30连接，第一NMOS管的源极与第二NMOS管的源极连接，第二NMOS管的漏极与超级电容备电单元12连接，第三NMOS管的漏极与从控制器40连接，第三NMOS管的源极与第四NMOS管的源极连接，第四NMOS管的漏极与超级电容备电单元12连接，第五NMOS管的漏极与主控制器30连接，第五NMOS管的源极与第六NMOS管的源极连接，第六NMOS管的漏极与BBU备电单元11连接，第七NMOS管的漏极与从控制器40连接，第七NMOS管的源极与第八NMOS管的源极连接，第八NMOS管的漏极与BBU备电单元11连接。

图3为本申请实施例所提供的一种备电装置中控制器存储单元中主控制器的结构图。图4为本申请实施例所提供的一种备电装置中控制器存储单元中从控制器的结构图。在上述实施例的基础上，作为一种更优的实施例，上述实施例中提及了控制器存储单元10中的主控制器30和从控制器40，该主控制器30和从控制器40的结构如图3和图4所示。其中，主控制器30包括：主CPU31、主DDR432、主PCIe Switch33。主CPU31与主DDR432连接，主CPU31与主PCIe Switch33连接，主DDR432与主PCIe Switch33连接。从控制包括：从CPU41、从DDR442、从PCIe Switch43。从CPU41与从DDR442连接，从CPU41与从PCIe Switch43连接，从DDR442与从PCIe Switch43连接。

在本实施例中提及的中央处理器（Central Processing Unit / Processor，CPU）能够根据接收到的指令的功能，产生相应的操作控制信号，并发给相应的器件或单元，从而控制这些器件或单元按接收到指令的完成指令对应的动作。

双倍速率同步动态随机存储器（Double Data Rate，DDR4）是新一代的存储器，DDR4相比DDR3最大的区别有三点:相比于DDR3的8bit预取机制，DDR4为16bit预取机制，意味着同样内核频率下理论速度是DDR3的两倍；DDR4具有更可靠的传输规范，传输数据的可靠性进一步提升；DDR4的工作电压降为1.2V，相比于DDR3产生更小的功耗，降低成本。

高速串行计算机扩展总线交换机（PCIe Switch）要通过高速串行计算机扩展总线标准（peripheral component interconnect express，PCI-express）进行工作。该PCI-express是由英特尔公司提出的。PCIe属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持电源管理，计算机错误报告，计算机端对端的数据高可靠性传输以及热插拔电路等。

本申请提供的备电设备能够实现在PSU供电单元13掉电时刻选择出控制器存储单元10中的主控制器30和从控制器40之间未备份的有效数据，利用了镜像通道的PCIeSwitch在DDR4之间快速传输数据的特性，将该时刻前主控制器30中的主DDR432正在读写的有效数据进行标记，并将标记后的有效数据转移至从控制器40的从DDR442中存储，该存储过程可在短时间内完成，该段时间的具体时长可为10s、15s或20s，在本实施例中对于该时间段的具体时长不作限定，可通过具体实施场景进行设置合适的时长。同时，超级电容备电单元12中的超级电容可在短时间内给主控制器30提供所需的功率，存储过程完成后主控制器30自动下电。存储过程结束后从控制器40中的从DDR442完成下盘操作，其中，从控制器40由BBU备电单元11为其供电，在从DDR442中的下盘过程可缓慢降低CPU工作频率，确保从DDR442中的有效数据全部备份在系统盘中。本实施例有效利用了控制器存储单元10中的主控制器30和从控制器40的镜像特性以及超级电容备电单元12中的超级电容的短时供电特性，实现了高可靠备份有效数据的同时降低BBU的备电成本。

在备电过程中，服务器端将有效数据写到主控制器30中的主DDR432中，主控制器30分析有效数据的类型、用途、更新或保存的地址等，如果判断有效数据为写类型，主控制器30的主DDR432保存该有效数据，同时把有效数据写入硬盘，主控制器30向服务器端反馈有效数据成功写入硬盘的信息，当服务器端接收到有效数据成功写入硬盘的信息即意味着完成一次有效写操作，同时该有效数据的类型由写类型转换成为读类型。

图5为本申请实施例所提供的一种备电方法流程图。在上述实施例的基础上，本申请还提供了一种应用于上述备电装置的备电方法，该备电方法包括：

S50：当PSU供电单元掉电时，获取有效数据，其中，所述有效数据为在PSU供电单元掉电时未进行备份的数据；

S53：将所述有效数据转移至从控制器；

S54：当所述有效数据转移完成后，断开与超级电容备电单元的连接；

S56：控制所述从控制器将所述有效数据存储至系统盘；

S57：当所述有效数据全部存储至所述系统盘后，控制所述从控制器与BBU备电单元断开连接。

当PSU供电单元发生意外掉电的瞬间，PSU供电单元内部的电容会支撑备电装置正常工作3ms作为防抖设计，在这3ms 的时间段中，主控制器会执行实时读写数据识别，并且以实时数据转移时间最短为原则分别做出超级电容备电单元、BBU备电单元的备电策略；当掉电PSU供电单元3ms后，一方面超级电容备电单元与BBU备电单元备电策略为各自对接的主控制器或从控制器备电，另一方面对主控制器和从控制器进行降功率的操作，其中，外部装置的降功率操作包括输入输出单元掉电与关闭外部装置用于散热的电风扇，其中关于主控制器中的主CPU以及从控制器中的从CPU相关的降功率操作为CPU降频，此时仅保留CPU控制有效数据镜像备份的相关操作，实现主DDR4和从DDR4之间通过PCIe Switch镜像转移实时数据；超级电容备电单元为主控制器提供约10s左右的转移有效数据的时间，这段时间足够实现有效数据通过PCIe Switch进行高速数据转移，有效数据转移完成后主控制器断电。相比于传统的备电方法，有效数据转移完成后在从控制器中需要对更多的数据进行下盘操作，因此将之前关闭的风扇再打开一部分，同时关闭PCIE Switch数据转移通道以实现降低功耗的目的，当从DDR4中将有效数据全部缓存后断电，此时就完成了有效数据的备份。

在上述实施例的基础上，作为一种更优的实施例，获取有效数据之后，还包括：

S51：标记所述有效数据；

S52：判断标记后的所述有效数据的数据量是否满足预设条件；

若是，则进入S53的步骤。

本申请实施例还提供一种更优的实施例，在当有效数据转移完成后，断开与超级电容备电单元的连接之后，还包括：

S55：撤销标记所述有效数据。

在本实施例中，由于主控制器和从控制器中的主CPU和从CPU均为多核处理器，能实现在同一时刻处理不同数据。因此，在多个输入输出单元的数据块中进行有效数据写入主控制器和从控制器的过程中，主控制器和从控制器分别处理不同数据块的有效数据，使得当前时刻主DDR4和从DDR4中的数据量存在差异。因此在数据处理过程中，分别对当前时刻的主CPU和从CPU正在处理的数据进行标记，当其中一个数据块中的数据已完全写入主控制器的主DDR4中，并且有效数据完全镜像备份至从控制器的从DDR4后，将标记的有效数据取消标记。当PSU供电单元掉电的瞬间，分别计算出主控制器和从控制器中标记数据所占内存的大小，并对两个控制器中的标记数据大小进行对比，标记数据所占内存更小的控制器为主控制器，用于被转移有效数据。

在上述实施例中，对于备电方法进行了详细描述，本申请还提供备电设备对应的实施例。

图6为本申请实施例所提供的第一种备电设备结构图。如图6所示，本申请还提供了一种备电设备，包括：

获取模块60，用于当PSU供电单元掉电时，获取有效数据，其中，有效数据为在PSU供电单元掉电时未进行备份的数据；

转移模块61，用于将有效数据转移至从控制器；

断开模块62，用于当有效数据转移完成后，断开与超级电容备电单元的连接；

第一控制模块63，用于控制从控制器将有效数据存储至系统盘；

第二控制模块64，用于当有效数据全部存储至系统盘后，控制从控制器与BBU备电单元断开连接。

本申请提供了一种备电设备与备电方法，在PSU供电单元掉电过程充分利用主控制器和从控制器的镜像特性，快速实现控制器对有效数据的标记和转移，减小了掉电时刻有效数据备份的重复性。并利用镜像通道在主控制器和从控制器之间转移有效数据，该操作可以提高有效数据的存储速度，实现该目的只需在短时间提供大功率供电即可，因此，根据此情况设计了超级电容备电单元。通过超级电容备电单元中的超级电容的短时间内快速备电功能替代一个BBU，从而减少了备电设备的成本。然而BBU在备电过程中，对于BBU的充电需要消耗大量功率，但BBU的放电在主控制器和从控制器降频后消耗功率减少，由此造成备电功率冗余，而超级电容的备电只需短时间充满电量即可，因此设置超级电容备电单元可有效减少功率冗余，进一步节约备电设备的成本。

由于设备部分的实施例与方法部分的实施例相互对应，因此设备部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。

图7为本申请实施例所提供的第二种备电设备结构图，如图7所示，备电设备包括：

存储器70，用于存储计算机程序；

处理器71，用于执行计算机程序时实现如上述实施例中所提到的备电方法的步骤。

本实施例提供的备电设备可以包括但不限于智能手机、平板电脑、笔记本电脑或台式电脑等。

其中，处理器71可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器71可以采用DSP(Digital Signal Processing，数字信号处理)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable Logic Array，可编程逻辑阵列)中的至少一种硬件形式来实现。处理器71也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称CPU(Central ProcessingUnit，中央处理器)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器71可以在集成有GPU(Graphics Processing Unit，图像处理器)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器71还可以包括AI(Artificial Intelligence，人工智能)处理器，该AI处理器用于处理有关机器学习的计算操作。

存储器70可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器70还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器70至少用于存储以下计算机程序，其中，该计算机程序被处理器71加载并执行之后，能够实现前述任意一个实施例公开的备电方法的相关步骤。另外，存储器70所存储的资源还可以包括操作系统和数据等，存储方式可以是短暂存储或者永久存储。其中，操作系统可以包括Windows、Unix、Linux等。

在一些实施例中，备电设备还可包括有显示屏、输入输出接口、通信接口、电源以及通信总线。

本领域技术人员可以理解，图7中示出的结构并不构成对备电设备的限定，可以包括比图示更多或更少的组件。

本申请实施例提供的备电设备，包括存储器70和处理器71，处理器71在执行存储器存储的程序时，能够实现上述提及的备电方法。

最后，本申请还提供一种计算机可读存储介质对应的实施例。计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述方法实施例记载的步骤。

可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。

以上对本申请所提供的备电装置进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内 。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (9)

1.一种备电装置，其特征在于，包括：控制器存储单元（10）、BBU备电单元（11）、超级电容备电单元（12）、PSU供电单元（13）；

所述BBU备电单元（11）中含有BBU的个数和所述超级电容备电单元（12）中含有超级电容的个数的总数与所述控制器存储单元（10）中含有控制器的个数相等，且所述BBU备电单元（11）至少含有一个所述BBU，所述控制器存储单元（10）至少含有一个主控制器（30）和一个从控制器（40）且所述主控制器（30）与所述从控制器（40）一一对应连接；

所述PSU供电单元（13）与所述控制器存储单元（10）连接，所述BBU与所述控制器存储单元（10）中的所述从控制器（40）一一对应连接，所述超级电容备电单元（12）与所述控制器存储单元（10）中的所述主控制器（30）一一对应连接；

所述控制器存储单元（10）包括1个所述主控制器（30）和1个所述从控制器（40），还包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管；

所述第一开关管的漏极与所述主控制器（30）连接，所述第一开关管的源极与所述第二开关管的源极连接，所述第二开关管的漏极与所述超级电容备电单元（12）连接，所述第三开关管的漏极与所述从控制器（40）连接，所述第三开关管的源极与所述第四开关管的源极连接，所述第四开关管的漏极与所述超级电容备电单元（12）连接，所述第五开关管的漏极与所述主控制器（30）连接，所述第五开关管的源极与所述第六开关管的源极连接，所述第六开关管的漏极与所述BBU备电单元（11）连接，所述第七开关管的漏极与所述从控制器（40）连接，所述第七开关管的源极与所述第八开关管的源极连接，所述第八开关管的漏极与所述BBU备电单元（11）连接。

2.根据权利要求1所述的备电装置，其特征在于，所述主控制器（30）包括：主CPU（31）、主DDR4（32）、主PCIe Switch（33）；

所述主CPU（31）与所述主DDR4（32）连接，所述主CPU（31）与所述主PCIe Switch（33）连接，所述主DDR4（32）与所述主PCIe Switch（33）连接。

3.根据权利要求1所述的备电装置，其特征在于，所述从控制器（40）包括：从CPU（41）、从DDR4（42）、从PCIe Switch（43）；

所述从CPU（41）与所述从DDR4（42）连接，所述从CPU（41）与所述从PCIe Switch（43）连接，所述从DDR4（42）与所述从PCIe Switch（43）连接。

4.一种备电方法，其特征在于，应用于权利要求1至3任意一项所述的备电装置，该方法包括：

当PSU供电单元掉电时，获取有效数据，其中，所述有效数据为在PSU供电单元掉电时未进行备份的数据；

将所述有效数据转移至从控制器；

当所述有效数据转移完成后，断开与超级电容备电单元的连接；

控制所述从控制器将所述有效数据存储至系统盘；

当所述有效数据全部存储至所述系统盘后，控制所述从控制器与BBU备电单元断开连接。

5.根据权利要求4所述的备电方法，其特征在于，所述获取有效数据之后，还包括：

标记所述有效数据；

判断标记后的所述有效数据的数据量是否满足预设条件；

若是，则进入所述将所述有效数据转移至从控制器的步骤。

6.根据权利要求5所述的备电方法，其特征在于，在所述当所述有效数据转移完成后，断开与超级电容备电单元的连接之后，还包括：

撤销标记所述有效数据。

7.一种备电设备，其特征在于，应用于权利要求4至6任意一项所述的备电方法，包括：

获取模块，用于当PSU供电单元掉电时，获取有效数据，其中，所述有效数据为在PSU供电单元掉电时未进行备份的数据；

转移模块，用于将所述有效数据转移至从控制器；

断开模块，用于当所述有效数据转移完成后，断开与超级电容备电单元的连接；

第一控制模块，用于控制所述从控制器将所述有效数据存储至系统盘；

第二控制模块，用于当所述有效数据全部存储至所述系统盘后，控制所述从控制器与BBU备电单元断开连接。

8.一种备电设备，其特征在于，包括：

存储器，用于存储计算机程序；

处理器，用于执行所述计算机程序时实现如权利要求4至6任意一项所述的备电方法的步骤。

9.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求4至6任意一项所述的备电方法的步骤。

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