CN113965217B - 一种双通道、单通道s/c/x三波段宽带单比特数字测频接收机 - Google Patents

Abstract

本发明公开了一种双通道、单通道S/C/X三波段宽带单比特数字测频接收机。双通道接收机由两条相同且并联设置的S/C/X三波段宽带单比特数字测频接收链路组成，其中一条链路包括：射频链路模块、采样模块(含比较器)、FFT计算模块、以及精度估计模块，可以同时接两种极化天线用以接收S/C/X三波段辐射信号，由比较器对射频链路模块输出的连续波信号进行快速1‑bit量化，由FPGA芯片自带的吉比特接收器接收量化后输出的1‑bit信号并在FPGA中进行快速运算进而输出频率编码并给出两路极化检波信号。单通道接收机由双通道接收机中的一条链路组成。本发明提供的两种接收机具有结构简单、体积小、测频实时性好、测频准确性好、抗噪声能力强、动态范围大的优点。

Description

一种双通道、单通道S/C/X三波段宽带单比特数字测频接收机

技术领域

本发明涉及测频接收机技术领域，特别涉及一种双通道、单通道S/C/X三波段宽带单比特数字测频接收机。

背景技术

传统的测频接收机主要为模拟方式和数字方式。模拟方式包括晶体接收机、超外差接收机、IFM接收机、信道化接收机、压缩(微扫)接收机等。

这些接收机都需要通过晶体检波器将模拟信号转换为视频信号再作进一步处理，且电路系统庞大，不能处理多个同时到达信号，且这些模拟方法均存在温度漂移、增益变化或直流电平漂移等问题。

数字方式则采用模数转换器(ADC)对信号进行采样进而变为数字信号，再作进一步处理。数字测频接收机主要包括数字信道化接收机等，这些数字的方法受到模拟电路的影响很小，可以产生稳定的结果，但数字方法存在的问题是，随着ADC带宽越来越大精度越来越高，后端信号处理模块的处理速度跟不上高速ADC的输出速率，导致接收机在高速采样(大瞬时带宽)和实时处理以及资源占用方面存在矛盾，这意味着想要加快接收机的处理速度，必须要增加芯片的资源规模甚至多片芯片协同工作，这也增加硬件成本。此外，无论是模拟接收机还是数字接收机其硬件电路规模都是非常大的。因此，单比特数字测频接收机作为一种折中的技术处理方案，在一定程度上解决了这种矛盾。而传统的单比特测频接收机，受器件以及设计思路影响，接收机处理带宽依旧有限，且在高达6GHz的大带宽输入条件下很难做到精确估计信号频率。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种双通道、单通道S/C/X三波段宽带单比特数字测频接收机。

本发明的第一方面，提供了一种双通道S/C/X三波段宽带单比特数字测频接收机，包括两条相同且并联设置的S/C/X三波段宽带单比特数字测频接收链路，所述S/C/X三波段宽带单比特数字测频接收链路包括：

射频链路模块，用于将接收的S/C/X波段射频信号划分为S/C波段射频信号和X波段射频信号，并对所述S/C波段射频信号进行滤波和放大处理，对所述X波段射频信号进行滤波、放大和下变频处理以获取X波段中频信号；

采样模块，包括第一比较器、第一GTH模块、第一移位寄存器、第二比较器、第二GTH模块和第二移位寄存器，其中所述第一GTH模块、所述第一移位寄存器、所述第二GTH模块和所述第二移位寄存器均由FPGA芯片提供；所述第一比较器的一个输入端与所述射频链路模块的输出端连接，接收所述射频链路模块输出的所述S/C波段射频信号，另一个输入端与GND端连接，所述第一比较器的输出端与所述第一GTH模块的输入端连接，所述第一GTH模块的输出端与所述第一移位寄存器的输入端连接；所述第二比较器的一个输入端与所述射频链路模块的输出端连接，接收所述射频链路模块输出的所述X波段中频信号，另一个输入端与GND端连接，所述第二比较器的输出端与所述第二GTH模块的输入端连接，所述第二GTH模块的输出端与所述第二移位寄存器的输入端连接；其中所述第一比较器和所述第二比较器的带宽分别大于其接收的所述S/C波段射频信号和所述X波段中频信号的最大频率；所述第一GTH模块和所述第二GTH模块的接收速率分别大于其接收的所述S/C波段射频信号和所述X波段中频信号最大频率的2倍，且串并转换比例均为1：64；

FFT计算模块，包括第一FFT计算模块和第二FFT计算模块，所述第一FFT计算模块的输入端与所述第一移位寄存器的输出端连接，所述第二FFT计算模块的输入端与所述第二移位寄存器的输出端连接；所述FFT计算模块由所述FPGA芯片提供；

精度估计模块，用于接收所述第一FFT计算模块和所述第二FFT计算模块输出的信号频域数据，对信号频率进行精确估计，并输出测频结果；所述精度估计模块由所述FPGA芯片提供。

根据本发明的实施例，至少具有如下技术效果：

(1)本接收机可同时对极化天线接收的双通道S/C/X三波段信号进行瞬时测频，瞬时带宽由FPGA芯片上的GTH模块的传输速率所决定，本接收机的最大瞬时带宽大于6GHz；

(2)本接收机上的GTH模块、移位寄存器、FFT计算模块、精度估计模块均由FPGA芯片提供，与采样模块中比较器模块共同组成数字模块电路；而射频链路模块电路尺寸与数字模块电路尺寸一致，可与数字模块电路上下扣合组成一体，所以硬件规模小，成本较低；

(3)本接收机调整测频带宽可通过调节FPGA芯片上的GTH模块的传输速率，而GTH的传输速率可直接通过软件进行更改，而不必接收机的电路进行改动；

(4)本接收机上的比较器设计直接与GND端比较，所以采样所得数据功率稳定，抗噪声能力强。

本发明的第二方面，提供了一种单通道S/C/X三波段宽带单比特数字测频接收机，包括本发明第一方面中的一条所述S/C/X三波段宽带单比特数字测频接收链路。

根据本发明的实施例，至少具有如下技术效果：

(1)本接收机可对全向天线接收的单通道S/C/X三波段信号进行瞬时测频，瞬时带宽由FPGA芯片上的GTH模块的传输速率所决定，本接收机的最大瞬时带宽大于6GHz；

(2)本接收机上的GTH模块、移位寄存器、FFT计算模块、精度估计模块均由FPGA芯片提供，与采样模块中比较器模块共同组成数字模块电路；而射频链路模块电路尺寸与数字模块电路尺寸一致，可与数字模块电路上下扣合组成一体，所以硬件规模小，成本较低；

(3)本接收机调整测频带宽可通过调节FPGA芯片上的GTH模块的传输速率，而GTH的传输速率可直接通过软件进行更改，而不必对接收机的电路进行改动；

(4)本接收机上的比较器设计直接与GND端比较，所以采样所得数据功率稳定，抗噪声能力强。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明实施例提供的双通道S/C/X三波段宽带单比特数字测频接收机的结构示意图；

图2为本发明实施例提供的16点分裂基FFT运算流图；

图3为本发明实施例提供的超分辨率估计模块的运算流程示意图；

图4为本发明实施例提供的射频链路模块的S21曲线示意图；

图5为本发明实施例提供的双通道S/C/X三波段宽带单比特数字测频接收机的实物图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

参照图1，提供了一种双通道S/C/X三波段宽带单比特数字测频接收机，包括两条完全相同且为并联设置的S/C/X三波段宽带单比特数字测频接收链路，以其中的一条S/C/X三波段宽带单比特数字测频接收链路为例进行说明，链路包括：射频链路模块、采样模块、FFT计算模块和精度估计模块，具体的：

射频链路模块，用于将接收的S/C/X波段射频信号划分为S/C波段射频信号和X波段射频信号，并对S/C波段射频信号进行滤波和放大处理，对X波段射频信号进行滤波、放大和下变频处理以获得X波段中频信号。

在射频链路模块中，S/C/X波段射频信号来自于极化天线接收的信号，极化天线一般分为水平和垂直极化，本实施例提供的双通道S/C/X三波段宽带单比特数字测频接收机同时接收两种极化信号，避免漏信号。

作为一种可选的实施方式，射频链路模块包括低噪声放大器、功分器、第一射频链路和第二射频链路；低噪声放大器与功分器连接，功分器用于将S/C/X波段射频信号等分成两路相同的信号以作进一步地划分为S/C波段射频信号和X波段射频信号；功分器分别与第一射频链路和第二射频链路连接，第一射频链路和第二射频链路之间并联。第一射频链路包括按照顺序依次串联的：π型网络、低通滤波器、低噪声放大器、高通滤波器、低噪声放大器，得到处理后的S/C波段射频信号。第二射频链路包括按照顺序依次串联的：π型网络、高通滤波器、低噪声放大器、低通滤波器、混频器(混频器接入12.5GHz的本振，用于进行变频，取下变频)、低通滤波器、低噪声放大器、低噪声放大器，得到处理后的X波段中频信号。在经过π型网络时，S/C和X两部分信号的频率一致，S/C部分经过滤波器组合之后滤除2.7-6.2GH以外的信号；X部分先通过滤波器组合滤除8-12GH以外的信号，再通过混频器将8-12GHz信号下变频至0.5-4.5GHz，最后滤除由混频产生的高频信号，只保留0.5-4.5GHz的通带，将X波段射频信号下频至0.5-4.5GHz的目的一方面为了与采样模块中的第二GTH模块的采样频率之间满足奈奎斯特采样定理，另一方面为了尽量避开直流分量对信号检测的影响。本射频链路模块的内部设计具有通道内增益平坦度好和功耗小的优点。

采样模块，包括并联设置的第一比较器(对应图1中的比较器1)、第一GTH模块(对应图1中的GTH1)、和第一移位寄存器，以及并联设置的第二比较器(对应图1中的比较器2)、第二GTH模块(对应图1中的GTH2)、和第二移位寄存器。第一比较器的一个输入端与射频链路模块的输出端连接，接收S/C波段射频信号，另一个输入端与GND端(模拟地端)连接，第一比较器的输出端与第一GTH模块的输入端连接，第一GTH模块的输出端与第一移位寄存器的输入端连接；第二比较器的一个输入端与射频链路模块的输出端连接，接收X波段中频信号，另一个输入端与GND端连接，第二比较器的输出端与第二GTH模块的输入端连接，第二GTH模块的输出端与第二移位寄存器的输入端连接；第一GTH模块、第一移位寄存器、第二GTH模块、和第二移位寄存器均为FPGA芯片内部集成；第一比较器和第二比较器的带宽分别大于射频链路模块输出的S/C波段射频信号和X波段中频信号的最大频率；第一GTH模块和第二GTH模块的传输速率分别大于射频链路模块输出的S/C波段射频信号和X波段中频信号的最大频率的2倍；

作为一种可选的实施方式，本文所选用的FPGA芯片为XCKU035-FBVA676-2I芯片，需要说明的是，该芯片为工业级芯片，最大传输速率比最高速的同类别商用FPGA芯片略低，但由于其具有小型化，耐高温，低功耗的特点，并且其传输速率满足设计要求，所以选该FPGA芯片。该芯片上所集成的GTH模块(特指FPGA芯片上的吉比特收发器)的传输速率最高可设为12.5GHz，于是等效的最高瞬时输入带宽为6.25GHz。

在采样模块中，两个比较器的作用是为了将信号转换为只有高低电平的连续差分方波信号，差分方波信号被XCKU035-FBVA676-2I芯片中的GTH模块识别并接收。两个比较器选用AD公司的ADCMP572芯片，其输入适应带宽为8GHz，适应的最小脉宽可达80ps，延迟低至150ps。输入适应带宽是由比较器芯片的类型而决定，8GHz已能够满足要求。GTH模块的作用是对信号进行采样和串并转换，其传输速率可通过软件配置进行调整，但可设定的传输速率必须与射频链路模块输出的S/C波段射频信号和X波段中频信号之间满足奈奎斯特定理。优选的，两个GTH模块的传输模式均为无协议传输，传输速率设为最高的12.5Gbps，等效的最高瞬时输入带宽为6.25GHz。两个GTH模块内部设置的串并转换比例设为1：64，所以两个GTH模块输出的随路时钟信号频率为195.3125MHz，为了避免跨时钟域，本实施例中使用该时钟作为XCKU035-FBVA676-2I芯片内的系统时钟。需要注意的是，通常GTH模块的串并转换比例可以有1：32、1：40、1：64可选，为了提升FPGA芯片内部时序稳定，选择串并转换比例最大的1：64，这样其随路时钟就可以被用作系统时钟，使得接收机的处理速率与采样速率匹配，不会出现数据冗余或遗漏。移位寄存器(由于串并转换比例为1：64，并且FFT模块的输入需求是128个1-bit数据点，所以移位寄存器设为128bit)主要用于进行流水缓存，以第一移位寄存器为例：第一GTH模块输出的信号输入至第一移位寄存器的低64位，在时钟的每个上升沿，第一移位寄存器锁存最新的64bit采样数据，同时将低64位地址中的数据覆盖高64位地址中的数据，进行流水缓存，同时，将当前时刻寄存器中的数据输出至第一FFT计算模块进行快速傅里叶计算。

FFT计算模块，包括第一FFT计算模块(对应图1中的FFT1)和第二FFT计算模块(对应图1中的FFT2)，第一FFT计算模块的输入端与第一移位寄存器的输出端连接，第二FFT计算模块的输入端与第二移位寄存器的输出端连接，这里的两个FFT计算模块由XCKU035-FBVA676-2I芯片提供。

FFT计算模块的主要目的是为了得到频谱。第一FFT计算模块和第二FFT计算模块可使用基于频率或时间抽取的基-2FFT算法、基于频率或时间抽取的基-4fft算法、DFT算法或者分裂基FFT算法对接收的S/C波段射频信号和X波段中频信号进行处理。作为一种可选的实施方式，选用计算量最小的分裂基FFT算法对接收的S/C波段射频信号和X波段中频信号进行处理，以节省FPGA的资源，进一步地，降低FPGA芯片的功耗。具体的分裂基FFT算法的原理如下：

对于N点输入信号的DFT表达式可变形如下：

令p＝N/4，q＝4时，n可表示为：

n＝pn₁+n₀ (2)

其中，0≤n₁≤3，

则：

令k＝4k₁+k₀，

0≤k₀≤3，可得：

已知k₀＝0,1,2,3，并用k表示k₀，用n表示n₀，则重写上式可得：

当k从0增加到N/4–1时，上式中的任意一个子式均是频域间隔4点取1点的N/4点。然而X(4k)和X(4k+2)全为偶数序号处的X(k)值，因而合在一起应是隔2点取1点的N/2点抽选，所以对于n＝2^M(M≥2，M∈Z)点分裂基FFT的迭代公式如下式所示：

如图2所示，图2为16点分裂基FFT运算流图(128点流图太大，16点一样可以说明问题)。一个N点DFT经过上式的分解，可得一个N/2点DFT和两个N/4点DFT，所以只要N为2的幂级数时，按照上式的方法分解，最终可以将N点信号的DFT分解成若干4点或2点的DFT运算。这种由4点x(n)、

和

求出用于计算一个N/2点DFT和两个N/4点DFT的4个输入值的方法，也称为L形蝶形图。

对于N输入的分裂基FFT，知道过程中各级运算的L形个数，就可得到全部的乘法次数和加法次数。对于N＝2^M点输入的SRFFT需要经过M-1级计算，则第i级的L形个数为：

全部的复数乘法次数为：

加法次数为：

C_A＝N log₂N (9)

进一步地，本实施例中的FFT计算为全并行流水计算，即除了系统时钟统一节拍外，不加任何控制，且每一个系统时钟的上升沿均会输入128点的单比特数据，同时输出128点的FFT计算结果(频谱)。两个FFT计算模块内部的延迟线也保证了同一时间的输入数据中最先稳定的结果与最后稳定的结果在本实施例中的两个FFT计算模块的输出端可以同时输出。两个FFT计算模块最后对获得的频谱结果取模并将半边频谱数据(64点频谱数据)输入至精度估计模块(由于输入的是实数信号，频谱是完全对称的，取一半即可)。

精度估计模块，用于接收第一FFT计算模块和第二FFT计算模块输出的信号，进行信号频率的精度估计，并输出测频结果。

精度估计模块的主要作用是：在对输入信号进行FFT处理后，通过寻找频谱中的最大值(排除直流分量)所对应的位置，从而获得对应的信号频率值，但由于离散傅里叶变换本身存在的“栅栏”效应，所以测频得到的频率值并不是真实的频率值，加入精度估计模块，可以精确估计出信号频率。精度估计模块可以是具有线性预测、Prony法、最小二程、MUSIC方法、最小范数法等(具体可参考James Tsui的《宽带数字接收机》)的相关内容。如图1，作为一种可选的实施方式，精度估计模块为超分辨率估计模块(超分辨率估计模块内使用超分辨率算法)，超分辨率估计模块由XCKU035-FBVA676-2I芯片提供，超分辨率估计模块包括第一超分辨率估计模块(对应图1中的超分辨率频率估计1)和第二超分辨率估计模块(对应图1中的超分辨率频率估计2)，第一超分辨率估计模块的输入端与第一FFT计算模块的输出端连接；第二超分辨率估计模块的输入端与第二FFT计算模块的输出端连接。利用超分辨率算法估计信号的频率信息，突破了离散傅里叶变换系统本身的“栅栏”效应，可以精确估计出信号频率，而且超分辨率估计模块适合FPGA芯片实现。

在超分辨率估计模块中，第一超分辨率估计模块和第二超分辨率估计模块均由两部分组成，第一部分为搜索64点频谱中的最大值、对应的频率，以及与最大值所在频率相邻两个频率上的值，并且将这4个数据锁存一个节拍；第二部分对锁存的频率值进行超分辨率估计。最大值采用分级并行搜索方法，即对于128点输入信号的计算得到的64点半边频谱需要进行6级两两比较从而得出主频(即频谱中的最大值)的位置及幅度以及主频相邻两边频率所对应的幅度值。需要说明的是，由于输入的采样数据均为1-bit，所以包含信号的128点采样数据，在频域的功率是基本稳定的，因此可以根据理论计算设置固定门限，只要将最大值与门限比较，若超过门限，则将实际测得的结果进行超分辨率估计；若低于门限，则将最大值和对应的频率置零后，再进行超分辨率估计，即当前所测结果是无效的。下面是超分辨率估计算法的说明：

对于采样后的信号x(nt)：

其中，f₀是采样频率，f是信号频率，则DFT结果如下：

对于连续的谱线，当

时，|X(k₀)|可以取到最大值，但实际的频谱是离散的，因此实际检测到的k₀值不一定等于真正的k值，频谱真正最高点对应的k值可能在两条离散频谱之间，所以有如下等式：

其中，α是误差量，且0≤α≤1，这种误差就是离散傅里叶的“栅栏”效应。尤其当采样频率较大，进行DFT的点数过小时，这种误差就特别明显。

将式(12)代入式(11)可得：

则实际检测的峰值为式(14)或者(15)，也就是与真实频率相邻的两个真个数倍“栅栏值”。

当N＞＞2πα，N＞＞2α(1-α)时，式(14)和式(15)可以变形如下：

则可得如下关系式：

这种方法下，没有办法估计真实主频的谱线位置是在实际检测的主频谱线位置的左边还是右边，因此约定实际主频位置的估计方法为：令α为DFT结果最高峰的幅度值，对应的频率值的位置为m；b为m+1的谱线位置对应的幅度值；c为m-1的谱线位置对应的幅度值。

当b≥c时，则计算公式如下：

当c≥b时，则计算公式如下：

根据以上原则，设计本发明中超分辨率估计模块流程图如图3所示。

本实施例提供的双通道S/C/X三波段宽带单比特数字测频接收机的动态范围可达35dB以上(输入信号功率：–25dBm～10dBm)，射频链路平均增益约为40dB，在组合射频链路的情况下接收机灵敏度可达–65dBm。

本实施例提供的双通道S/C/X三波段宽带单比特数字测频接收机具有以下有益效果：

(1)本接收机可同时对双通道S/C/X三波段信号进行瞬时测频，接收机的瞬时带宽最高达到6.25GHz(现有的单比特测频接收机瞬时带宽通常低于5GHz)。

(2)超分辨率频率估计模块可以对所测信号进行更精准的频率估计，提升信号频率估计的准确度。

(3)接收机上的GTH模块、移位寄存器、FFT计算模块、超分辨率估计模块均由FPGA芯片提供，射频链路模块和比较器可以集成于FPGA芯片上，从而实现从采样到处理都在FPGA芯片内完成，所以硬件规模小，成本较低。

(4)调整GTH的传输速率可直接通过软件进行更改，而不必改动电路。

(5)比较器设计直接与GND端比较，所以采样所得数据功率稳定，抗噪声能力强。

(6)FPGA内采用全流水并行计算的方式，故计算延迟短，分裂基FFT模块的计算延迟不到120ns，更新快，系统输出每5.12ns更新一次。

(7)前后进行的计算的128点采样数据的重叠率为50％，因此检测的可靠性好，检波的信号的精度高，理论最大误差仅为5.12ns。

作为一种可选的实施方式，双通道S/C/X三波段宽带单比特数字测频接收机还包括：编码器，编码器分别与两条S/C/X三波段宽带单比特数字测频接收链路的超分辨率频率估计模块的输出端连接。编码器也由XCKU035-FBVA676-2I芯片提供。

编码器主要的作用是将两条链路的测频结果进行编码输出，输入至两条链路的S/C/X波段射频信号经过了射频链路模块后，每个单路的S/C/X波段射频信号变成了S/C波段射频信号和X双路波段中频信号分别进入FPGA再进行处理，这样一共就有四个通道的信号，包含两路S/C波段射频信号和两路X波段中频信号。因此，虽然信号在四个通道并行处理，且有四路输出，但是在外部处理时，实际上只需要两个通道的有效信号，于是，在本实施例中，通过编码器分别对两路S/C波段射频信号和两路X波段中频信号的幅度值作比较，保留较大者的频率值输出，并且给出随路的检波信号，若输出频率不为零，则检波置高，否则检波置零。通过设置编码器对超分辨率频率估计模块输出的测频结果进行编码输出，无需外部设备或装置再进行处理。

作为一种可选的实施方式，为了保护芯片，在编码器的输出端添加了3.3V的驱动芯片，将编码器输出的双路的检波信号和频率码通过驱动芯片与外部连接。

本发明的一个实施例，提供了一种单通道S/C/X三波段宽带单比特数字测频接收机。本接收机仅包括上述实施例所述的双通道S/C/X三波段宽带单比特数字测频接收机中的一条S/C/X三波段宽带单比特数字测频接收链路。

需要说明的是：本接收机所接收的S/C/X波段射频信号来自于全向天线接收的信号。同时，由于本接收机仅具有上述实施例接收机的一条S/C/X三波段宽带单比特数字测频接收链路，通道减少，FPGA芯片资源变多，移位寄存器可设为256bit，对应的FFT计算模块可进行256点的FFT计算，同时本接收机无需编码器参与运行。由于上述接收机实施例已经公开其技术方案和原理，本领域提供的单通道S/C/X三波段宽带单比特数字测频接收机与上述实施例提供的接收机基于相同的发明构思，而且本领域技术人员可以根据上述接收机实施例记载的技术方案和原理而得出本接收机的方案和原理，此处不再赘述。

本实施例提供的单通道S/C/X三波段宽带单比特数字测频接收机具有以下有益效果：

(1)本接收机可对全向天线接收的单通道S/C/X三波段信号进行瞬时测频，接收机的瞬时带宽最高达到6.25GHz(现有的单比特测频接收机瞬时带宽通常低于5GHz)。

(2)超分辨率频率估计模块可以对所测信号进行更精准的频率估计，提升信号频率估计的准确度。

(3)接收机上的GTH模块、移位寄存器、FFT计算模块、超分辨率估计模块均由FPGA芯片提供，从而实现从采样到处理都在FPGA芯片内完成，所以硬件规模小，功耗较低。

(4)调整GTH的传输速率可直接通过软件进行更改，而不必改动电路。

(5)比较器设计直接与GND端比较，所以采样所得数据功率稳定，抗噪声能力强。

(6)FPGA内采用全流水并行计算的方式，分裂基FFT模块的计算延迟短，不到120ns，更新快，系统输出每5.12ns更新一次。

(7)前后进行的计算的128点采样数据的重叠率为50％，因此检测的可靠性好，检波的信号的精度高，理论最大误差仅为5.12ns。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (9)

1.一种双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，包括两条相同且并联设置的S/C/X三波段宽带单比特数字测频接收链路，所述S/C/X三波段宽带单比特数字测频接收链路包括：

射频链路模块，用于将接收的S/C/X波段射频信号划分为S/C波段射频信号和X波段射频信号，并对所述S/C波段射频信号进行滤波和放大处理，对所述X波段射频信号进行滤波、放大和下变频处理以获取X波段中频信号；

采样模块，包括第一比较器、第一GTH模块、第一移位寄存器、第二比较器、第二GTH模块和第二移位寄存器，其中所述第一GTH模块、所述第一移位寄存器、所述第二GTH模块和所述第二移位寄存器均由FPGA芯片提供；所述第一比较器的一个输入端与所述射频链路模块的输出端连接，接收所述射频链路模块输出的所述S/C波段射频信号，另一个输入端与GND端连接，所述第一比较器的输出端与所述第一GTH模块的输入端连接，所述第一GTH模块的输出端与所述第一移位寄存器的输入端连接；所述第二比较器的一个输入端与所述射频链路模块的输出端连接，接收所述射频链路模块输出的所述X波段中频信号，另一个输入端与GND端连接，所述第二比较器的输出端与所述第二GTH模块的输入端连接，所述第二GTH模块的输出端与所述第二移位寄存器的输入端连接；其中所述第一比较器和所述第二比较器的带宽分别大于其接收的所述S/C波段射频信号和所述X波段中频信号的最大频率；所述第一GTH模块和所述第二GTH模块的接收速率分别大于其接收的所述S/C波段射频信号和所述X波段中频信号最大频率的2倍，且串并转换比例均为1：64；

FFT计算模块，包括第一FFT计算模块和第二FFT计算模块，所述第一FFT计算模块的输入端与所述第一移位寄存器的输出端连接，所述第二FFT计算模块的输入端与所述第二移位寄存器的输出端连接；所述FFT计算模块由所述FPGA芯片提供；

精度估计模块，用于接收所述第一FFT计算模块和所述第二FFT计算模块输出的信号频域数据，对信号频率进行精确估计，并输出测频结果；所述精度估计模块由所述FPGA芯片提供；所述精度估计模块为超分辨率估计模块，所述超分辨率估计模块由所述FPGA芯片提供，所述超分辨率估计模块包括第一超分辨率估计模块和第二超分辨率估计模块，所述第一超分辨率估计模块的输入端与所述第一FFT计算模块的输出端连接；所述第二超分辨率估计模块的输入端与所述第二FFT计算模块的输出端连接。

2.根据权利要求1所述的双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，所述射频链路模块包括低噪声放大器、功分器、第一射频链路和第二射频链路；所述第一射频链路由π型网络、低通滤波器、高通滤波器、和低噪声放大器组成，用于对所述S/C波段射频信号进行滤波和放大处理；所述第二射频链路由π型网络、低通滤波器、高通滤波器、低噪声放大器、和混频器组成，用于对所述X波段射频信号进行滤波、放大和下变频处理。

3.根据权利要求1所述的双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，所述FPGA芯片为XCKU035-FBVA676-2I芯片。

4.根据权利要求3所述的双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，所述第一GTH模块和所述第二GTH模块的传输速率均设为12.5Gbps。

5.根据权利要求4所述的双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，所述射频链路模块将所述X波段射频信号下变频至0.5-4.5GHz。

6.根据权利要求1所述的双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，所述第一FFT计算模块和所述第二FFT计算模块均使用分裂基FFT算法对接收的所述S/C波段射频信号和所述X波段中频信号进行处理。

7.根据权利要求1所述的双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，所述双通道S/C/X三波段宽带单比特数字测频接收机还包括：编码器，所述编码器分别与两条所述S/C/X三波段宽带单比特数字测频接收链路的所述精度估计模块的输出端连接，用于对所述测频结果进行编码输出。

8.根据权利要求7所述的双通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，所述双通道S/C/X三波段宽带单比特数字测频接收机还包括：3.3V的驱动芯片，所述驱动芯片与所述编码器的输出端连接。

9.一种单通道S/C/X三波段宽带单比特数字测频接收机，其特征在于，包括权利要求1中的一条所述S/C/X三波段宽带单比特数字测频接收链路。

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