CN1139185C - 有限脉冲响应滤波器及其滤波方法 - Google Patents

有限脉冲响应滤波器及其滤波方法 Download PDF

Info

Publication number
CN1139185C
CN1139185C CNB961107596A CN96110759A CN1139185C CN 1139185 C CN1139185 C CN 1139185C CN B961107596 A CNB961107596 A CN B961107596A CN 96110759 A CN96110759 A CN 96110759A CN 1139185 C CN1139185 C CN 1139185C
Authority
CN
China
Prior art keywords
output
filter
decay part
status value
rom
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB961107596A
Other languages
English (en)
Other versions
CN1147728A (zh
Inventor
李奎暾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1147728A publication Critical patent/CN1147728A/zh
Application granted granted Critical
Publication of CN1139185C publication Critical patent/CN1139185C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Complex Calculations (AREA)
  • Dc Digital Transmission (AREA)

Abstract

一种有限脉冲响应滤波器以及其滤波方法，包括第一延迟部分用于延迟输入信号，第二延迟部分用于接收来自该第一延迟部分的最后延迟输出并将其延迟，第一、第二ROM储存单元具有多个ROMs用于储存滤波器状态值，第一地址产生器用于产生数据作为第一地址，第二地址产生器用于产生数据作为第二地址，第一、第二多路转换器，以及一加法器。

Description

有限脉冲响应滤波器及其滤波方法
本发明涉及一种有限脉冲响应滤波器，特别涉及一种用于降低要求储存多个滤波器状态值的ROM的容量的有限脉冲响应滤波器以及其滤波方法。
关于一种有限脉冲响应滤波器的本发明申请基于申请号为NO18295/1995的Korean的申请，该申请包括在申请文件中作为所有发明目的的参考。
有限脉冲响应(以后称作FIR)滤波器是作为用在一种数字信号处理系统中的有代表性的一种滤波器。如果同包括无源元件例如电阻R，电感L和电容C的滤波器相比较，FIR滤波器呈现出相当优越的性能，目前在许多数字信号处理系统中使用。按其结构和方式，FIR滤波器被分成抽头延迟线模式和查找图表模式。
图1表示抽头延迟线模式的FIR滤波器按卷积执行滤波。参照图1，当一个数据位加到移位寄存器102时，该滤波器输入数据同予先在移位寄存器内接收的N-1位输入数据一起形成N个输入数据行，乘法器104，106，...108，110分别将该N位输入数据乘以储存在存储器112中的N个滤波器输出值h0，h1，h2，...，hN-2，hN-1。之后，加法器114将乘法器104，106，...，108，110的输出相加并将相加结果输出作为滤波器输出数据。
抽头延迟线模式的FIR滤波器是最广泛地使用着的滤波器。但是，对于按并行处理方法实施滤波模式的情况，要求N个乘法器和N-1个加法器，从而增加了硬件的规模。于是，甚至对于按串行处理方法实施滤波模式的情况，当施加一位输入数据时必须执行N次相乘和N-1次相加，从而要求高速硬件实施。
图2是说明按查找图表的一种FIR滤波器的结构。参照图2，对应N个输入结合的滤波器输出值予先进行计算并储存在ROM206中。这里，一位数据加到移位寄存器202，该滤波器目前的输入数据同予先在移位寄存器202中接收的N-1位输入数据一起形成N个输入数据行。地址产生器204产生N位输入数据作为地址。相应该地址，储存在ROM206中的滤波器输出值输出作为滤波器输出数据，在实施滤波的过程中，这样的滤波模式不使用乘法器和不要求高速硬件。然而，当这种模式的滤波器的抽头数增加时，由于ROM需要具有更大容量所以这是一个缺点。
因此，本发明的目的在于提供减小随抽头数增加而增加的ROM的容量的一种FIR滤波器以及其滤波方法。
本发明的另一目的在于提供执行高速滤波的一种FIR滤波器及其滤波方法。
本发明的再一目的在于提供减小硬件规模的一种FIR滤波器及其滤波方法。
本发明的还有一个目的在于通过控制符号速率的时钟提供减小ROM容量的一种FIR滤波器及其滤波方法。
为达到本发明的上述目的，提供了一种FIR滤波方法，其中予定脉冲形式的输入数据使用两个延迟线延时，以形成两个延迟行，这些产生的两个数据行作为一个或两个地址，而储存在一个或两个储存装置中的滤波状态值中相应所产生的地址的一滤波状态值被存取和输出。
按本发明的一个方面，提供一种关于有限脉冲响应滤波器的滤波方法，该滤波器至少包括第一第二ROM存储单元，用于按予定的抽头数储存滤波器状态值，其中，一予定脉冲形式的输入数据被使用两个延迟线延迟，由延迟线形成的数据被产生作为地址，用于存取储存在第一和第二ROM中的滤波状态值，来自该第一和第二ROM存储单元的由该地址存取的滤波器状态值相加作为滤波器输出数据输出。
在这方面，每一延迟线都由L/2延迟装置组成，而第一和第二ROM存储单元都具有2L/2的容量。
按本发明的第二方面提供了一种关于有限脉冲响应滤波器的滤波方法，该滤波器至少包括由多个ROM构成的第一第二ROM存储单元，用于按照一予定抽头数储存滤波器状态值，用于按予定符号速率将予定脉冲形式的输入数据延迟L/2步长的第一延迟部分，以及用于将第一延时部分最后延时并输出的数据延迟L/2步长的第二延迟部分，该方法包括步骤：(a)按照由第一延迟部分执行的初始延迟步骤的输出值，用第一延迟部分的剩余延迟步骤中的输出值有选择性地执行1的求补，并产生求补的或非求补的值作为第一地址；(b)按照由第二延迟部分执行的最后延迟步骤的输出值，用第二延迟部分的剩余延迟步骤中的输出值有选择性地执行1的求补，并产生求补的或非求补的值作为第二地址；(c)按照在储存在第一ROM存储单元的各个ROM中的滤波状态值中的第一地址存取滤波器状态值；(d)按照在储存在第二ROM存储单元的各个ROM中的滤波状态值中的第二地址存取滤波器状态值；(e)按照过取样速率/2倍于符号速率一样大的时钟多路转换并输出在步骤(c)期间存取的滤波器状态值；(f)按照过取样速率/2倍于符号速率一样大的时钟多路转换并输出在步骤(d)期间存取的滤波器状态值；(g)按照由第一延迟部分执行的初始延迟步骤的输出值用在步骤(e)期间输出的输出值执行2的求补或直接将其输出；(h)按照由第二延迟部分执行的最后延迟步骤的输出值，用在步骤(f)期间的输出值执行2的求补或直接将其输出；(i)相加在步骤(e)和(f)期间输出的状态值，并输出此结果作为输出数据。
在该方面，第一和第二ROM存储单元的各个ROM具有容量为2L/2-1，在由第一延迟部分执行的初始延迟步骤的输出值为″1″的情况下，第一延迟部分的剩余延迟步骤的输出值由1求补并被产生作为第一地址，而在该输出值为″0″的情况下，非求补值被产生作为第一地址。对于由第二延迟部分执行的最后延迟步骤的输出值为″1″的情况，第二延迟部分的剩余延迟步骤的输出值由1求补并被产生作为第二地址，而对于该输出值为″0″的情况，非求补值被产生作为该第二地址。在由第一延迟部分执行的初始延迟步骤的输出值为″1″的情况下，第一延迟部分的剩余延迟步骤的输出值由2求补，而在该输出值为″0″的情况，该输出值被直接输出。在由第二延迟部分执行的最后延迟步骤的输出值为″1″的情况下，第二延迟部分的剩余延迟步骤的输出值由2求补，而在该输出值为″0″的情况，该输出值被直接输出。
按本发明第三方面，提供一种关于有限脉冲响应滤波器的滤波方法，该滤波器至少包括一查找图表用于按照予定抽头数储存滤波状态值，一第一延迟部分具有L/2延迟装置，并按照一予定的符号速率将一予定脉冲形式的输入数据延迟L/2步长，以及一第二延迟部分具有相应第一延迟部分的各个延迟装置的L/2延迟装置，并将由第一延迟部分的最后延迟装置输出的数据延迟L/2步长，该方法包括步骤：(1)按照四倍于符号速率一样大的时钟多路转换并输出第一延迟部分的初始延迟步骤的输出值和第二延迟部分的最后延迟步骤的输出值；(2)按照一予定的过取样速率计数两倍于符号速率一样大的时钟，并输出表示该计数结果的第一输出信号和表示该计数结果的反相顺序的第二输出信号；(3)按照四倍于符号速率一样大的时钟，多路转换并输出第一和第二输出信号；(4)按照四倍于符号速率一样大的时钟，多路转换并输出除去第一延迟部分的初始延迟步骤的输出值以及相应的第二延迟部分的最后延迟步骤的输出值之外的剩余延迟输出值；(5)相对于由步骤(4)输出的值，异或并输出由步骤(1)输出的值；(6)产生一个地址，它取步骤(3)的输出值作为其MSB，以及取步骤(5)的输出值作为剩余位；(7)对应产生的地址在储存在查找图表中的滤波器状态值中存取并输出滤波器状态值；(8)用由步骤(7)输出的滤波器状态值执行2的求补，或按照步骤(1)的输出值直接将其输出；(9)暂存由步骤(8)输出的滤波器状态值；以及(10)相加步骤(8)和(9)输出的滤波器状态值，并输出此结果作为滤波器输出数据。
按这方面，在步骤(1)的输出值为″1″的情况下，查找图表具有的容量为2L/2+1，由步骤(7)输出的输出值由2求补，而在步骤(1)的输出值为″0″的情况下，步骤(7)的输出值直接输出。
按本发明的第四方面，提供了一种关于有限脉冲响应滤波器的滤波方法，该滤波器至少包括一ROM存储单元，由多个ROM组成，并按照一予定抽头数储存滤波器状态值，一第一延迟部分，由L/2延迟装置组成，并按照一予定的符号速率将一予定脉冲形式的输入数据延迟L/2步长，以及一第二延迟部分，由L/2延迟装置组成，并将由第一延迟部分的最后延迟装置输出的数据延迟L/2步长，该方法包括步骤：(1)按一予定的过取样速率计数两倍于符号速率一样大的时钟，并输出表示该计数结果的第一输出信号和表示该计数结果的反相顺序的第二输出信号；(2)按照四倍于符号速率一样大的时钟，多路转换并输出第一和第二输出信号；(3)按照四倍于符号速率一样大的时钟，多路转换并输出由第一延迟部分执行的初始延迟步骤的输出值和由第二延迟部分执行的最后延迟步骤的输出值；(4)按照四倍于符号速率一样大的时钟，多路转换并输出除去第一延迟部分的初始延迟步骤的输出值以及相应的第二延迟部分的最后延迟步骤的输出值之外的剩余延迟输出值；(5)相对于由步骤(4)输出的值，异或由步骤(3)输出的值，并产生结果作为一个地址；(6)在储存在ROM存储元件的ROM中的滤波器状态值中存取并输出对应产生地址的滤波器状态值；(7)按照步骤(2)输出的值，多路传输并输出由步骤(6)输出的滤波器状态值；(8)用由步骤(7)输出的滤波器状态值执行2的求补，或按照步骤(3)的输出值直接将其输出；(9)暂存由步骤(8)输出的滤波器状态值；以及(10)相加步骤(8)和(9)输出的滤波器状态值，并输出此结果作为滤波器输出数据。
在本发明的这方面，ROM存储单元的各个ROM具有的容量为2L/2-1。对于步骤(3)的输出值为″1″的情况，由步骤(7)输出的输出值由2求补，而对于步骤(0)的输出值为″0″的情况，步骤(7)的输出值被直接输出。
图1说明按抽头延迟线模式的一种FIR；
图2说明按查找图表模式的一种FIR；
图3表示用于本发明使用的一种二进制数据传输系统的调制器的结构图；
图4表示输入到图3滤波器的数据的形式；
图5是本发明的FIR滤波器的第一实施例的方块图；
图6表示图5的第一和第二信号处理部分的详细的结构图；
图7为图5中所示的FIR滤波器的电路图；
图8为图7中所示的FIR滤波器的操作的流程图；
图9A-9M为图7的FIR滤波器的时序图；
图10表示普通FIR滤波器特性曲线；
图11为本发明的FIR滤波器的第二实施例的方块图；
图12表示图11的第一信号处理部分的详细结构；
图13A-13L为图11的FIR滤波器的时序图；
图14为本发明的FIR滤波器的第三实施例的方块图；
图15表示图14的第一信号处理部分的详细结构图；以及
图16A-16L为图14的FIR滤波器的时序图。
以下将参照附图描述本发明的优选实施例。
首先，为了指定对各个元件的标号而应指出，相同的元件具有尽可能多的相同标号，甚至是在不同的附图之中。在本发明的以下说明中，将不再陈述有关已知的功能或结构图，虽然它们构成本发明的不必需的精神。
以下说明的术语是考虑它们在本发明中的功能来加以定义的，但是可以随用户或芯片设计人的意图或实践加以改变。因此，它们的定义应当根据整个说明书的内容来确定。参考字母L表示滤波器的长度。参考字母m是一过取样速率。参考字母N是滤波器抽头数。参考字母n是从-ROM输出的数据的位数。滤波器抽头N的数目等于滤波器长度L乘以过取样速率m，第一时钟CLK1表示符号速率的时钟。第二时钟CLK2是两倍于符号速率一样大的时钟。第三和第四时钟CLK3和CLK4是m/2倍于符号速率一样大的时钟。第五时钟CLK5是四倍于符号速率一样大的时钟。第三和第四时钟CLK3和CLK4表示输出值，其中第二时钟CLK2按过取样速率m计数。该两个时钟具有不同电平的相同周期。
在说明本发明的FIR滤波器之前，将讨论用于本发明将采用的二进制数据传输系统的调制器。
参照图3，用于一二进制数据传输系统的调制器包括低通滤波器306和308。这些滤波器通常使用长度L的部分作为滤波器长度，并且能够由这样的一种数字滤波器实施，这种滤波器过取样该部分M次具有N(L×m)个滤波器抽头。本发明可以采用包括在用于二进制数据传输系统的调制器中的低通滤波器306和308，还采用所有取得按脉冲的±1变换数据的滤波器作为它们的输入。在图3中，一信号变换部分304提供按脉冲的±1变换的滤波器输入形式。
图4表示加到低通滤波器306和308的输入数据的形式，其中，输入对于一个符号过取样M次的信号。具体地，一个符号的第一取样具有±1，即，一个由信号变换部分304变换的实际值。m-1次取样处于″0″的形式。输入数据加到低通滤波器306和308，使得对于一次过取样执行L次相乘和L-1次相加，从而取得一个滤波状态值。对于一个符号，执行mL次相乘和m(L-1)次相加以获得m个滤波状态值。如果这样的一种FIR滤波器按图2中所示的查找图表模式实施，其ROM被要求具有2L的容量。
对于一个符号的由低通滤波器306输出的m个滤波器状态值在乘法器312中同本振310中振荡的载波相乘。对于一个符号的由低通滤波器308输出的m个滤波器状态值在乘法器316中同在相移器314相移π/2的本振310的振荡载波相乘。在乘法器312和316中相乘的结果在加法器318中相加并输出作为一传输信号。
从现在开始，将结合各个实施例详细描述本发明的FIR滤波器的结构和操作。第一实施例
参照图5，本发明的FIR滤波器的该实施例至少包括延迟部分502和504，用于延迟对每个符号的输入数据。该延迟部分每部分都具有L/2延迟装置，用于暂存根据第一时钟CLK1输入的数据。当下一个周期的第一时钟CLK1输入时，每一个延迟装置输出该暂存数据到下一个延迟装置。这里，由第一延迟部分502的第一延迟装置延迟的一位数据输出作为第一控制信号CON1，由第二延迟部分504的最后延迟装置延迟的一位数据输出作为第二控制信号CONT2。
第一信号处理部分506通过1的求补输出由第一延迟部分502输出的剩余L/2-1位数据，或者根据第一控制信号CONT1的电平直接将它输出。由第一信号处理部分506输出的L/2-1位数据提供作为第一ROM存储单元510的地址，由第二信号处理部分508输出的L/2-1位数据作为第二ROM储存单元512的地址。第一和第二ROM储存单元510和512的每一个都由对应过取样速率m的m个ROM组成。
第一多路转换器514按第三时钟CLK3多路转换由第一ROM储存单元510的ROM输出的滤波器状态值，第二多路转换器516按第四时钟CLK4多路转换由第二ROM储存单元512的ROM输出的滤波器状态值。第一和第二多路转换器514和516随第三和第四时钟CLK3和CLK4按序由ROM0到ROMm-1进行多路转换。第三信号处理部分518通过2的求补输出由第一多路转换器514输出的数据，或者按第一控制信号CONT1的电平直接将它输出。第四信号处理部分520通过2的求补输出由第二多路转换器516输出的数据，或者按第二控制信号CONT2的电平直接将它输出。加法器522将由第三信号处理部分518的输出数据同由第四信号处理部分520的输出数据相加，并输出经滤波的输出数据F0。
示于图5中的本发明的FIR滤波器的结构可考虑成为类似于图2所示的查找图表FIR滤波器，这是由于输入数据被产生作为ROM和储存在该ROM中的滤波器值的地址，储存在产生的地址的地区的值被输出作为滤波器输出数据。然而，它们的重要差别在于查找图表FIR滤波器只具有一个延迟线，而本发明的FIR滤波器使用的延迟线被分成两个。对于L步长延迟线被分成两个的情况，地址结合数能从2L减到2L/2+2L/2。例如，对于L为6的情况，对于查找图表FIR滤波器，地址结合数为26(＝64)，而对于本发明的情况，地址结合数为26/2+26/2(＝23+23＝16)。通过将延迟线一分为二，地址结合数能够减少，由此ROM的容量也能减小。
与查找图表FIR滤波器不同，本发明的FIR滤波器还包括第一和第二信号处理部分506和508，用于执行1的求补，以及第三和第四信号处理部分518和520，用于执行2的求补。这些求补元部件被提供来甚至当ROM的容量被减小到一半时仍输出相同的滤波器状态值。更具体地，由于按地址的MSB，一个ROM被分为两个储存地区，一个储存地区(范围A)的地址将对称于另一储存地区(范围B)，由此，本实施例只具有范围A的一个ROM，并只产生用于范围A的地址。但是，如对于在减半其容量之前使用一个ROM的情况，为得到同样的滤波器效应，对于范围B的地址执行1的求补(该求补的地址与范围A的地址相同)，而按照这样处理的地址，对由该ROM输出的数据执行2的求补。结果，在减半其容量之前使用一个ROM能得到相同的滤波效应，即使其容量被减半。
图6表示图5第一和第二信号处理部分506和508的详细的结构图。参照图6，第一信号处理部分506包括多个异或门，其一个输入为储存在第一延迟部分503的第一延迟装置中的数据(第一控制信号CONT1)，而另一输入为储存在剩余延迟装置中的数据。第二信号处理部分508还包括多个异或门。对于形成第二信号处理部分508的异或门的一个输入端，提供储存在第二延迟部分504的最后延迟装置中的数据(第二控制信号CONT2)。对于该控制信号位是″1″的情况，这些多个异或门通过1的求补输出该延迟部分的输出值，但是对于该控制信号为″0″的情况，直接将其输出。
图7是图5中所示FIR滤波器的一个例子，其中过取样速率m是4，滤波器的长度L是12，以及抽头数N是48。参照图7，按照滤波器的长度延迟部分502和504的每部分由6个(L/2)延迟装置(D触发器)组成。信号处理部分506和508的每一个都包括5个(L/2-1)异或门。按过取样速率，ROM储存单元510和512每个包括4个(m)ROM。如图7结构的FIR滤波器的操作通过图8的流程执行，图9表示的是在该FIR滤波器中处理的信号的时序。
假定一位数据输入到图7的第一延迟部分502，则如图8步骤S100所示，第一和第二延迟部分502和504的每一个同5位在先输入数据一起形成6位新数据行。这里，这样形成的数据行被产生作为首地址用于存储ROM储存单元。然而，对于所产生的地址的MSB的情况，即，第一延迟部分502的第一延迟装置的数据和第二延迟部分504的最后延迟装置的数据在步骤S102中被确定为″1″，第一和第二信号处理部分506和508在步骤S104中通过1的求补输出首先产生的地址。对于第一延迟部分502的第一延迟装置的数据和第二延迟部分504的最后延迟装置的数据被确定不是″1″(0的情况)的情况，第一和第二处理部分506和508输出首先产生的地址而不存在改变。第一和第二信号处理部分506和508的求补通过异或门逻辑操作执行，其一个输入是MSB，而另一个输入是剩余位。
更具体地，在由第一延迟位502产生的数据行中，第一信号处理部分506的异或门接收作为一个输入第一控制信号CONT1，即第一延时装置的数据，其它延时装置形成的数据作为另外的输入信号，用以产生用于存取第一ROM储存单元510的一个地址。在由第二延迟部分504产生的数据行中，第二信号处理部分508的异或门接收作为一个输入的第二控制信号CONT1，即最后延迟装置的数据，其它延时装置形成的数据作为另外的输入信号，用以产生用于存取第二ROM储存单元512的一个地址。由第一信号处理部分506产生的地址被给出到第一ROM储存单元510的所有ROM的ROM0-ROM3，而由第二信号处理部分508产生的地址被给出到第二ROM储存单元512的所有ROM的ROM0-ROM3。因此，储存在相应所产生的地址的滤波器状态值从所有ROM的ROM0-ROM3输出。
在图9E中所示的第三时钟CLK3加到第一多路转换器514，而图9J中所示的第四时钟CLK4加到第二多路转换器516。第一多路转换器514根据第三时钟CLK3按序选择ROM0-ROM3，以便按序输出储存在相应地址区域的滤波器状态值。第二多路转换器516按序选择ROM0-ROM3(根据第四时钟CLK3)，以便按序输出储存在相应地址区域的滤波器状态值。第一多路转换器514有选择性地输出按图9F顺序的ROM数据，而第二多路转换器516有选择性地输出按图9K顺序的ROM数据。按图9F和9K顺序输出的ROM数据分别加到第三和第四信号处理部分518和520。
信号处理器部分518和520通过在图8步骤中的2的求补输出提供的ROM数据，或者根据第一和第二控制信号CONT1和CONT2直接在步骤S103中将它们输出。当第一和第二控制信号CONT1和CONT2的电平为″1″时，执行所提供的ROM数据的2的求补。在这种情况下，第一和第二信号处理部分502和504用由第一和第二延迟部分502和504形成的地址执行1的求补，由此产生新的地址。随着在第三和第四信号处理部分518和520中2的求补，能够得到同不减小ROM的容量的情况一样的效果。
在步骤S106中，被处理的ROM的数据和由第三和第四信号处理部分518和520的输出在加法器522中相加，并输出作为滤波器输出数据F0。当滤波器输出数据F1的一位输入并保持符号速率的一个周期时，该滤波器输出数据F0相应4(过取样速率)个滤波器值输出。对于过取样速率m为0的情况，第一ROM储存单元510的ROM0的数据和第二ROM储存单元512的ROM3的数据相加，而对于过取样速率m为1的情况，第一ROM储存单元510的ROM1的数据和第二ROM储存单元512的ROM2的数据相加。对于过取样速率m为2的情况，第一ROM信号存储单元510的ROM2的数据和第二ROM储存单元512的ROM1的数据相加，而对于过取样速率m为3的情况，第一ROM储存单元510的ROM3的数据和第二ROM储存单元的ROM0的数据相加。
对于本发明的FIR滤波器的情况，所要求的ROM的容量为2×2L/2-1×m(＝2L/2×m)。这表示，如果同普通的FIR滤波器所要求的ROM的容量2L×m相比较，本发明使用容量减小的一个ROM。
其间，许多由一个符号速率输出的许多滤波器值和过取样速率m一样，对于第一和第二ROM储存单元510和512的一个相应地址都是固定的。按m次计算滤波器状态值方式乘以实际数据值的滤波器系数对于相应第一和第二ROM储存元件510和512的地址是固定的。这些滤波器系数对于相应第一和第二ROM储存单元510和512的地址如在下列表1中所示那样是固定的。
表1
第一ROM储存单元(510) 第二ROM储存单元(512)
m＝0 h(0)，h(4)，h(8)， h(24)，h(28)，h(32)，
h(12)，h(16)，h(20) h(36)，h(40)，h(44)
m＝1 h(1)，h(5)，h(9)， h(25)，h(29)，h(33)，
h(13)，h(17)，h(21) h(37)，h(41)，h(45)
m＝2 h(2)，h(6)，h(10)， h(26)，h(30)，h(34)，
h(14)，h(18)，h(22) h(38)，h(42)，h(46)
m＝3 h(3)，h(7)，h(11)， h(27)，h(31)，h(35)，
h(15)，h(19)，h(23) h(39)，h(43)，h(47)
表1相应过取样速率m为4和滤波器抽头数为48。
在普通数字滤波器中，如图10所示，滤波器系数设计成对称的。这是由于数字滤波器通常设计成具有线性的相位特性。参照图10，对于滤波系数是从h0-h47的情况，在幅度轴坐标上，从h0-h23的滤波器系数与h47-h24的相对称。换言之，滤波器系数h0与h47一样大，h5与h42一样大，h17与h30一样大，以及h23与h24一样大。结果，表1能由表2来表示。
表2
第一ROM储存单元(510) 第二ROM储存单元(512)
m＝0 h(0)，h(4)，h(8)， h(23)，h(19)，h(15)，
h(12)，h(16)，h(20) h(11)，h(7)，h(3)
m＝1 h(1)，h(5)，h(9)， h(22)，h(18)，h(14)，
h(13)，h(17)，h(21) h(10)，h(6)，h(2)
m＝2 h(2)，h(6)，h(10)， h(21)，h(17)，h(13)，
h(14)，h(18)，h(22) h(9)，h(5)，h(1)
m＝3 h(3)，h(7)，h(11)， h(20)，h(16)，h(12)，
h(15)，h(19)，h(23) h(8)，h(4)，h(0)
在该表中指出，当m＝0时，第一ROM储存单元510的滤波器系数同第二ROM储存单元当m＝3时的滤波器系数顺序相反。当m＝1时第一ROM储存单元510的滤波器系数同第二ROM储存单元当m＝2时的滤波器系数顺序相反。当m＝2时第一ROM储存单元510的滤波器系数同第二ROM储存单元当m＝1时的滤波器系数顺序相反，当m＝3时第一ROM储存单元510的滤波器系数同第二ROM储存单元510当m＝0时的滤波系数顺序相反。
换言之，参照表1和2，当m＝1时，能得到储存在第2 ROM储存单元512中的滤波器状态值以及按由第二延迟部分504产生的地址输出。当m＝3时第一ROM储存单元510的滤波器系数同第二ROM储存单元512当m＝0时的滤波器系数顺序相反。
换言之，参照表1和2，能够用储存在第一ROM储存单元510中的滤波器状态值得到储存在第二ROM储存单元512中的滤波器状态值以及按由第二延迟部分504产生的地址的输出。因此，只使用第一和第二ROM储存单元510和512之一个单元就能寻求到所有要求的滤波器状态值。用此结果，由该FIR滤波器要求的ROM的容量能进一步减小。下列第二和第三涉及FIR滤波器的实施例将按上面结果进行实施。第二实施例
参照图11，本发明的另一实施例包括第一延迟部分502，第二延迟部分504，第一信号处理部分506，查找图表526，第三信号处理部分518，寄存器528，加法器522，以及计数器524。其中不同于图5实施例，使用两个ROM储存单元，仅使用一个查找图表减小ROM的容量。此外，消除第一和第二多路转换器514和516，以便明显地减小FIR滤波器的整个硬件的规模。
为了甚至在用一个查找图表替代两个ROM储存单元并取消第一和第二多路转换器514和516的情况下得到相同的FIR滤波效应，在该第二实施例中使用四倍于符号速率一样大的第五时钟CLK5和2L/2+1的查找图表。在本实施例中，接收第五时钟CLK5的第一信号处理部分506结构如图12所示。
参照图12，第一信号处理部分506接收第五时钟CLK5，信号OUT和信号 OUT，还有第一和第二延迟部分502和504的输出。信号OUT和信号 OUT是当在计数器524中按过取样速率m对两倍于符号率的时钟CLK2计数时输出的信号。第一信号处理部分506包括L/2+12∶1多路转换器和L/2个异或门。信号OUT和信号 OUT由计数器524加到一个2∶1多路转换器，而第一延迟部分502的一个延迟装置的输出值和彼此对称的第二延迟部分的一个延迟装置的输出值加到另外的L/2 2∶1多路转换器。这里，第一延迟部分502的一个延迟装置和第二延迟部分504的对称的含义能从表2的内容了解到。
例如，第一延迟部分502的第一延迟装置的输出值x(k)和第二延迟部分504的最后延迟装置的输出值x(k-L+1)是对称的，并被提供作为一个2∶1多路转换器的输入。接收x(k)和x(k-L+1)的值的2∶1多路转换器的输出是第三控制信号CONT3，它被提供作为该L/2个异或门的一个输入，并加到第三信号处理部分518。接收信号OUT和信号 OUT的2∶1的输出被提供作为用于存取查找图表526的地址的MSB。剩余多路转换器的输出被提供作为产生用于存取查找图表528的地址的剩余位的L/2个异或门的其他的输入。各个多路转换器的操作由第五时钟CLK5控制。
由结构如图12那样的第一信号处理部分506产生的L/2+1位地址被加到查找图表526，以便输出储存在一相应地址中的滤波器状态值。由第一信号处理部分506产生的第三控制信号CONT3加到第三信号处理部分518，以便控制第三信号处理部分518′s的2的求补。
以下将按照图13A-13L中所示时序执行包括如图12所示结构的信号处理部分506的本发明的第二实施例的操作。应指出，该FIR滤波器的操作用这样一种情况解释，其中过取样速率为4，滤波器L的长度为12，以及抽头数为48。
假定滤波器输入数据FI的一位加到图11的第一延迟部分502，第一和第二延迟部分502和504同在先输入的5位数据一道形成6位数据行。该数据行如在图13D和13E中所示那样维持符号速率时钟CLK1的一个周期。这里，计数器524在接收两倍于符号速率一样大的时钟CLK2之后，按照过取样速率执行计数。作为一种结果，指示顺序0-1-2-3的信号OUT和图13F那样被输出，而指示顺序3-2-1-0的信号 OUT如图13G那样被输出。
响应信号OUT和 OUT以及第五时钟CLK5，第一信号处理部分506产生指示在图13H中所示的顺序的L/2+1位地址。之后，选择储存在相应这样产生的地址的查找图表526的地区中的滤波器状态值并将它输出到第三信号处理部分518。第三信号处理部分518从查找图表526接收该滤波状态值，该状态值是通过2的求补或未加改变输出的。第三信号处理部分518由第一信号处理部分506产生的第三控制信号CONT3进行控制。
如图13J所示，由第三信号处理部分518输出的滤波器状态值是按0-3-1-2-2-1-3-0顺序的ROM的数据，这里，按″0″和″3″的ROM的数据和按″1″和″2″的ROM数据与表2中的相同。当第三信号处理部分518的滤波器状态值通过寄存器528暂存并且该储存值以及第三信号处理部分518的滤波器状态值通过加法器522相加时，如图13L所示那样，同样的结果只需要输出一次。人们熟悉的是，按如图9M中所示那样的相同的顺序输出按此结果的滤波器状态值。
对于本发明第二实施例的情况，能够得到如使用图5的FIR滤波器情况那样的相同的滤波效果。在该实施例中，所要求的ROM的容量为2L/2+1×m，如果与普通FIR滤波器所要求的ROM的容量2L×m相比，这个容量减小了。然而，如果与图5所示的FIR滤波器相比较，要求相对大的ROM容量。由于去消了在使用图5的FIR中所要求的多路转换器，所以能明显减小整个硬件的规模。第三实施例
参照图14，本发明的第三实施例包括第一延迟部分502，第二延迟部分504，第一信号处理部分506，ROM储存元件510，多路转换器514，第三信号处理部分518，寄存器528，加法器522，计数器525，以及2∶1多路转换器530。本发明的FIR滤波器的第三实施例只使用一个ROM储存单元代替两个ROM存储存单元。这样能将图5所示的FIR滤波器的ROM的容量降得更低。该FIR滤波器实施例只包括一个第一信号处理部分506，第三信号处理部分518，以及多路转换器514，这是与图5的FIR滤波器不同之处。如果与图5所示的FIR滤波器相比，这将更加减小硬件的规模。
其间，为了甚至对于仅使用一个ROM储存单元510的情况得到相同的FIR滤波效果，在本发明的第三实施例中使用第一信号处理部分506，第三信号处理部分518，以及多路转换器514，四倍于符号速率一样大的第五时钟CLK5。该第五时钟CLK5加到第一信号处理部分506，之后加到接收计数器524的输出信号OUT和 OUT的2∶1多路转换器530。信号OUT和 OUT是当第二时钟CLK2在计数器524中按过取样速率m计数时的输出信号。在该实施例中，接收第五时钟CLK5的第一信号处理部分506按图15那样构成。
参照图15，第一信号处理部分506接收第五时钟CLK5以及第一和第二延迟部分502和504的输出。第一信号处理部分506包括L/22∶1多路转换器和L/2-1个异或门。相互对称的第一延迟部分502的一个延迟装置的输出值和第二延迟部分504的一个延迟装置的输出值被加到各个L/2个2∶1多路转换器。这里，第一延时部分502的一个延迟装置和第二延迟部分504的一个延迟装置的对称的含义能够从表2的内容得知。例如，对称的第一延迟部分502的第一延迟装置的输出值x(k)和第二延迟部分504的最后延迟装置的输出值x(k-L+1)被提供作为一个2∶1多路转换器的输入。该接收x(k)和x(k-L+1)值的该2∶1多路转换器的输出是第四控制信号CONT4，它被提供作为L/2-1个异或门的一个输入并加到第三信号处理部分518。包括输出第四控制信号CONT4的2∶1多路转换器的剩余多路转换器接收对称的第一延迟部分502的一个延迟装置的输出值和第二延迟部分504的一个延迟装置的输出值，但不包括x(k)和x(k-L+1)。这些多路转换器的输出值被提供作为其一个输入端是第四控制信号CONT4的L/2-1个异或门的另一输入端。该L/2-1个异或门产生L/2-1个位地址用于存取储存在ROM储存单元510中的滤波器状态值。
由如图15中结构的第一信号处理部分506产生的L/2-1位地址按过取样率被加到四个ROM 510A-510D的ROM储存单元510，以便输出按相应地址储存的滤波器状态值。由第一信号处理部分506产生的第四控制信号CONT4给出到第三信号处理部分518，以便控制第三信号处理部分518的2的求补。
包括结构如图15那样的信号处理部分506的本发明的第三实施例的操作将按图16A-16L中所示的时序执行。应当指出，FIR滤波器的操作针对这样一种情况解释，其中过取样速率m为4，滤波器L的长度为12，以及抽样数为48。
假定滤波器输入数据FI的一位加到图14的第一延迟部分502，第一和第二延迟部分502和504与先前输入的5位数据一道形成数据行的6位。如在图16D和13E中所示那样，该数据行保持符号速率时钟CLK1的一个周期。这里，计数器524在接收两倍于符号速率一样大的时钟CLK2之后按照过取样速率执行计数。结果，如在图16F中所示指示顺序0-1-2-3的信号OUT被输出，指示顺序3-2-1-0的信号 OUT如图16G中所示那样也被输出。2∶1多路转换器530按四倍于符号速率的时钟CLK5多路转换信号OUT和 OUT，结果被输出到多路转换器514。
响应第五时钟CLK5，第一信号处理部分506产生指示在图16H所示顺序的L/2-1位地址。之后存取相应产生地址储存在ROM储存单元510地区中的滤波器状态值并输出到多路转换器514。当滤波器状态值由ROM储存单元510存取和施加时，2∶1多路转换器530的输出信号是由多路转换器514施加的，以便多路转换器514按图16I中所示的顺序输出ROM数据。对于符号速率的一个周期，多路转换器514按0-3-1-2-2-1-3-0顺序将ROM数据输出到第三信号处理部分518。第三信号处理部分518从通过2的求补输出或未加改变的ROM储存单元510接收滤波状态值。第三信号处理部分518通过由第一信号处理部分506产生的第四控制信号CONT4加以控制。
如图16J中所示那样，由第三信号处理部分518输出的滤波器状态值是按0-3-1-2-2-1-3-0顺序的ROM数据。这里，按″0″和″3″的ROM数据以及按″1″和″2″的ROM数据同表2中的相同。当第三信号处理部分518的滤波器状态值通过寄存器528暂存以及该储存值和第三信号处理部分518的滤波器状态值通过加法器522相加时，如图14L所示那样，相同的结果只需要输出一次。人们熟悉按此结果的滤波器状态值以图9M中相同的顺序输出。
对于本发明的第三实施例，能得到同使用图5FIR滤波器情况那样的相同滤波效果。在该实施例中，所要求的ROM的容量为2L/2-1×m，如果与普通FIR滤波器中所要求的ROM的容量2L×m相比，以及与图5的FIR滤波器中所要求的ROM的容量2L/2×m相比，其容量是减小了。此外，由于要求只要一个信号处理部分用于执行1的求补，另一个信号处理部分用于执行2的求补，以及一个多路转换器，所以整个硬件的尺度将显著减小。
如上所述，当提供输入数据时，本发明通过两个延迟线将它形成一个地址，将通过产生的地址提供储存在连接相应延迟线的ROM储存单元中的一滤波器状态值。而这样显著地降低在FIR滤波器中所要求的ROM的容量。
使用ROM的地址按其地区是对称的事实，本发明更加降低为用一位存取滤波器状态值的地址的位数，进而降低ROM的容量。
本发明使用滤波系数的对称性控制时钟的周期，以便只使用一个ROM储存单元来降低FIR滤波器的硬件的规模，此外还降低ROM的容量。
因此，应当理解，本发明不限制于在此公开的具体实施例作为试图执行本发明的最好的模式，也不限制于在说明书中描述的具体实施例，除了在附加的权利要求中所限定的之外。

Claims (35)

1.用于一预定脉冲形式的有限脉冲响应滤波输入数据的一种有限脉冲响应滤波器，所说滤波器包括：
—第一延迟部分，用于按一预定符号速率将所说输入数据延迟L/2步长；
—第二延迟部分，用于从所说第一延迟部分接收一最后延迟输出，并将其按符号速率延迟L/2步长；
—第一ROM储存单元，具有多个ROM，用于按预定的抽头数储存滤波器状态值；
—第二ROM储存单元，具有多个ROM，用于按所说预定的抽头数储存滤波器状态值；
—第一地址产生器，用于在由所说第一延迟部分执行的各个延迟步骤中产生数据作为第一地址，以便对储存在所说第一ROM储存单元的所说ROM中的所说滤波器状态值的一个进行寻址；
—第二地址产生器用于在由所说第二延迟部分执行的各个延迟步骤中产生数据作为第二地址，以便对储存在所说第二ROM储存单元的所说ROM中的所说滤波器状态值的一个进行寻址；
—第一多路转换器，用于根据过取样速率/2倍于符号速率一样大的时钟按序多路转换由所说第一ROM储存单元的所说ROM输出的滤波器状态值；
—第二多路转换器，用于按所说第一多路转换器的相反顺序按序多路转换由所说第二ROM储存单元的所说ROM输出的滤波器状态值；以及
—加法器，用于将所说第一和第二多路转换器的输出相加，并输出相加结果作为滤波器输出数据。
2.按权利要求1的滤波器，其中所说第一和第二ROM储存单元的所说ROM具有2L/2的容量。
3.按权利要求1的滤波器，其中所说第一地址产生器产生提取由所说第一延迟部分执行的初始延迟步骤的数据的所说第一地址作为其MSB。
4.按权利要求1的滤波器，其中所说第二地址产生器产生提取由所说第二延迟部分执行的最后延迟步骤的数据的所说第二地址作为其MSB。
5.用于一预定脉冲形式的有限脉冲响应滤波输入数据的一种有限脉冲响应滤波器，所说滤波器包括：
—第一延迟部分，用于按一预定符号速率将所说输入数据延迟L/2步长；
—第二延迟部分，用于从所说第一延迟部分接收一最后延迟输出，并将其按符号速率延迟L/2步长。
—第一ROM储存单元，具有多个ROM，用于按预定的抽头数储存滤波器状态值；
—第二ROM储存单元，具有多个ROM，用于按所说预定的抽头数储存滤波器状态值；
—第一地址产生器，用于按照在由所说第一延迟部分执行的初始延迟步骤中的数据值有选择性地用在剩余延迟步骤中的L/2-1位数据执行1的求补，而产生的所说被求补的或未被求补的数据作为第一地址，用于对储存在第一ROM储存单元的所说ROM中的所说滤波状态值之一值进行寻址；
—第二地址产生器，用于按照在由所说第二延迟部分执行的最后延迟步骤中的数据值有选择性地用在剩余延迟步骤中的L/2-1位数据执行1的求补，而产生的所说被求补的或未被求补的数据作为第二地址，用于对储存在所说第二ROM储存单元的所说ROM中的所说滤波器值之一值进行寻址；
—第一多路转换器，用于按照过取样速率/2倍于符号速率一样大的时钟按序多路转换从所说第一ROM储存单元的所说ROM输出的滤波器状态值；
—第二多路转换器，用于按照所说第一多路转换器的相反顺序按序多路转换从所说第二ROM储存单元的所说ROM输出的滤波器状态值；
—第一滤波器状态值处理部分，用于按照由所说第一延迟部分执行的初始延迟步骤的数据值有选择性地用由所说第一多路转换器输出的滤波器状态值执行2的求补，或者直接将其输出；
—第二滤波器状态值处理部分，用于按照由所说第二延迟部分执行的最后延迟步骤的数据值有选择性地用由所说第二多路转换器输出的滤波器状态值执行2的求补，或者直接将其输出；以及
—加法器，用于将第一和第二滤波状态值处理部分的输出相加，并将相加结果作为滤波器输出数据。
6.按权利要求5的滤波器，其中所说第一和第二ROM储存单元的所说ROM具有2L/2-1容量。
7.按权利要求5的滤波器，其中所说第一地址产生器产生提取由所说第一延迟部分执行的初始延迟步骤的数据的所说第一地址作为其MSB。
8.按权利要求7的滤波器，其中，对于由所说第一延迟部分执行的初始延迟步骤的数据值为″1″的情况，所说第一地址产生器用在剩余延迟步骤中的L/2-1位数据执行1的求补，并将其输出作为所说第一地址，而对于由所说第一延迟部分执行的初始延迟步骤的数据值为″0″的情况，所说第一产生器在该剩余延迟步骤中产生L/2-1位数据作为所说第一地址。
9.按权利要求7的滤波器，其中，所说第一地址产生器包括多个异或门，该异或门提取由所说第一延迟部分执行的初始延迟步骤的数据值作为它们公共输入，而在剩余延迟步骤中的L/2-1位数据作为用于它们的逻辑操作的另一输入，所说门产生该操作结果用作所说第一地址。
10.按权利要求5的滤波器，其中所说第二地址产生器产生提取由所说第二延迟部分执行的最后延迟步骤的数据的所说第二地址作为其MSB。
11.按权利要求10的滤波器，其中对于由所说第二延迟部分执行的最后延迟步骤的数据值为″1″的情况，所说第二地址产生的用剩余延迟步骤中的L/2-1位数据执行1的求补，并将其输出作为所说第二地址，而对于由所说第二延迟部分执行的最后延迟步骤的数据值为″0″的情况，所说第二产生器在剩余延迟步骤中产生L/2-1位数据作为所说第二地址。
12.按权利要求10的滤波器，其中所说第二地址产生器包括多个异或门，该异或门提取由所说第二延迟部分执行的最后延迟步骤的数据值作为它们公共输入，而在剩余延迟步骤中的L/2-1位数据作为用于它们逻辑操作的另一输入，所说门产生操作结果用作所说第二地址。
13.用于一预定脉冲形式的有限脉冲响应滤波输入数据的一种有限脉冲响应滤波器，所说滤波器包括：
—第一延迟部分，由串连的L/2个延迟装置组成，每个所说延迟装置按照一预定的符号速率延迟并输出所说输入数据；
—第二延迟部分，由串连的并与所说第一延迟部分的各个延迟装置对称的L/2延迟装置组成，每个所说延迟装置按照所说符号速率延迟并输出所说第一延迟部分的最后延迟输出；
—计数器，用于按照一预定的过取样速率计数两倍于所说符号速率一样大的时钟，输出该计数结果作为第一输出信号，并输出指示一反向计数结果的第二输出信号；
—第一多路转换器，用于多路转换并输出，所说第一延迟部分的初始延迟装置的输出，以及按照四倍于所说符号速率的时钟输出所说第二延迟部分的最后延迟装置的输出；
—第二多路转换器，用于按照四倍于所说符号一样大的时钟多路转换并输出所说第一和第二输出信号；
多个多路转换器，用于根据四倍于所说符号速率的时钟多路转换彼此对称的除所说第一延迟部分的初始延迟装置之外的剩余延迟装置和所说第二延迟部分的剩余延迟装置；
多个异或门，用于接收所说多个多路转换器的输出作为一个输入，以及接收所说第一多路转换器的输出作为另一输入，并异或该两个输入；
—查找图表，用于按照一预定抽头数储存滤波器状态值，并输出由所说第二多路转换器的输出和所说异或门的输出组成的地址存取的滤波器状态值；
—滤波器状态值处理部分，用于通过2的求补输出由所说查找图表输出的滤波器状态值，或者按照所说第一多路转换器的输出将其直接输出；
—寄存器，用于暂存所说滤波器状态值处理部分的输出；以及
—加法器，用于将由所说寄存器暂存的滤波器状态值和由所说滤波器状态值处理部分处理的滤波器状态值相加，并输出结果作为滤波器输出数据。
14.按权利要求13的滤波器，其中所说查找图表具有2L/2-1容量。
15.按权利要求13的滤波器，其中所说查找图表输出由提取所说第二多路转换器输出作为其MSB以及所说多个异或门的输出作为剩余位的地址存取的滤波器状态值。
16.按权利要求15的滤波器，其中所说多个异或门的数量为L/2-1，所说门输出L/2-1位地址。
17.按权利要求15的滤波器，其中对于所说第一多路转换器的输出为″1″的情况，所说滤波器状态值处理部分通过2的求补输出由所说查找图表输出的滤波器状态值，而对于所说第一多路转换器的输出为″0″的情况，所说部分输出未加改变的滤波器状态值。
18.用于一预定脉冲形式的有限脉冲响应滤波输入数据的一种有限脉冲响应滤波器，所说滤波器包括：
—第一延迟部分，由串连的L/2个延迟装置组成，每个所说延迟装置按照一预定的符号速率延迟并输出所说输入数据；
—第二延迟部分，由串连的并与所说第一延迟部分的各个延迟装置对称的L/2延迟装置组成，每个所说延迟装置按照所说符号速率延迟并输出所说第一延迟部分的最后延迟输出；
—计数器，用于按照一预定的过取样速率计数两倍于所说符号速率一样大的时钟，输出该计数结果作为第一输出信号，并输出指示一反向计数结果的第二输出信号；
—第一多路转换器，用于按照四倍于所说符号速率一样大的时钟多路转换并输出所说第一和第二输出信号；
—第二多路转换器，用于多路转换并输出所说第一延迟部分的初始延迟装置的输出，以及按照四倍于所说符号速率的时钟输出所说第二延迟部分的最后延迟装置的输出；
多个多路转换器，用于按照四倍于所说符号速率的时钟多路转换彼此对称的除所说第一延迟部分的初始延迟装置之外的剩余延迟装置和所说第二延迟部分的剩余延迟装置；
多个异或门，用于接收所说多个多路转换器的输出作为一个输入，以及接收所说第一多路转换器的输出作为另一输入，并异或该两个输入；
—ROM储存单元，由多个ROM组成，用于按照一预定的抽头数储存滤波器状态值，并输出由所说多个异或门输出组成的地址存取的各个ROM的滤波器状态值；
—第三多路转换器，用于按照所说第一多路转换器的输出，多路转换并输出由所说ROM储存单元的各个ROM输出的所说滤波器状态值；
—滤波器状态值处理部分，用于通过2的求补输出由所说第三多路转换器输出的滤波器状态值，或直接按照所说第二多路转换器的输出将其输出；
—寄存器，用于暂存所说滤波器状态值处理部分的输出；以及
—加法器，用于将由所说寄存器暂存的滤波器状态值和由所说滤波器状态值处理部分处理的滤波器状态值相加，并输出结果作为滤波器输出数据。
19.按权利要求18的滤波器，其中所说ROM储存单元的ROM具有2L/2-1容量。
20.按权利要求18的滤波器，其中所说多个异或门的数量为L/2-1，所说门输出L/2-1位地址用于存取储存在所说ROM储存单元中的滤波器状态值。
21.按权利要求15的滤波器，其中对于所说第二多路转换器为″1″的情况所说滤波器状态值处理部分通过2的求补输出由所说第三多路转换器输出的滤波器状态值，而对于所说第二多路转换器为″0″的情况，所说部分输出未加改变的滤波器状态值。
22.一种有限脉冲响应滤波器的滤波方法至少包括第一和第二ROM储存单元，用于按照一预定的抽头数存储滤波器状态值，该方法包括下列步骤：
使用两个延迟线延迟预定脉冲形式的输入数据；
产生由所说延迟线形成的数据来作为用于存取储存在所说第一和第二ROM储存单元中的滤波器状态值的地址；
由该地址存取所说第一和第二ROM储存单元的该滤波器状态值；
将存取的滤波器状态值相加并输出作为滤波器输出数据。
23.按权利要求22的方法，其中所说延迟线每个都由L/2延迟装置组成，而所说第一和第二ROM储存单元每个具有2L/2容量。
24.一种用于有限脉冲响应滤波器的滤波方法至少包括由多个ROM组成的第一和第二ROM储存单元，用于按一预定抽头数储存滤波器状态值，一第一延迟部分用于将一预定脉冲形式的输入数据按照一预定的符号速率延迟L/2步长，而一第二延迟部分用于将最后被延迟的并由所说第一延迟部分输出的数据延迟L/2步长，所说方法包括步骤：
(a)按照由所说第一延迟部分执行的初始延迟步骤的输出值，用在所说第一延迟部分的剩余延迟步骤中的输出值选择执行1的求补，并产生求补的或未求补的值作为第一地址；
(b)按照由所说第二延迟部分执行的最后延迟步骤的输出值，用在所说第二延迟部分的剩余延迟步骤中的输出值选择执行1的求补，并产生求补的或未求补的值作为第二地址；
(c)在储存在所说第一ROM储存单元的各个ROM中的滤波器状态值之中存取相应所说第一地址的滤波器状态值；
(d)在储存在所说第二ROM储存单元的各个ROM中的滤波器状态值之中存取相应所说第二地址的滤波器状态值；
(e)按照过取样速率/2倍于所说符号速率一样大的时钟多路转换并输出在步骤(c)期间存取的滤波器状态值；
(f)按照过取样速率/2倍于所说符号速率一样大的时钟多路转换并输出在步骤(d)期间存取的滤波器状态值；
(g)按照由所说第一延迟部分执行的初始延迟步骤的输出值，用所说步骤(e)期间输出的输出值执行2的求补或直接将其输出；
(h)按照由所说第二延迟部分执行的最后延迟步骤的输出值，用所说步骤(f)期间输出的输出值执行2的求补或直接将其输出；
(i)将所说步骤(e)和(f)期间输出的状态值相加并输出结果作为滤波器输出数据。
25.按权利要求24的方法，其中所说第一和第二ROM储存单元的各个ROM具有2L/2-1容量。
26.按权利要求24的方法，其中对于由所说第一延迟部分执行的初始延迟步骤的输出值为″1″的情况，所说第一延迟部分的剩余延迟步骤的输出值由1求补并被产生作为所说第一地址，而对于该输出值为″0″的情况，产生未求补的值作为所说第一地址。
27.按权利要求24的方法，其中对于由所说第二延迟部分执行的最后延迟步骤的输出值为″1″的情况，所说第二延迟部分的剩余延迟步骤的输出值由1求补并能产生作为所说第二地址，而对于该输出值为″0″的情况，产生未求补的值作为所说第二地址。
28.按权利要求24的方法，其中对于由所说第一延迟部分执行的初始延迟步骤的输出值为″1″的情况，所说第一延迟部分的剩余延迟步骤的输出值由2求补，而对于该输出值为″0″的情况，该输出值被直接输出。
29.按权利要求24的方法，其中对于由所说第二延迟部分执行的最后延迟步骤的输出值为″1″的情况，所说第二延迟部分的剩余延迟步骤的输出值由2求补，而对于该输出值为″0″的情况，该输出值被直接输出。
30.一种用于有限脉冲响应滤波器的滤波方法至少包括一查找图表，用于按一预定抽头数储存滤波器状态值，一第一延迟部分具有L/2延迟装置，用于按照一预定符号速率将一预定脉冲形式的输入数据延迟L/2步长，以及一第2延迟部分具有L/2延迟装置，对应所说第一延迟部分的各个延迟装置，用于将由所说第一延迟部分的最后延迟装置输出的数据延迟L/2步长，所说方法包括步骤：
(1)按照四倍于所说符号速率一样大的时钟多路转换并输出所说第一延迟部分的初始延迟步骤的输出值以及所说第二延迟部分的最后延迟步骤的输出值；
(2)按照一预定的过取样速率，对两倍于所说符号速率的时钟计数，并输出指示计数结果的第一输出信号和指示所说计数结果顺序相反的第二输出信号；
(3)按照四倍于所说符号速率一样大的时钟多路转换并输出所说第一和第二输出信号；
(4)按照四倍于所说符号速率的时钟多路转换并输出除所说第一延迟部分的初始延迟步骤的输出值以外的剩余延迟输出值以及相应的所说第二延迟部分的最后延迟步骤的输出值；
(5)相对由所说步骤(4)输出的值异或并输出由所说步骤(1)输出的值；
(6)产生提取由所说步骤(3)输出的值作为其MSB以及由所说步骤(5)输出的值作为剩余位的一地址；
(7)在储存在所说查找图表中的滤波器状态值中存取并输出相应该产生的地址的滤波器状态值；
(8)按照所说步骤(1)输出值用由所说步骤(7)输出的滤波器状态值执行2的求补；
(9)暂存由所说步骤(8)输出的滤波器状态值；以及
(10)将由所说步骤(8)和(9)输出的滤波器状态值相加，并输出该结果作为滤波器输出数据。
31.按权利要求30的方法，其中所说查找图表具有2L/2+1容量。
32.按权利要求30的方法，其中对于所说步骤(1)的输出值为″1″的情况由所说步骤(7)输出的输出值由2求补，而对于该输出值为″0″的情况，所说步骤(7)的输出值被直接输出。
33.一种用于有限脉冲响应滤波器的滤波方法至少包括由多个ROM组成的第一和第二ROM储存单元，用于按一定的抽头数储存滤波器状态值，一第一延迟部分，由L/2延迟装置组成，用于按照一预定的符号速率对一预定脉冲形式的输入数据延迟L/2步长，以及一第二延迟部分，由L/2延迟装置组成，用于将由所说第一延迟部分的最后延迟装置输出的数据延迟L/2步长，所说方法包括步骤：
(1)按照一预定的过取样速率，对两倍于所说符号速率的时钟计数，并输出指示计数结果的第一输出信号和指示所说计数结果顺序相反的第二输出信号；
(2)按照四倍于所说符号速率一样大的时钟多路转换并输出所说第一和第二输出信号；
(3)按照四倍于所说符号速率一样大的时钟多路转换并输出由所说第一延迟部分执行的初始延迟步骤的输出值以及由所说第二延迟部分执行的最后延迟步骤的输出值；
(4)按照四倍于所说符号速率的时钟多路转换并输出除所说第一延迟部分的初始延迟步骤的输出值以外的剩余延迟输出值以及相应的所说第二延迟部分的最后延迟步骤的输出值；
(5)相对于由所说步骤(4)输出的值异或由所说步骤(3)输出的值，产生的结果作为一地址；
(6)在储存在所说ROM储存单元的ROM中的滤波器状态值中相应于该产生的地址存取和输出该滤波器状态值；
(7)按照由所说步骤(2)输出的值多路转换并输出由所说步骤(6)输出的滤波器状态值；
(8)用由所说步骤(7)输出的滤波器状态值执行2的求补，或按所说步骤(3)的输出值直接将其输出；
(9)暂存由所说步骤(8)输出的滤波器状态值；以及
(10)将由所说步骤(8)和(9)输出的滤波器状态值相加，并输出结果作为滤波器输出数据。
34.按权利要求33的方法，其中所说ROM储存单元的各个ROM具有2L/2-1容量。
35.按权利要求33的方法，其中对于所说步骤(3)的输出值为″1″的情况，所说步骤(7)输出的输出值由2求补，而对于所说步骤(0)的输出值为″0″的情况，所说步骤(7)的输出值被直接输出。
CNB961107596A 1995-06-29 1996-06-29 有限脉冲响应滤波器及其滤波方法 Expired - Lifetime CN1139185C (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR18295/95 1995-06-29
KR19950018295 1995-06-29
KR18295/1995 1995-06-29
KR21065/96 1996-06-12
KR1019960021065A KR0181165B1 (ko) 1995-06-29 1996-06-12 유한장 임펄스응답 필터 및 그 필터링 방법

Publications (2)

Publication Number Publication Date
CN1147728A CN1147728A (zh) 1997-04-16
CN1139185C true CN1139185C (zh) 2004-02-18

Family

ID=26631115

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB961107596A Expired - Lifetime CN1139185C (zh) 1995-06-29 1996-06-29 有限脉冲响应滤波器及其滤波方法

Country Status (4)

Country Link
US (1) US5966314A (zh)
KR (1) KR0181165B1 (zh)
CN (1) CN1139185C (zh)
GB (1) GB2303009B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100237380B1 (ko) * 1997-06-16 2000-01-15 이계철 고속 롬 기반 나이퀴스트 유한 임펄스 응답 필터
KR19990031477A (ko) * 1997-10-13 1999-05-06 정선종 디지탈 직각 진폭 변조 심볼의 파형 정형을 위한 유한 임펄스응답 필터
US6272509B1 (en) * 1997-12-12 2001-08-07 Matsushita Electric Industrial Co., Ltd. Filter device
US6546408B2 (en) * 1998-09-16 2003-04-08 Cirrus Logic, Inc. Sinc filter using twisting symmetry
US6259745B1 (en) * 1998-10-30 2001-07-10 Broadcom Corporation Integrated Gigabit Ethernet transmitter architecture
US6295545B1 (en) * 1998-11-12 2001-09-25 Pc-Tel, Inc. Reduction of execution times for convolution operations
US6628923B1 (en) 2000-05-03 2003-09-30 Nokia Networks Oy Adaptive phase and amplitude linearization method and apparatus
KR100378592B1 (ko) * 2000-07-31 2003-03-31 한국전자통신연구원 디지털 이동 통신용 108 탭 1대4 인터폴레이션유한임펄스응답 필터장치
WO2002023721A1 (en) * 2000-09-15 2002-03-21 Koninklijke Philips Electronics N.V. Digital low pass filter
US6820103B2 (en) * 2000-11-03 2004-11-16 Qualcomm Inc. Digital filter with state storage
KR100447178B1 (ko) * 2001-12-18 2004-09-04 엘지전자 주식회사 유한 임펄스 응답 필터
US6624688B2 (en) 2002-01-07 2003-09-23 Intel Corporation Filtering variable offset amplifer
US6650184B2 (en) 2002-03-15 2003-11-18 Intel Corporation High gain amplifier circuits and their applications
JP2005318304A (ja) * 2004-04-28 2005-11-10 Nec Electronics Corp デジタルフィルタ及びフィルタ方法
DE102004042368B4 (de) * 2004-09-01 2009-12-17 Infineon Technologies Ag Digitales Filter zur sendeseitigen Pulsformung
US7346645B2 (en) * 2004-11-05 2008-03-18 International Business Machines Corporation Architecture for transverse-form analog finite-impulse-response filter
US7692462B2 (en) * 2008-01-25 2010-04-06 Himax Technologies Limited Delay-locked loop and a stabilizing method thereof
CN105790728B (zh) * 2014-12-25 2018-11-30 上海贝岭股份有限公司 一种多路数字滤波器
KR102484146B1 (ko) 2020-10-30 2023-01-02 김태강 진동신호를 기계학습하여 계수하는 작업횟수 자동계수시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2095067B (en) * 1981-03-12 1984-10-03 Standard Telephones Cables Ltd Digital filter arrangement
FR2557746B1 (fr) * 1983-12-30 1986-04-11 Thomson Csf Filtre numerique a bande passante et phase variables
GB8400791D0 (en) * 1984-01-12 1984-02-15 British Telecomm Digital filter
US4817025A (en) * 1984-02-03 1989-03-28 Sharp Kabushiki Kaisha Digital filter
US5027306A (en) * 1989-05-12 1991-06-25 Dattorro Jon C Decimation filter as for a sigma-delta analog-to-digital converter
CA2064252C (en) * 1989-07-25 2000-09-26 Mark R. Gehring Digital filter and method of design
US5374931A (en) * 1989-12-27 1994-12-20 Raytheon Company Radar target velocity estimator
JPH04270510A (ja) * 1990-12-28 1992-09-25 Advantest Corp ディジタルフィルタ及び送信機
FI89432C (fi) * 1991-06-26 1993-09-27 Nokia Mobile Phones Ltd Genering av en klockfrekvens i ett smart card graenssnitt
EP0608665B1 (en) * 1993-01-29 1998-01-07 STMicroelectronics S.r.l. Method of filtering high resolution digital signals and corresponding architecture of digital filter
US5381357A (en) * 1993-05-28 1995-01-10 Grumman Corporation Complex adaptive fir filter
US5379242A (en) * 1993-09-01 1995-01-03 National Semiconductor Corporation ROM filter

Also Published As

Publication number Publication date
KR970004309A (ko) 1997-01-29
GB2303009B (en) 1998-03-11
GB9613564D0 (en) 1996-08-28
GB2303009A (en) 1997-02-05
US5966314A (en) 1999-10-12
KR0181165B1 (ko) 1999-04-01
CN1147728A (zh) 1997-04-16

Similar Documents

Publication Publication Date Title
CN1139185C (zh) 有限脉冲响应滤波器及其滤波方法
US4117541A (en) Configurable parallel arithmetic structure for recursive digital filtering
CN100499371C (zh) 一种可编程内插滤波器装置及其实现方法
US4138730A (en) High speed FFT processor
US7669014B2 (en) Transpose memory and method thereof
CN1146199C (zh) 用于离散时间取样系统的滤波器的方法和装置
US5561617A (en) Pyramid processor integrated circuit
CN1109991C (zh) 流水线式快速傅里叶变换处理器
US20040001557A1 (en) Modulation apparatus using mixed-radix fast fourier transform
CN101149730B (zh) 使用主要因素算法的最佳离散傅利叶转换方法及装置
CN1223754A (zh) 码分多址调制解调器的高效多信道滤波
CN1014760B (zh) 数字式抽选滤波器
CN1244242C (zh) 移动通信系统的数字滤波器及其操作方法
JPS63136167A (ja) 直交変換プロセッサ
EP0953175B1 (en) Method and apparatus for fft computation
CN100550622C (zh) 带有下采样功能的数字信号滤波装置及方法
US6631167B1 (en) Process and device for transforming real data into complex symbols, in particular for the reception of phase-modulated and amplitude-modulated carriers transmitted on a telephone line
CN1211926C (zh) 一种用于直接序列扩频通信系统的简化的数字fir滤波器
CN1158515A (zh) 具有比特移位单元的数字滤波器
EP1355421B1 (en) Digital matched filter
CN1639683A (zh) 用于并行访问多个存储器模块的方法和设备
CN1262922C (zh) 数据处理装置及控制数据处理装置的方法
US6539412B1 (en) Discrete wavelet transform apparatus for lattice structure
Perera Architectures for multiplierless fast Fourier transform hardware implementation in VLSI
CN1175566C (zh) 降低了功耗的复数匹配滤波器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20040218

EXPY Termination of patent right or utility model