CN113906513A - 用于对抗编程故障的独立磁盘冗余阵列条带化的系统和设备 - Google Patents

Abstract

本公开内容的实施方式提供了一种系统，包括用于存储存储器数据的存储器装置。存储器装置包括存储器单元阵列和排列成多行且耦接到存储器单元阵列的多条字线。系统还包括存储器控制器，其具有处理器和存储器，并且可操作地耦接到存储器单元阵列。系统还包括主机，其具有另一处理器和另一存储器，并且可操作地耦接到存储器控制器。主机的另一处理器被配置为对存储器数据执行第一RAID编码操作以形成第一奇偶校验数据。存储器控制器的处理器被配置为接收第一奇偶校验数据和存储器数据，并且对第一奇偶校验数据和存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。

Description

用于对抗编程故障的独立磁盘冗余阵列条带化的系统和设备

技术领域

本公开内容涉及数据存储系统和装置。

背景技术

随着互联网和各种关键任务应用的快速增长，保持数据完整性和确保对关键信息的连续访问的重要性无比重要。为了满足保存和访问可靠数据的需要，独立磁盘冗余阵列(RAID)算法已经被用于改进NAND存储器装置中的性能、可靠性、功耗和可扩展性。RAID算法采用条带化、镜像和/或奇偶校验的技术来从多个存储单元创建大的可靠数据存储。

在RAID的不同级别中，RAID的级别5，又名RAID 5通常用于保持NAND存储器装置中的数据完整性。RAID 5采用具有分布式奇偶校验(例如，冗余信息)的块级条带化(block-level striping)。奇偶校验信息分布在驱动器(drive)之间。在单个驱动器发生故障时，可以从分布式奇偶校验和其余驱动器取回故障驱动器中的数据，使得不会丢失存储器数据。

发明内容

在一个示例中，一种系统包括用于存储存储器数据的存储器装置。该存储器装置包括存储器单元阵列和排列成多行且耦接到存储器单元阵列的多条字线。该系统还包括存储器控制器，其具有处理器和存储器，可操作地耦接到存储器单元阵列。该系统还包括主机，其具有另一处理器和另一存储器，可操作地耦接到存储器控制器。主机的另一处理器被配置为对存储器数据执行第一RAID编码操作以形成第一奇偶校验数据。存储器控制器的处理器被配置为接收第一奇偶校验数据和存储器数据，并且对第一奇偶校验数据和存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。

在另一示例中，存储器控制器包括处理器和存储器，可操作地耦接到用于存储存储器数据的多个存储器单元；存储器单元耦接到排列成多行的多条字线。处理器被配置为接收存储器数据和存储器数据的第一奇偶校验数据；对存储器数据和第一奇偶校验数据执行RAID编码操作以形成第二奇偶校验数据，并且执行写入操作以将存储器数据、第一奇偶校验数据和第二奇偶校验数据存储到存储器单元中。

在另一示例中，主机具有处理器和存储器，且可操作地耦接到用于存储存储器数据的多个存储器单元。存储器单元耦接到排列成多行的多条字线。处理器被配置为接收存储器数据，对存储器数据执行RAID编码操作以形成奇偶校验数据，以及将存储器数据和奇偶校验数据传送到可操作地耦接到多个存储器单元的存储器控制器。

在又一示例中，公开了一种用于使用RAID操作存储设备的方法。设备包括：存储有存储器数据的多个存储器单元；存储器控制器，可操作地耦接到存储器单元；以及主机，可操作地耦接到存储器控制器。该方法包括：由主机对存储器数据执行第一RAID编码操作以形成第一奇偶校验数据；将第一奇偶校验数据和所接收的存储器数据传送到存储器控制器；以及由存储器控制器对第一奇偶校验数据和所接收的存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。

附图说明

并入本文并形成说明书的一部分的附图示出了本公开内容的各实施方式，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。

图1A示出了根据本公开内容一些方面的包括主机、闪存控制器、随机存取存储器(RAM)和存储器阵列装置的系统的示意图。

图1B示出了根据本公开内容一些方面的闪存控制器的示意图。

图1C示出了根据本公开内容一些方面的主机的示意图。

图2是根据本公开内容一些方面的执行多维RAID操作的系统的示意图。

图3示出了根据本公开内容一些方面的三维视图中的存储器数据和奇偶校验数据布置。

图4示出了根据本公开内容一些方面的多维RAID编码操作的处理流程。

图5示出了根据本公开内容一些方面的多维RAID解码操作的处理流程。

图5示出了根据本公开内容一些方面的三维视图中的存储器数据和奇偶校验数据布置。

图6A示出了根据本公开内容一些方面的用于对图1A中的存储器阵列装置执行多维RAID编码操作的方法的流程图。

图6B和图6C示出了根据本公开内容一些方面的用于对图1A中的存储器阵列装置执行多维RAID解码操作的方法的流程图。

将参考附图描述本公开内容的各方面。

具体实施方式

尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了说明的目的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以彼此并以未在附图中具体示出的方式组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。

通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。

如本文所使用的，术语“存储器串”是指在横向定向衬底上串联连接的垂直定向的存储器单元晶体管串，使得存储器单元晶体管串在相对于衬底的垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指垂直于衬底的横向表面。

为了增加存储容量，NAND闪存通常包括多个管芯，每个管芯具有多个面。每一面横向地划分成一个或多个存储器区块，所述存储器区块进一步划分成多个串。每一个所述串包括横向延伸的多个栅极导电层。一个存储器区块包括以多个层级垂直堆叠的多个栅极导电层，且每个栅极导电层耦接到横向分布在存储器区块中的串中的多个页中的存储器单元。随着栅极导电层的数量继续在垂直方向上增加以增加NAND闪存的存储容量，相邻栅极导电层之间的空间变得更小。相邻栅极导电层之间的干扰变得显著。为了改善存储器单元的完整性和可读性，RAID 5已经广泛用于NAND闪存中。通常，RAID 5采用存储器区块中的条带化来将存储器区块中的存储器数据划分成多个数据部分，在条带中的数据部分之间执行异或(XOR)运算以生成相应的奇偶校验数据，并且将奇偶校验数据存储在存储器单元中。为了使相邻栅极导电层之间的干扰减到最小，耦接到两个相邻栅极导电层的数据部分通常处于不同的条带中。一个数据部分可以表示一页中的存储器数据。一个条带通常包括位于两个维度中的数据部分，例如，横向位于跨不同管芯和不同面的不同存储器区块中，且垂直位于相同存储器区块中的不同层级中。在横向方向上，条带可以包括在不同面中的相同位置处的数据部分。在垂直方向上，条带可以包括在不同层级中的相同位置处的数据部分。最后的数据部分通常包括条带的奇偶校验数据。在条带的一个数据部分中编程失败的情况下，可以例如通过使用条带的奇偶校验数据和条带中的其余数据部分执行XOR运算来恢复受损数据部分(compromised data portion)。例如，对于具有128个数据部分的条带，127个数据部分用于存储存储器数据，并且一个数据部分用于存储条带的奇偶校验数据，因此使用这种条带化配置的RAID 5的纠错能力可被描述为(127+1)。即，一个奇偶校验数据部分保护127个存储器数据部分。

然而，RAID 5，例如一维RAID操作，仅可以用于恢复条带中的一个受损数据部分。奇偶校验数据的条带化和计算通常由闪存控制器执行，该闪存控制器具有有限的计算资源，例如高速缓存能力和计算能力。在导致条带中两个或更多受损数据部分的场景的情况下，具有如上所述的条带化配置的RAID 5不能恢复多于一个的受损数据部分。例如，编程错误、功率损失和/或源极选择栅极(SSG)泄漏故障可能导致条带中的多个数据部分受损。当前条带化配置和一维RAID操作易受一个条带(例如，沿一个维度)中具有多于一个的受损数据部分的影响。结果，这些受损数据部分中的存储器数据可能丢失。需要改进存储器装置的条带化配置和纠错能力。

为了解决一个或多个上述问题，本公开内容介绍了一种解决方案，其中RAID技术(例如RAID 5)可以用于横向和纵向地恢复多于一个的受损数据部分。在这些实施方式中，所公开的设备中的存储器数据被布置在多个条带化配置中以促进多维RAID操作，其允许在每个维度中恢复至少一个受损数据部分。在一些实施方式中，多维RAID操作包括X维RAID操作、Y维RAID操作和Z维RAID操作，所述X维RAID操作、Y维RAID操作和Z维RAID操作各自包括相应的编码操作(例如，对于写入操作)和解码操作(例如，对于读取操作)。在一些实施方式中，RAID 5被用于所有三个维度。在一些实施方式中，三个RAID操作的条带延伸的方向在三维(3D)空间中彼此正交。三个RAID操作可以单独或组合使用来恢复一个或多个受损数据部分。在一些实施方式中，可以使用多维RAID操作恢复一个维度中的多于三个的受损数据部分。可以提高设备的纠错能力。

为了促进多维RAID操作，存储器数据沿X维度、Y维度和Z维度以条带布置。为三个维度的每个条带计算奇偶校验数据。与现有技术不同，在本公开内容中，可操作地耦接到闪存控制器的主机被配置为执行至少一个维度的RAID操作。在示例中，主机被配置为执行用于Y维RAID操作和Z维RAID操作的编码和解码操作。主机具有足够的计算能力和高速缓存能力来计算和高速缓存在编码和解码操作中使用的奇偶校验数据和存储器数据。同时，具有有限计算资源和高速缓存能力的闪存控制器只需要计算X维RAID操作即可。在由于多维RAID操作增加计算负荷的同时，负荷的分配可以利用主机中丰富的计算资源，提高计算效率，而不增加闪存控制器的负担。在一些实施方式中，主机的RAID操作可以使用诸如算法和电路之类的软件手段来实现，而闪存控制器的RAID操作可以使用诸如逻辑电路之类的硬件手段来实现。可以提高设备的性能。

图1A示出了根据本公开内容一些方面的设备100的示意图，其中操作所提供的方法。如图1A所示，设备100包括主机104、闪存控制器106、随机存取存储器(RAM)110和存储器阵列装置108。在一些实施方式中，主机104、闪存控制器106、存储器阵列装置108和RAM 110中的每一个是具有其自己的封装的分立芯片，并且安装在印刷电路板(PCB)102上。在一些实施方式中，主机104与闪存控制器106、存储器阵列装置108或RAM 110不在同一PCB 102上。在一些实施方式中，RAM 110可以与闪存控制器106或存储器阵列装置108在或不在同一PCB 102上。主机104和/或RAM 110的具体封装和位置可以改变，并且不应限制本公开内容的范围。主机104是用于执行存储器阵列装置108的数据处理的专用处理器。例如，主机104可以包括中央处理单元(central processing unit，CPU)和/或片上系统(system-on-chip，SoC)，例如应用处理器。数据在主机104和闪存控制器106之间以及在主机104和RAM110之间各自通过相应的互连链路(interlink)，例如处理器总线，进行传输。主机104因此可以控制RAM 110和闪存控制器106的操作。存储器阵列装置108可以包括在RAID操作中配置的存储器单元阵列。存储器阵列装置108是3D NAND存储器或2D NAND存储器，其通过另一互连链路与闪存控制器106传输数据。RAM 110可以包括任何合适的静态随机存取存储器(static random-access memory，SRAM)和/或动态随机存取存储器(dynamic random-access memory，DRAM)。

闪存控制器106可以管理存储在闪存(NAND闪存或NOR闪存)中的数据，并与主机104通信。在一些实施方式中，闪存控制器106被设计用于在低占空比环境中操作，所述低占空比环境例如安全数字(Secure Digital，SD)卡、紧凑型闪存(Compact Flash，CF)卡、USB闪存驱动器、或用于在诸如个人计算机、数码相机、移动电话等电子设备中使用的其他介质。在一些实施方式中，闪存控制器106被设计用于在高占空比环境中操作，所述高占空比环境例如用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)的数据存储设备的固态驱动器(solid-state drive，SSD)或嵌入式多媒体卡(embedded Multi-Media-Card，eMMC)以及企业存储阵列。闪存控制器106可以被配置为控制存储器阵列装置108的操作，诸如读取、写入、擦除和编程操作。闪存控制器106还可以被配置为管理关于存储器阵列装置108中存储的或要存储的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，闪存控制器106还被配置为针对从存储器阵列装置108读取或向存储器阵列装置108写入的数据处理纠错码(error correction code，ECC)。也可以由闪存控制器106执行任何其他合适的功能，例如，对闪存进行格式化。

图1B示出了根据一些实施方式的闪存控制器106的示例性实施方式。闪存控制器106可以通过生成控制信号来控制存储器阵列装置108的操作，以控制存储器阵列装置108中的存储器数据的条带化、计算和存储。根据本公开内容，闪存控制器106可以从主机104接收用于存储器阵列装置108的操作的信号。在一些实施方式中，闪存控制器106可以包括处理器105、存储器109和存储设备107。在一些实施方式中，闪存控制器106可以在单个装置中具有不同的模块，所述单个装置诸如集成电路(IC)芯片(例如，实现为专用集成电路(ASIC)或现场可编程门阵列(FPGA))，或者具有专用功能的单独装置。在一些实施方式中，闪存控制器106的部件可以在集成设备中，或者分布在不同位置但是彼此通过网络进行通信。

处理器105可以包括任何适当类型的通用或专用微处理器、数字信号处理器或微控制器。处理器105可以被配置为专用于对信号(例如，来自主机104的信号)进行分析和/或对扫描方案进行控制的独立处理器模块。可替换地，处理器105可以被配置为用于执行与信号分析/扫描方案控制无关的其他功能的共享处理器模块。尽管在图1B中未示出，但是处理器105可以包括可以使用软件、硬件、中间件、固件或其任何组合来实现的多个功能单元或模块。多个功能单元可以基于来自主机104的信号或任何预先存储的控制数据来对本公开内容的奇偶校验数据的存储执行读取、写入、擦除、条带化、计算、决策制定和控制。在一些实施方式中，处理器105用作多维RAID操作中的RAID引擎。

存储设备107和存储器109可以包括任何适当类型的大容量存储设备，该大容量存储设备被提供用于存储处理器105可能需要操作的任何类型的信息。存储器109和/或存储设备107可以是易失性或非易失性、磁性、基于半导体、基于磁带、光学、可移动(removable)、不可移动或其他类型的存储装置或有形(即，非暂时性)计算机可读介质，包括但不限于ROM、闪存、动态RAM、静态RAM、硬盘、SSD、光盘等。存储设备107和/或存储器109可以被配置为存储一个或多个计算机程序，所述计算机程序可以由处理器105执行以执行本文公开的功能。例如，存储器109和/或存储设备107可以被配置为存储可以由处理器105执行以形成RAID条带、计算奇偶校验数据、以及控制奇偶校验数据的存储的一个或多个程序。在一些实施方式中，存储设备107和存储器109还可以被配置为存储/高速缓存由处理器105接收和/或使用的信息和数据。例如，存储设备107和存储器109可以存储/高速缓存从主机104接收的数据和/或在RAID操作期间生成的数据(例如，临时奇偶校验数据)。

返回参考图1A，闪存控制器106可以包括主机接口(I/F)，其例如通过处理器总线操作地耦接到主机104，并且被配置为从主机104接收指令。主机I/F可以包括串行连接SCSI(serial attached SCSI，SAS)、并行SCSI、PCI Express(PCIe)、NVM Express(NVMe)、高级主机控制器接口(AHCI)，仅列举几个例子。闪存控制器106还可以包括管理模块和NAND存储器接口(I/F)。在一些实施方式中，管理模块可操作地耦接到主机I/F和NAND存储器I/F，并且被配置为基于从主机104接收的指令生成一个或多个控制信号以控制存储器阵列装置108的操作(例如，读取、写入、擦除和编程操作)，并且将控制信号发送到NAND存储器I/F。例如，管理模块确定存储器阵列装置108中的条带，并且执行计算以确定奇偶校验数据并恢复条带中的存储器数据。管理模块可以是任何合适的控制和状态机。在一些实施方式中，NAND存储器I/F被配置为向存储器阵列装置108传送控制信号，并且从存储器阵列装置108接收状态信号。状态信号可以指示由存储器阵列装置108执行的每个操作的状态(例如，失败、成功、延迟等)，其可以作为反馈被发送回管理模块。NAND存储器I/F可以包括单数据速率(single data rate，SDR)NAND闪存接口、开放NAND闪存接口(ONFI)、双数据速率切换(DDR)接口，仅列举几个例子。

存储器阵列装置108是具有3D NAND存储器单元阵列形式的NAND存储器单元阵列的NAND闪存。在一些实施方式中，NAND存储器单元阵列是由字线与存储器串的交叉形成的3D NAND存储器单元阵列，所述字线与存储器串中的每一个在衬底上方穿过存储器堆栈垂直延伸。取决于3DNAND技术(例如，存储器堆栈中的层/级的数量)，存储器串通常包括32到256个NAND存储器单元，其中的每一个包括浮栅晶体管或电荷俘获晶体管。

可以将NAND存储器单元组织成页，接着将页组织成存储器区块，其中每个NAND存储器单元电连接到被称为位线(bit line，BL)的单独的线。每个存储器区块被分成一对串。NAND存储器单元中具有相同高度的所有单元可由字线(word line，WL)(即，导电栅极层)通过控制栅极电连接。每条字线可以与多个页中的存储器单元的控制栅极电耦接。在每一层级处，一个串中的存储器单元存储有页数据，例如，下页(lower page，LP)数据部分、中间页(middle page，MP)数据部分和上页(upper page，UP)数据部分。在一些实施方式中，面包含通过同一位线电连接的多个存储器区块/串。在一些实施方式中，多个栅极导电层在垂直方向上布置在存储器区块中。每个栅极导电层横向延伸。由单个栅极导电层形成的存储器单元和存储器串形成页。在一个存储器区块中，每个栅极导电层可耦接到多个页的存储器单元。即，一个存储器区块可包括单个层级上的多个页。在一些实施方式中，存储器阵列装置108包括多个管芯，每个管芯具有至少一个面。

主机104可以基于从闪存控制器106传送的数据和/或信号来协调设备100中的不同模块/部分中的操作。主机104可以基于从闪存控制器106传送的数据和/或信号来控制RAM 110的操作。例如，主机104可以生成、高速缓存和向闪存控制器106传送奇偶校验数据，并且接收、高速缓存奇偶校验数据以供计算和/或参考。在一些实施方式中，RAM 110是主机104的一部分，并且可以由主机104直接控制以存储数据，例如存储器数据和/或奇偶校验数据。

图1C示出了根据本公开内容一些方面的主机104的示例性结构。主机104可以包括一个或多个处理器(也称为中央处理单元，或CPU)，例如处理器1404。根据一些实施方式，处理器1404连接到通信基础设施或总线1406。一个或多个处理器1404可以各自是图形处理单元(GPU)。在一些实施方式中，GPU是处理器，该处理器是被设计为处理数学密集型应用程序的专用电子电路。GPU可具有并行结构，该并行结构对于并行处理大数据块(例如，对于计算机图形应用程序、图像、视频等共通的(common to)数学密集型数据)是高效的。在一些实施方式中，处理器1404在多维RAID操作中用作另一RAID引擎。

主机104还可以包括一个或多个用户输入/输出设备1403，例如监视器、键盘、指示设备等，其通过一个或多个用户输入/输出接口1402与通信基础设施或总线1406通信。主机104还可以包括主存储器或主要存储器1408，例如随机存取存储器(RAM)。主存储器1408可以包括一级或多级高速缓存。根据一些实施方式，主存储器1408中存储了控制逻辑(即，计算机软件)和/或数据。

主机104还可以包括一个或多个辅助存储装置或存储器1410。辅助存储器1410可以包括例如硬盘驱动器1412和/或可移动存储设备或驱动器1414。可移动存储驱动器1414可以是软盘驱动器、磁带驱动器、光盘驱动器、光存储装置、磁带备份装置和/或任何其他存储装置/驱动器。可移动存储驱动器1414可以与可移动存储单元1418交互。根据一些实施方式，可移动存储单元1418包括计算机可用或可读存储装置，其上存储有计算机软件(控制逻辑)和/或数据。可移动存储单元1418可以是软盘、磁带、光盘、DVD、光存储盘和/或任何其他计算机数据存储装置。可移动存储驱动器1414可以以公知的方式从可移动存储单元1418读取和/或向可移动存储单元1418写入。

根据一些实施方式，辅助存储器1410可以包括用于允许主机104访问计算机程序和/或其他指令和/或数据的其他装置、手段或其他方法。这样的装置、手段或其他方法可以包括例如可移动存储单元1422和接口1420。可移动存储单元1422和接口1420的示例可以包括程序盒(cartridge)和盒接口(例如在视频游戏设备中见到的)、可移动存储器芯片(例如EPROM或PROM)和相关联的插槽、记忆棒和USB端口、存储卡和相关联的存储卡槽、和/或任何其他可移动存储单元和相关联的接口。在一些实施方式中，主存储器1408和/或辅助存储器1410用于在多维RAID编码/解码操作期间存储存储器数据和/或奇偶校验数据。

主机104还可以包括通信或网络接口1424。根据一些实施方式，通信接口1424使得主机104能够与远程设备、远程网络、远程实体等(由附图标记1428单独地和共同地引用)的任何组合进行通信和交互。例如，通信接口1424可以允许主机104通过通信路径1426与远程设备1428通信，该通信路径1426可以是有线的和/或无线的，并且可以包括局域网(localarea network，LAN)、广域网(wide area network，WAN)、互联网等的任何组合。可以经由通信路径1426向主机104和从主机104传送控制逻辑和/或数据。

在一些实施方式中，包括其上存储有控制逻辑(软件)的有形计算机可用或可读介质的有形设备或制品在本文中也被称为计算机程序产品或程序存储设备。这包括但不限于主机104、主存储器1408、辅助存储器1410、可移动存储单元1418和1422、以及体现前述各项的任何组合的有形制品。当由一个或多个数据处理设备(例如主机104)执行时，这种控制逻辑使得这种数据处理设备如本文所述的那样操作。

在另一示例(未示出)中，闪存控制器106和存储器阵列装置108的芯片可以包括在相同的封装中，诸如通用闪存存储(universal Flash storage，UFS)封装或eMMC封装，并且通过引线键合电连接。闪存控制器106然后可以通过互连链路(例如处理器总线)与主机104传送数据，该互连链路由软件驱动器(例如UFS驱动器软件或MMC驱动器软件)驱动。

在一些实施方式中，设备100还包括外围电路(未示出，也称为控制和感测电路)，所述外围电路包括用于促进存储器阵列装置108的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。

图2示出了根据本公开内容一些方面的具有主机(“HOST”)和UFS/SSD的系统200。在UFS/SSD中，闪存控制器(“存储器控制器(MEMORY CONTROLLER)”)和存储器阵列装置(“NAND”)在同一芯片中。系统200可以是设备100的示例，并且被配置为执行多维RAID操作。返回参考图1A，在一些实施方式中，主机是主机104的示例，闪存控制器是闪存控制器106的示例，且存储器阵列装置是存储器阵列装置108的示例。为了便于图示，图2还包括多维RAID操作期间的特定数据流。为了便于图示，在一个或多个编码操作中采用的数据流以短划线示出，而在一个或多个解码操作中采用的数据流以虚线示出。在一些实施方式中，多维RAID操作包括存储器数据的三维(X维、Y维和Z维)中的每一个上的RAID 5。

如图2所示，在写入操作中，存储器数据(“数据输入(DATA INPUT)”)可以由系统200接收，并且可以被高速缓存/存储在存储器(例如主机的主存储器和/或辅助存储器(“RAM”))中以供处理。存储器数据可包括要存储在NAND中的任何数据，例如用户数据。存储器数据在被存储在NAND中之前可经历多维RAID编码操作，形成奇偶校验数据。主机的处理器(“CPU”)的部分或全部可以用作执行多维RAID编码操作的部分的第一RAID引擎(“第1RAID引擎(1^st RAID ENGINE)”)。在各种实施方式中，主机执行多维RAID操作的至少一个维度的计算。如图2所示，主机可以执行Y维和Z维RAID操作，闪存控制器可以执行X维RAID操作。在一些其他实施方式(未示出)中，主机可执行Y维操作或Z维RAID操作中的一个操作，且闪存控制器可执行其他二个维度RAID操作。在一些进一步的实施方式(未示出)中，主机可以执行整个多维RAID操作，并且闪存控制器不执行任何RAID操作。

表Ⅰ

作为示例，表I示出要存储在存储器阵列装置中的存储器数据的部分或全部。存储器数据在被存储在存储器阵列装置中之前可以经历多维RAID编码操作。在该示例中，假设存储器数据将被存储在具有横向排列的两个面(“PL0”和“PL1”)的管芯(“DIE0”)中。每个面包括六个串(“STR0”、“STR1”、“STR2”、“STR3”、“STR4”、“STR5”)，且每个串包括用于存储上页(“UP”)数据部分、中间页(“MP”)数据部分和下页(“LP”)数据部分的存储器单元。存储器单元耦接到垂直排列的多条字线(“WL”)。为了便于描述，字线标有字线编号(“WL#”)，并且具有不同字线编号的每条字线垂直地位于相应的高度。为了便于图示，对数据部分(例如，UP数据部分、MP数据部分和LP数据部分)进行编号。存储在耦接到不同面中的相同页的相同字线的存储器单元中的数据部分具有相同数据编号。例如，如表I中所示，存储在第0串(“STR0”)中的存储器单元中且耦接到第0字线(“WL0”)的LP数据部分具有数据编号“0”；存储在第0串(“STR0”)中的存储器单元中且耦接到第0字线(“WL0”)的MP数据部分具有数据编号“1”；存储在第0串(“STR0”)中的存储器单元中且耦接到第0字线(“WL0”)的UP数据部分具有数据编号“2”；等等。在各种实施方式中，存储器阵列装置可具有多于一个的管芯(例如，四个管芯)，且每个管芯可具有多于一个的面(例如，四个面)。垂直排列的字线的数量可从32、64、96、128变化到256。应当注意，所公开的多维RAID操作可以应用于任何合适的存储器阵列装置，并且不应当受到存储器阵列装置的管芯、面、串和字线的确切数量的限制。在一些实施方式中，在每个面(例如，“PL0”或“PL1”)中，每个层级的字线(例如，“WL0”、“WL1”或“WL2”)耦接到18个数据部分(例如，0-17、18-19、36-53或54-71)。

第一RAID引擎可将存储器数据划分为多个数据部分。在一些实施方式中，第一RAID引擎将存储器数据划分为K个数据部分，K是与Z维RAID操作中的奇偶校验数据部分相对应的数据部分的数量(即，沿Z维的条带中的数据部分的数量)。换句话说，K等于在Z维RAID操作中由一个奇偶校验数据部分保护的数据部分的数量。在一些实施方式中，K等于127。在各种实施方式中，K可以等于其他合适的整数。表II示出了第一数据部分中的数据部分，表III示出了第K(或第127)数据部分中的数据部分。为了简化图示，现在示出第二到第126数据部分。为了便于图示，数据部分被示为以二维排列。

表II

D0-0-0

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D3-0-0

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DI26-0-0

D0-1-0

Dl-1-0

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D126-1-0

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DI26-2-0

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DI26-4-0

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···

D126-35-0

表III

D0-0-126

D1-0-126

D2-0-126

D3-0-126

D4-0-126

···

D126-0-126

D0-1-126

Dl-1-126

D2-1-126

D3-1-126

D4-1-126

···

D126-1-126

D0-2-126

Dl-2-126

D2-2-126

D3-2-126

D4-2-126

···

D126-2-126

D0-3-126

Dl-3-126

D2-3-126

D3-3-126

D4-3-126

···

D126-3-126

D0-4-126

D1-4-126

D2-4-126

D3-4-126

D4-4-126

···

D126-4-126

···

···

···

···

···

···

···

D0-35-126

Dl-35-126

D2-35-126

D3-35-126

D4-35-126

···

D126-35-126

K个数据部分中的每一个可以被示为数据部分的二维阵列。K个阵列中的每一个可具有I行和J列，I等于对应于耦接到两条相邻字线的存储器单元的(例如，要存储在其中的)数据部分的总数。如表I、表II和表III所示，在一个示例中，I等于36。在一些实施方式中，J等于存储器数据中的数据部分的总数除以K，并再除以I。在一个示例中，J可以等于127。

例如，如表II和表III中所示，在二维阵列中沿X维度的每行中布置的数据部分可等于要存储在(例如，对应于)相应管芯的相同位置但在阵列存储器装置中的不同面中的存储器单元中的数据部分。即，在每个阵列中排列成行的数据部分包括要存储在(例如，对应于)耦接到每隔一条(奇数或偶数)字线、在同一串的页中以及在所有面中的存储器单元中的数据部分。例如，面“PL0”中的数据部分0等于(如示为或对应于)D0-0-0，面“PL1”中的数据部分0等于D1-0-0，面“PL0”中的数据部分36等于D2-0-0，面“PL1”中的数据部分36等于D3-0-0，等等；面“PL0”中的数据部分1等于(或示为)D0-1-0，面“PL1”中的数据部分1等于D1-1-0，面“PL0”中的数据部分37等于D2-1-0，面“PL1"中的数据部分37等于D3-1-0，等等；面“PL0”中的数据部分2等于(或示为)D0-2-0，面“PL1”中的数据部分2等于D1-2-0，面“PL0”中的数据部分38等于D2-2-0，面“PL1”中的数据部分38等于D3-2-0，等等。

如表II和表III中所示，每列中的I个数据部分可存储在(或对应于)耦接到两条相邻(例如，奇数和偶数)字线的存储器单元中。例如，列1中的数据部分(例如，D0-0-0、D0-1-0、D0-2-0、D0-3-0、...、D0-35-0)可分别对应于面“PL0”中的数据部分0-35；列2中的数据部分(例如，D1-0-0、D1-1-0、D1-2-0、D1-3-0、...、D1-35-0)可分别对应于面“PL1”中的数据部分0-35；列3中的数据部分(例如，D2-0-0、D2-1-0、D2-2-0、D2-3-0、...、D2-35-0)可分别对应于面“PL0”中的数据部分36-71；列4中的数据部分(例如，D3-0-0、D3-1-0、D3-2-0、D3-3-0、...、D3-35-0)可分别对应于面“PL1”中的数据部分36-71；等等。

图3示出了根据本公开内容一些方面的用于RAID计算的三维空间中的数据部分和奇偶校验数据的布置。如图3所示，X维度、Y维度和Z维度彼此正交。对于K个阵列中的每一个，X维度可等同于行方向，Y维度可等同于列方向，且Z维度可等同于与X-Y平面正交的方向。K个阵列可以沿Z维排列，其中，K个阵列中的每一个都在X-Y平面中。K个阵列中的每个数据部分可以在图3中被示为“数据”。在Y维RAID操作中，每个阵列中沿Y维/列方向的数据部分可以形成条带，并且可以为每个条带生成相应的奇偶校验数据部分；在Z维RAID操作中，所有阵列中沿Z维的数据部分(例如，具有相同的行号和相同的列号)可以形成条带，并且可以为每个条带生成相应的奇偶校验数据部分；并且在X维RAID操作中，每个阵列中沿X维/行方向的数据部分可以形成条带，并且可以为每个条带生成相应的奇偶校验数据部分。X维奇偶校验数据部分可统称为X维奇偶校验数据(“X-奇偶校验”)，Y维奇偶校验数据部分可统称为Y维奇偶校验数据(“Y-奇偶校验”)，Z维奇偶校验数据部分可统称为Z维奇偶校验数据(“Z-奇偶校验”)。应当注意，数据部分的布置仅仅是为了示出多维RAID操作的存储器数据的条带化，而不是指示存储器数据在主机中存储/高速缓存的方式。下表中所示的数据部分具有Dx-y-z的格式，以显示X维、Y维和Z维中的条带。

返回参考图2，第一RAID引擎可以包括Z维编码单元(“Z-编码”)和/或Y维编码单元(“Y-编码”)，用于分别执行Z维RAID编码操作和/或Y维RAID编码操作。在一些实施方式中，第一RAID引擎可以包括Z维编码单元和Y维编码单元两者。在一些实施方式中，Y维编码单元可在K个数据部分(例如，存储器数据)中沿Y维形成J×K个条带，K个阵列中的每个阵列中的每一列(例如，36个数据部分)可以是例如沿Y维的条带。Y维编码单元可为每个条带生成奇偶校验数据部分。在一些实施方式中，生成奇偶校验数据部分可以包括对相应条带中的所有数据部分执行XOR运算。在一些实施方式中，生成奇偶校验数据部分的K个集合，并且每个集合包括J个奇偶校验数据部分，每个奇偶校验数据部分对应于相应阵列中的相应条带。表IV和表V分别示出了在第一阵列和第K阵列中生成的奇偶校验数据部分(以实心圆圈示出)。

表IV

表V

如表IV和表V所示，第一阵列的列1中的数据部分(D0-0-0、D0-1-0、...D0-35-0)可形成条带，且对应奇偶校验数据部分可以是P0-36-0；第一阵列的列2中的数据部分(D1-0-0、D1-1-0、...D1-35-0)可形成条带，且对应奇偶校验数据部分可以是P1-36-0；第K阵列的列1中的数据部分(D0-0-126、D0-1-126、...D0-35-126)可形成条带，并且对应奇偶校验数据部分可以是P0-36-126；第K阵列的列2中的数据部分(D1-0-126、D1-1-126、...D1-35-126)可形成条带，并且对应奇偶校验数据部分可以是P1-36-126；等等。J×K个条带可以被称为Y维条带，并且J×K个奇偶校验数据部分可以被称为Y维奇偶校验数据。

在一些实施方式中，Z维编码单元可在K个数据部分中沿Z维形成I×J个条带，K个阵列中的每个阵列的相同位置处的数据部分可例如沿Z维形成条带。即，在所有K个阵列中具有相同行号和列号的数据部分可以形成条带。在一些实施方式中，每个条带包括K个数据部分。Z维编码单元可以确定每个条带的奇偶校验数据部分。在一些实施方式中，生成奇偶校验数据部分可以包括对相应条带中的所有数据部分执行XOR运算。在一些实施方式中，生成I×J个奇偶校验数据部分。表VI和表VII分别示出了条带和为条带生成的奇偶校验数据部分(以实心圆圈示出)。条带分别由(行1，列1)和(行1，列2)处的数据部分形成。I×J个条带可以被称为Z维条带，并且I×J个奇偶校验数据部分可以被称为Z维奇偶校验数据。

表VI

表VII

如表VI和表VII所示，K个阵列的(行1，列1)处的数据部分(D0-0-0、D0-0-1、D0-0-2、...D0-0-126)可以形成条带，并且对应奇偶校验数据部分可以是P0-0-127；K个阵列的(行1，列2)处的数据部分(D1-0-0，D1-0-1，D1-0-2，...D1-0-126)可以形成条带，并且对应奇偶校验数据部分可以是P0-0-127；等等。

主机(例如，第一RAID引擎)可将存储器数据和奇偶校验数据(例如，第一奇偶校验数据)传送到闪存控制器。第一奇偶校验数据可包括Y维奇偶校验数据和Z维奇偶校验数据中的至少一个。在一些实施方式中，第一奇偶校验数据包括Y维奇偶校验数据和Z维奇偶校验数据(“Y/Z奇偶校验数据”)。在一些实施方式中，闪存控制器的写入单元(“写入”)接收第一奇偶校验数据和存储器数据，并且进一步将第一奇偶校验数据和存储器数据传送到闪存控制器中的第二RAID引擎(“第2RAID引擎”)以用于执行X维RAID编码操作。

第二RAID引擎可包括X维编码单元(“X-编码”)，其可对存储器数据和第一奇偶校验数据执行X维编码操作。表VIII和表IX分别示出了在第一阵列和第K阵列中生成的奇偶校验数据部分(以实心圆圈示出)，表X和表XI分别示出了为Y维奇偶校验数据和Z维奇偶校验数据生成的奇偶校验数据部分(以实心圆圈示出)。

表VIII

表IX

表X

表XI

在一些实施方式中，X维编码单元可在K个数据部分中沿X维形成I×K个条带，K个阵列中的每个阵列的同一行中的数据部分可形成条带。X维编码单元可确定每个条带的奇偶校验数据部分。在一些实施方式中，生成奇偶校验数据部分可以包括对相应条带中的所有数据部分执行XOR运算。在一些实施方式中，生成I×K个奇偶校验数据部分。表VIII和表IX分别示出了为第一阵列和第K阵列中的条带生成的奇偶校验数据部分(以实心圆圈示出)。I×K个奇偶校验数据部分可以是X维奇偶校验数据的部分。

X维编码单元还可为Y维奇偶校验数据生成奇偶校验数据。如表X中所示，X维编码单元可沿X维生成K个条带，每个条带包括K个阵列中的相应一个的奇偶校验数据部分，返回参考表IV。例如，第一阵列的奇偶校验数据部分(P0-36-0、P1-36-0、P2-36-0、...、P126-36-0)可以形成条带；第二阵列的奇偶校验数据部分(P0-36-1、P1-36-1、P2-36-1、...、P126-36-1)可以形成条带；...；并且第K阵列的奇偶校验数据部分(P0-36-126、P1-36-126、P2-36-126、...、P126-36-126)可以形成条带。X维编码单元可分别为每个条带生成K个奇偶校验数据部分，例如P127-36-0、P127-36-1、...、P127-36-126。

X维编码单元还可为Z维奇偶校验数据生成奇偶校验数据。如表XI所示，X维编码单元可沿X维生成I个条带，每个条带包括条带的奇偶校验数据部分，每个条带包含具有K个阵列的相应行数的所有数据部分，返回参考表V。例如，奇偶校验数据部分(P0-0-127，P1-0-127，P2-0-127，...，P126-0-127)可以各自是由所有K个阵列的第一行中的相应列数的数据部分形成的条带的奇偶校验数据部分；奇偶校验数据部分(P0-1-127、P1-1-127、P2-1-127、...、P126-1-127)可以各自是由所有K个阵列的第二行中的相应列数的数据部分形成的条带的奇偶校验数据部分；...；并且奇偶校验数据部分(P0-35-127、P1-35-127、P2-35-127、...、P126-35-127)可以各自是由所有K个阵列的第I行中的相应列数的数据部分形成的条带的奇偶校验数据部分。X维编码单元可以分别为每个条带生成I个奇偶校验数据部分，例如P127-0-127、P127-1-127、...、P127-35-127。I×K个条带(表VIII和表IX中所示)、K个条带(表X中所示)和I个条带(表XI中所示)可以统称为X维条带，并且相应奇偶校验数据部分可以统称为X维奇偶校验数据(例如，第二奇偶校验数据)。

第二RAID引擎的X维编码单元可将存储器数据和X维奇偶校验数据传送到闪存控制器的写入单元。写入单元接着可将存储器数据(“存储器数据”)和X维奇偶校验数据(“X-奇偶校验数据”)写入/存储到存储器阵列装置(“NAND”)中。

在读取操作中，在从主机接收到读取信号之后，闪存控制器的读取单元(“读取”)可以从存储器阵列装置访问存储器数据。如果成功地读出存储器数据，则读取单元可向主机的存储器输出存储器数据，且主机可进一步从存储器输出存储器数据(“数据输出”)。如果没有成功读出存储器数据，则读取单元可向第二RAID引擎发送指示读取失败的错误信号(“数据1错误”)。第二RAID引擎的X维解码单元(“X-解码”)可访问X维奇偶校验数据(“X-奇偶校验数据”)和诸如存储器数据的其他数据(“其他数据”)，并尝试使用X维奇偶校验数据来恢复沿X维的受损数据部分。如果受损数据部分的恢复成功，则第二RAID引擎可向读取单元发送成功(“数据1OK”)信号，并传送恢复的数据部分以便读出。然后，读取单元可以将成功恢复的存储器数据发送到主机以供输出。

如果使用X维奇偶校验数据恢复受损数据失败，则第二RAID引擎可向第一RAID引擎发送指示恢复失败的错误信号(“数据2错误”)(例如，通过读取单元)。第一RAID引擎的Y/Z维解码单元(“Y/Z解码”)可以例如通过闪存控制器从闪存装置访问Y维奇偶校验数据和Z维奇偶校验数据(“Y-奇偶校验/Z-奇偶校验”)和诸如存储器数据的其他数据(“其他数据”)。Y/Z维解码单元可以使用Y维奇偶校验数据和/或Z维奇偶校验数据来分别沿Y维和/或Z维恢复受损数据部分。如果受损数据的恢复成功，则第一RAID引擎可向闪存控制器的读取单元发送成功信号(“数据2OK”)。然后，存储器数据可以被成功地作为输出而读出。如果受损数据的恢复失败，则第一RAID引擎可向闪存控制器发送指示读取失败的错误信号(“数据2错误”)。在一些实施方式中，沿每个维度的受损存储器数据的恢复包括相应的XOR运算。以下提供对包括沿X、Y和Z维度的解码操作的读取操作的详细描述。

图4示出了根据本公开内容一些方面的系统沿X、Y和Z维度的编码操作。图5示出了根据本公开内容一些方面的系统200进行的沿X、Y和Z维度的解码操作。图6A示出了根据本公开内容一些方面的用于使用多维RAID编码操作来编码存储器数据的方法600的流程图。图6B和图6C示出了根据本公开内容一些方面的用于使用多维RAID解码操作来解码存储器数据的方法601的流程图。图6C是图6B的延续。为了便于图示，一起描述图2、4和6A，一起描述图2、5、6B和6C。应当理解，方法600和601中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图6A-6C所示的不同的顺序执行。在一些实施方式中，编码操作是系统200的写入操作的一部分，并且解码操作是系统200的读取操作的一部分。

方法600在操作602处开始，其中接收存储器数据。如图2和图4所示，存储器数据(例如用户数据或资金数据)可以由系统200(例如主机)作为输入(“数据输入”)接收。在接收到存储器数据之后，方法600进行到操作604，其中在Z维RAID编码操作中基于条带中的数据部分的数量来划分存储器数据。如图4所示，系统200执行“数据划分”操作。在一些实施方式中，主机可以将存储器数据划分为K个数据部分，K是Z维RAID编码操作中的条带中的数据部分的数量。在一些实施方式中，K个数据部分中的每一个包括沿X维度和Y维度具有I行和J列的二维阵列，I是耦接到两条相邻字线的数据部分的数量。

在划分存储器数据之后，方法600进行到操作606，其中执行Y维RAID编码操作和Z维RAID编码操作中的至少一个，形成第一奇偶校验数据。如图4所示，系统200可以将经划分的存储器数据(“数据”)用于Y维RAID编码操作和/或Z维编码操作。在一些实施方式中，主机的Y维编码单元(“Y-编码”)对K个阵列执行条带化以沿Y维形成J×K个条带，每个条带具有K个阵列的相应列的数据部分。在一些实施方式中，主机的Z维编码单元(“Z-编码”)对K个阵列执行条带化以沿Z维形成I×J个条带，每个条带具有K个阵列中的相同行号和相同列号的数据部分。Y维编码单元可以分别为每个条带生成奇偶校验数据部分，从而形成J×K个Y维奇偶校验数据部分(“Y-奇偶校验”)。Z维编码单元可以分别为每个条带生成奇偶校验数据部分，从而形成I×J个Z维奇偶校验数据部分(“Z-奇偶校验”)。在一些实施方式中，为每个条带(例如，Y/Z维条带)生成奇偶校验数据部分包括在相应Y/Z维条带中的存储器部分之间执行XOR运算。沿Y维度和Z维度的奇偶校验数据的条带化和生成的详细描述可以参考图2的描述，本文不再重复。

在一些实施方式中，K等于126，I等于36，J等于127。即，在Y维RAID编码操作中，每个Y维奇偶校验数据部分保护36(例如，I)个数据部分，例如，保护比是36:1。在一些其他实施方式中，由每个Y维奇偶校验数据部分保护的数据部分的数量，例如，I的值，可以改变。例如，I的值可以随着每条字线(或两条相邻字线)中的数据部分的数量的改变而改变。例如，I可以等于36×N，N是大于或等于1的正整数。

K的值可以等于由Z维奇偶校验数据部分保护的数据部分的数量，例如，保护比是K:1。在各种实施方式中，K的值可基于例如存储器阵列装置的架构和/或条带化配置等因素而变化。例如，K可以等于127或36×M，M是大于或等于1的正整数。

在执行Y维RAID编码操作和Z维RAID编码操作之后，方法600进行到操作608，其中对存储器数据和第一奇偶校验数据执行X维RAID编码操作，从而形成第二奇偶校验数据。如图4所示，主机可将存储器数据(“数据”)和第一奇偶校验数据(例如，Y维奇偶校验数据和Z维奇偶校验数据)传送到闪存控制器，以进行X维RAID编码操作。闪存控制器的X维编码单元可对存储器数据、Y维奇偶校验数据、Z维奇偶校验数据分别执行X维RAID编码操作。在一些实施方式中，K个阵列中具有J个数据部分的每行可以形成沿X维的条带，并且可以形成I×K个X维奇偶校验数据部分。X维RAID编码引擎可为每个条带生成相应的X维奇偶校验数据部分。在一些实施方式中，保护比是J:1，J等于127。

X维RAID编码引擎还可从Y维奇偶校验数据沿X维形成K个条带，并从Z维奇偶校验数据沿X维形成I个条带。在一些实施方式中，X维RAID编码引擎可以为Y维奇偶校验数据和Z维奇偶校验数据的每个条带生成相应的奇偶校验数据部分。用于Y维和Z维奇偶校验数据的X维奇偶校验数据(“X-奇偶校验”)和存储器数据可被统称为第二奇偶校验数据。

在操作610，执行写入操作以将存储器数据和奇偶校验数据存储到存储器单元中。闪存控制器可将第二奇偶校验数据存储到存储器阵列装置(“NAND”)中。同时，闪存控制器还可将存储器数据和第一奇偶校验数据存储到存储器阵列装置中。

方法601在操作603处开始，其中访问存储器数据。如图2和图5中所示，闪存装置开始从存储器阵列装置(“NAND”)访问存储器数据(“数据”)。如果在操作605没有检测到数据错误(“数据错误”)，则方法601进行到操作627，其中读出存储器数据。否则，方法601进行到操作607，其中对受损的存储器数据执行X维RAID解码操作。如图5所示，如果闪存控制器例如使用纠错码(ECC)没有检测到错误，则闪存控制器确定没有存储器数据受损(“数据OK”)，并将存储器数据作为输出(“数据输出”)进行发送。如果ECC显示至少已经发生数据错误，则闪存控制器确定存储器数据受损(“数据错误”)并且开始访问X维奇偶校验数据和其他数据(例如，存储器数据)。闪存控制器然后可以使用X维奇偶校验数据和其他数据执行X维RAID解码操作。如图2和图5所示，闪存控制器的X维解码单元(“X-解码”)可以访问X维奇偶校验数据和其他数据。X维解码单元可以尝试使用存储器数据和相应的X维奇偶校验数据来恢复受损的数据部分。在一些实施方式中，恢复X维条带中的受损存储器数据包括在相应X维条带中的每个X维奇偶校验数据部分和未受损存储器部分之间执行XOR运算。

如果在操作607之后的操作609中没有检测到数据错误，则方法601进行到操作627。否则，方法601进行到操作611，其中访问Y维奇偶校验数据和存储器数据。如图2和图5所示，闪存控制器可以确定是否可以读出在操作607中使用X维RAID解码操作恢复的存储器数据。如果恢复的存储器数据不能被读出(“X-恢复失败”)，则闪存控制器确定在存储器数据中仍然存在数据错误，并且方法601进行到操作611。否则，方法601确定读取操作成功(“X-恢复OK”)并进行到操作627。

在操作611，访问Y维奇偶校验数据和其他数据。主机的Y维解码单元(“Y-解码”)可以访问Y维奇偶校验数据和其他数据(“Y-奇偶校验和其他数据”)，例如存储器数据。如果在操作613没有检测到数据错误，则方法601进行到操作615，其中对存储器数据执行Y维RAID解码操作。否则，方法601进行到操作631，其中对Y维奇偶校验数据和相应的X维RAID奇偶校验数据执行X维RAID解码操作。主机可确定在Y维奇偶校验数据中是否发生错误。如果检测到错误(“数据错误”)，则主机可以通知闪存控制器的X维解码单元使用相应的X维奇偶校验数据来恢复Y维奇偶校验数据。Y维奇偶校验数据的恢复可包括X维RAID解码操作，其包括相应条带中的X维RAID奇偶校验部分和未受损的Y维RAID奇偶校验部分之间的XOR操作。恢复的Y维奇偶校验数据(“恢复数据”)可用于Y维RAID解码操作。如果在Y维奇偶校验数据中没有检测到错误(“数据OK”)，则主机可在Y维RAID解码操作中使用Y维奇偶校验数据。操作631可以进行到操作615。

在操作615，对存储器数据执行Y维RAID解码操作。Y维解码单元可以尝试使用存储器数据和相应的Y维奇偶校验数据来恢复受损存储器数据在一些实施方式中，恢复受损存储器数据包括在相应Y维条带中的每个Y维奇偶校验数据部分和未受损存储器部分之间执行XOR运算。

如果在操作615之后的操作617中没有检测到数据错误，则方法601进行到操作627。否则，方法601进行到操作619，其中访问Z维奇偶校验数据和存储器数据。如图2和图5所示，闪存控制器可以确定是否可以读出在操作615中使用Y维RAID解码操作恢复的存储器数据。如果不能读出恢复的存储器数据(“Y-恢复失败”)，则闪存控制器确定在存储器数据中仍然存在数据错误，并且方法601进行到操作619。否则，方法601确定读取操作成功(“Y-恢复OK”)并进行到操作627。

在操作619，访问Z维奇偶校验数据和其他数据。主机的Z维解码单元(“Z-解码”)可以访问Z维奇偶校验数据和其他数据(“Z-奇偶校验和其他数据”)，例如存储器数据。如果在操作621没有检测到数据错误，则方法601进行到操作623，其中对存储器数据执行Z维RAID解码操作。否则，方法601进行到操作633，其中对Z维奇偶校验数据和相应的X维RAID奇偶校验数据执行X维RAID解码操作。主机可以确定在Z维奇偶校验数据中是否已经发生错误。如果检测到错误(“数据错误”)，则主机可以通知闪存控制器的X维解码单元使用相应的X维奇偶校验数据来恢复Z维奇偶校验数据。Z维奇偶校验数据的恢复可包括X维RAID解码操作，其包括相应条带中的X维RAID奇偶校验部分和未受损的Z维RAID奇偶校验部分之间的XOR操作。恢复的Z维奇偶校验数据(“恢复数据”)可以用于Z维RAID解码操作。如果在Z维奇偶校验数据中没有检测到错误(“数据OK”)，则主机可在Z维RAID解码操作中使用Z维奇偶校验数据。操作633可以进行到操作623。

在操作623，对存储器数据执行Z维RAID解码操作。Z维解码单元(“Z-解码”)可以尝试使用存储器数据和相应的Z维奇偶校验数据来恢复受损存储器数据。在一些实施方式中，恢复受损存储器数据包括在相应Z维条带中的每个Z维奇偶校验数据部分和未受损存储器部分之间执行XOR运算。

如果在操作623之后的操作625中没有检测到数据错误，则方法601进行到操作627。否则，方法601进行到操作629，其中指示恢复失败。如图2和图5所示，闪存控制器可以确定是否可以读出在操作623中使用Z维RAID解码操作恢复的存储器数据。如果不能读出恢复的存储器数据(“Z-恢复失败”)，则闪存控制器确定在存储器数据中仍然存在数据错误，并且方法601进行到操作629。否则，方法601确定读取操作成功(“Z-恢复OK”)并进行到操作627。

表XII、XIII、XIV和XV示出了使用多维RAID操作恢复受损存储器数据(虚线圆圈中)的示例。在一个示例中，如表XII中所示，耦接到字线的三个连续数据部分(例如，D0-0-0、D0-1-0、D0-2-0)可受到损坏。三个受损数据部分可以是沿Y维的。通过对相同条带的相应X维奇偶校验数据部分和未受损数据部分执行XOR运算，可以恢复受损数据部分中的每一个。例如，可以通过对P127-0-0和(D1-0-0、D2-0-0、...、D126-0-0)执行XOR运算来恢复D0-0-0；可以通过对P127-1-0和(D1-1-0、D2-1-0、...、D126-1-0)执行XOR运算来恢复D0-1-0；并且可以通过对P127-2-0和(D1-2-0、D2-2-0、...、D126-2-0)执行XOR运算来恢复D0-2-0。

表XII

在另一示例中，如表XIII中所示，耦接到不同字线的相同位置处的存储器单元的四个数据部分，例如D0-1-0、D1-1-0、D2-1-0、D3-1-0可受到损坏。四个受损数据部分可以是沿X维的。通过对相同条带的相应Y维奇偶校验数据部分和未受损数据部分执行XOR运算，可以恢复受损数据部分中的每一个。例如，可以通过对P0-36-0和(D0-0-0、D0-2-0、D0-3-0、...、D0-35-0)执行XOR运算来恢复D0-1-0；可以通过对P1-36-0和(D1-0-0、D1-2-0、D1-3-0、...、D1-35-0)执行XOR运算来恢复D1-1-0；可以通过对P2-36-0和(D2-0-0、D2-2-0、D2-3-0、...、D2-35-0)执行XOR运算来恢复D2-1-0，并且可以通过对D3-36-0和(D3-0-0、D3-2-0、D3-3-0、...、D3-35-0)执行XOR运算来恢复D3-1-0。

表XIII

在另一示例中，如表XIV中所示，耦接到不同字线的相同位置处的存储器单元的十二个数据部分，例如D0-0-0、D1-0-0、D2-0-0、D3-0-0、D0-1-0、D1-1-0、D2-1-0、D3-1-0、D0-2-0、D1-2-0、D2-2-0、D3-2-0可受到损坏。十二个受损数据部分可以是沿X维和Y维的。通过对相同条带的相应Z维奇偶校验数据部分和未受损数据部分执行XOR运算，可以恢复受损数据部分中的每一个。表XV示出了与表XIV中的存储器数据相对应的Z维奇偶校验数据。例如，可以通过对P0-0-127和(D0-0-1、D0-0-2、...、D0-0-126)执行XOR运算来恢复D0-0-0；可以通过对P1-0-127和(D1-0-1、D1-0-2、...、D1-0-126)执行XOR运算来恢复D1-0-0；...；可以通过对P0-1-127和(D0-1-1、D0-1-2、...、D0-1-126)执行XOR运算来恢复D0-1-0；...和可以通过对P3-2-127和(D3-2-1、D3-2-2、...、D3-2-126)执行XOR运算来恢复D3-2-0。

表XIV

表XV

应注意，尽管未指定，但主机还可被配置为执行X维编码操作和X维解码操作中的至少一个。即，在一些实施方式中，X维编码操作和X维解码操作中的至少一个还可使用软件装置来执行。然而，由主机实施X、Y和Y维RAID操作的具体过程不应受本公开内容的实施例限制。

本公开内容的一个方面提供了一种系统。该系统包括用于存储存储器数据的存储器装置。该存储器装置包括存储器单元阵列和排列成多行且耦接到存储器单元阵列的多条字线。该系统还包括存储器控制器，其具有处理器和存储器，可操作地耦接到存储器单元阵列。该系统还包括主机，其具有另一处理器和另一存储器，可操作地耦接到存储器控制器。主机的另一处理器被配置为对存储器数据执行第一RAID编码操作以形成第一奇偶校验数据。存储器控制器的处理器被配置为接收第一奇偶校验数据和存储器数据，并且对第一奇偶校验数据和存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。

在一些实施方式中，第一RAID编码操作包括Y维RAID编码操作或Z维RAID编码操作中的至少一个。

在一些实施方式中，第二RAID编码操作包括X维RAID编码操作。

在一些实施方式中，主机的另一处理器还被配置为将存储器数据划分为K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与Z维RAID编码操作中的每个奇偶校验数据部分相对应的数据部分的数量。I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置，且J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

在一些实施方式中，主机的另一处理器还被配置为形成第一条带的K个集合，K个集合中的每个集合包括J个第一条带，J个第一条带中的每一个对应于J列中的相应一列。在一些实施方式中，主机的另一处理器还被配置为执行Y维RAID编码操作，包括为K个集合中的每个集合中的J个第一条带中的每个条带生成相应的第一奇偶校验数据部分。

在一些实施方式中，第一奇偶校验数据包括K×J个第一奇偶校验数据部分；并且存储器控制器的处理器还被配置为将K×J个第一奇偶校验数据部分排列为K行和J列，K行中的每行包括K个集合中的相应一个集合的J个第一奇偶校验数据部分。存储器控制器的处理器还被配置为形成K个第二条带，每个第二条带对应于K行第一奇偶校验数据部分中的相应一行。

在一些实施方式中，执行第二RAID编码操作包括执行X维RAID编码操作以生成K个第二奇偶校验数据部分的集合，K个第二奇偶校验数据部分中的每一个对应于K个第二条带中的相应一个。

在一些实施方式中，主机的另一处理器还被配置为形成第三条带的I×J个集合，I×J个集合中的每个集合包括K个数据部分，K个数据部分中的每一个包括在K个数据部分中的每一个中具有相同行号和相同列号的数据部分。主机的另一处理器还被配置为执行Z维RAID编码操作，包括为第三条带的I×J个集合中的每个集合生成相应的第三奇偶校验数据部分。

在一些实施方式中，第一奇偶校验数据包括I×J个第三奇偶校验数据部分。存储器控制器的处理器还被配置为将I×J个第三奇偶校验数据部分排列为I行和J列，I行中的每行包括对应于K个数据部分中的相应行的J列的J个第三奇偶校验数据部分；以及形成I个第四条带，每个第四条带对应于I行第三奇偶校验数据部分中的相应一行。

在一些实施方式中，执行第二RAID编码操作包括执行X维RAID编码操作以生成I个第四奇偶校验数据部分的集合，I个第四奇偶校验数据部分中的每一个对应于I个第四条带中的相应一个。

在一些实施方式中，存储器控制器的处理器还被配置为形成第五条带的K个集合，K个集合中的每个集合包括I个第五条带，每个第五条带对应于K个数据部分中的每个数据部分中的I行中的相应一行。在一些实施方式中，存储器控制器的处理器还被配置为针对第五条带的K个集合中的每个集合，执行X维RAID编码操作以生成I个第五奇偶校验数据部分，每个第五奇偶校验数据部分对应于I个第五条带中的相应一个，从而形成K×I个第五奇偶校验数据部分。

在一些实施方式中，存储器控制器的处理器还被配置为执行写入操作以将第一奇偶校验数据、第二奇偶校验数据和存储器数据存储到存储器单元阵列中。

在一些实施方式中，I等于存储在耦接到两条相邻字线的存储器单元中的数据部分的总数。

在一些实施方式中，存储器控制器的处理器还被配置为响应于对存储器数据的读取操作失败，执行X维RAID解码操作，X维RAID解码操作包括：从存储器单元阵列访问存储器数据和第二奇偶校验数据，基于存储器数据和第二奇偶校验数据中的相应X维奇偶校验数据来确定存储器数据中的受损数据部分，以及基于存储器数据和相应X维奇偶校验数据来恢复受损数据部分。存储器控制器的处理器还被配置为响应于使用X维RAID解码操作恢复存储器数据成功，读出存储器数据；以及响应于使用X维RAID解码操作恢复存储器数据失败，通知主机的另一处理器执行Y维RAID解码操作。

在一些实施方式中，主机的另一处理器还被配置为响应于从存储器控制器的处理器接收到通知而从存储器单元阵列访问存储器数据和第一奇偶校验数据；以及确定第一奇偶校验数据中的存储器数据的Y维奇偶校验数据是否受损。如果Y维奇偶校验数据受损，则主机的另一处理器被配置为通知存储器控制器的处理器使用对应于Y维奇偶校验数据的X维奇偶校验数据来恢复Y维奇偶校验数据。如果Y维奇偶校验数据未受损，则主机的另一处理器被配置为使用Y维奇偶校验数据和存储器数据执行Y维RAID解码操作。

在一些实施方式中，执行Y维RAID解码操作包括：基于存储器数据和Y维奇偶校验数据确定存储器数据中的受损数据部分，以及基于存储器数据和Y维奇偶校验数据来恢复受损存储器数据。响应于使用Y维RAID解码操作恢复存储器数据成功，主机的另一处理器被配置为读出存储器数据。响应于使用Y维RAID解码操作恢复存储器数据失败，主机的另一处理器被配置为执行Z维RAID解码操作。

在一些实施方式中，主机的另一处理器还被配置为响应于从存储器控制器的处理器接收到通知而从存储器单元阵列访问存储器数据和第一奇偶校验数据，且确定第一奇偶校验数据中的存储器数据的Z维奇偶校验数据是否受损。如果Z维奇偶校验数据受损，则主机的另一处理器还被配置为通知存储器控制器的处理器使用与Z维奇偶校验数据对应的X维奇偶校验数据来恢复Z维奇偶校验数据。如果Z维奇偶校验数据未受损，则主机的另一处理器还被配置为使用Z维奇偶校验数据和存储器数据执行Z维RAID解码操作。

在一些实施方式中，执行Z维RAID解码操作包括：基于存储器数据和Z维奇偶校验数据确定存储器数据中的受损数据部分，并基于存储器数据和Z维奇偶校验数据恢复受损存储器数据。响应于使用Z维RAID解码操作恢复存储器数据成功，主机的另一处理器还被配置为读出存储器数据。响应于使用Z维RAID解码操作恢复存储器数据失败，主机的另一处理器还被配置为结束读取操作。

本公开内容的另一方面提供了一种存储器控制器。该存储器控制器包括处理器和存储器，可操作地耦接到用于存储存储器数据的多个存储器单元；存储器单元耦接到排列成多行的多条字线。处理器被配置为接收存储器数据和存储器数据的第一奇偶校验数据；对存储器数据和第一奇偶校验数据执行RAID编码操作以形成第二奇偶校验数据，并且执行写入操作以将存储器数据、第一奇偶校验数据和第二奇偶校验数据存储到存储器单元中。

在一些实施方式中，第一奇偶校验数据包括存储器数据在第一维度中的奇偶校验数据，且第二奇偶校验数据包括存储器数据在不同于第一维度的第二维度中的奇偶校验数据。

在一些实施方式中，第一奇偶校验数据包括Y维奇偶校验数据或Z维奇偶校验数据中的至少一个，并且第二奇偶校验数据包括存储器数据在X维奇偶校验数据中的奇偶校验数据。

在一些实施方式中，存储器数据包括K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与Z维奇偶校验数据中的每个奇偶校验数据部分对应的数据部分的数量。I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置。J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

在一些实施方式中，处理器还被配置为针对存储器数据形成条带的K个集合，K个集合中的每个集合包括I个条带，每个条带对应于K个数据部分中的每一个中的I行中的相应一行。在一些实施方式中，处理器还被配置为针对条带的K个集合中的每个集合，执行X维RAID编码操作以生成I个奇偶校验数据部分，每个奇偶校验数据部分对应于I个条带中的相应一个，从而形成K×I个奇偶校验数据部分。

在一些实施方式中，处理器还被配置为针对第一奇偶校验数据形成多个其他条带，并且对第一奇偶校验数据执行X维RAID编码操作以生成第一奇偶校验数据的奇偶校验数据。

在一些实施方式中，处理器还被配置为响应于读取操作失败而对存储器数据和第二奇偶校验数据中的相应X维奇偶校验数据执行X维RAID解码操作，且基于存储器数据和相应X维奇偶校验数据恢复存储器数据中的受损数据部分。响应于使用X维RAID解码操作恢复存储器数据成功，处理器还被配置为读出存储器数据。响应于使用X维RAID解码操作恢复存储器数据失败，处理器还被配置为通知主机。

在一些实施方式中，处理器还被配置为对第一奇偶校验数据和第二奇偶校验数据中的相应奇偶校验数据执行X维RAID解码操作，并且基于第一奇偶校验数据和第二奇偶校验数据中的相应奇偶校验数据恢复第一奇偶校验数据中的受损奇偶校验数据部分。响应于使用X维RAID解码操作恢复第一奇偶校验数据成功，处理器被配置为将恢复的第一奇偶校验数据发送到主机。响应于使用X维RAID解码操作恢复第一奇偶校验数据失败，处理器被配置为通知主机。

本公开内容的另一方面提供了一种主机。主机具有处理器和存储器，且可操作地耦接到用于存储存储器数据的多个存储器单元。存储器单元耦接到排列成多行的多条字线。处理器被配置为接收存储器数据，对存储器数据执行RAID编码操作以形成奇偶校验数据，以及将存储器数据和奇偶校验数据传送到可操作地耦接到多个存储器单元的存储器控制器。

在一些实施方式中，RAID编码操作包括Y维RAID编码操作或Z维RAID编码操作中的至少一个。奇偶校验数据包括Y维奇偶校验数据或Z维奇偶校验数据中的至少一个。

在一些实施方式中，处理器还被配置为将存储器数据划分为K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与Z维RAID编码操作中的每个奇偶校验数据部分相对应的数据部分的数量。I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置。J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

在一些实施方式中，处理器还被配置为形成第一条带的K个集合，K个集合中的每个集合包括J个第一条带，J个第一条带中的每一个对应于J列中的相应一列。在一些实施方式中，处理器还被配置为执行Y维RAID编码操作，包括为K个集合中的每个集合中的J个第一条带中的每一个生成相应的第一奇偶校验数据部分。

在一些实施方式中，处理器还被配置为形成第三条带的I×J个集合，I×J个集合中的每个集合包括K个数据部分，K个数据部分中的每一个包括在K个数据部分中的每一个中具有相同行号和相同列号的数据部分。在一些实施方式中，处理器还被配置为执行Z维RAID编码操作，包括为第三条带的I×J个集合中的每个集合生成相应的第三奇偶校验数据部分。

在一些实施方式中，I等于存储在耦接到两条相邻字线的存储器单元中的数据部分的总数。

在一些实施方式中，处理器还被配置为接收奇偶校验数据和存储器数据，且确定奇偶校验数据是否包括受损奇偶校验数据部分。响应于奇偶校验数据不具有受损奇偶校验数据部分，处理器还被配置为对奇偶校验数据和存储器数据执行Y维RAID解码操作或Z维RAID解码操作中的至少一个。响应于奇偶校验数据具有受损奇偶校验数据部分，处理器还被配置为通知控制器恢复受损奇偶校验数据部分。

在一些实施方式中，处理器还被配置为对恢复的奇偶校验数据和存储器数据执行Y维RAID解码操作或Z维RAID解码操作中的至少一个。

本公开内容的另一方面提供了一种用于使用RAID操作存储设备的方法。设备包括：存储有存储器数据的多个存储器单元；存储器控制器，可操作地耦接到存储器单元；以及主机，可操作地耦接到存储器控制器。该方法包括：由主机对存储器数据执行第一RAID编码操作以形成第一奇偶校验数据；将第一奇偶校验数据和所接收的存储器数据传送到存储器控制器；以及由存储器控制器对第一奇偶校验数据和所接收的存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。

在一些实施方式中，执行第一RAID编码操作包括执行Y维RAID编码操作或Z维RAID编码操作中的至少一个。

在一些实施方式中，执行第二RAID编码操作包括执行X维RAID编码操作。

在一些实施方式中，该方法还包括由主机将存储器数据划分为K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与Z维RAID编码操作中的每个奇偶校验数据部分相对应的数据部分的数量。I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置。J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

在一些实施方式中，该方法还包括响应于对存储器数据的读取操作失败，由存储器控制器对存储器数据和第二奇偶校验数据执行X维RAID解码操作。

在一些实施方式中，该方法还包括响应于使用X维RAID解码操作对存储器奇偶校验数据的恢复操作失败，由主机执行Y维RAID解码操作或Z维RAID解码操作中的至少一个。

可以容易地修改特定实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同变换的含义和范围内。本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求和其等同变换来限定。

Claims (40)

1.一种系统，包括：

存储器装置，所述存储器装置用于存储存储器数据，所述存储器装置包括：

存储器单元阵列；以及

多条字线，所述多条字线排列成多行且耦接到所述存储器单元阵列；

存储器控制器，所述存储器控制器包括处理器和存储器，并且可操作地耦接到所述存储器单元阵列；以及

主机，所述主机包括另一处理器和另一存储器，并且可操作地耦接到所述存储器控制器，其中：

所述主机的另一处理器被配置为：

对所述存储器数据执行第一独立磁盘冗余阵列(RAID)编码操作以形成第一奇偶校验数据；并且

所述存储器控制器的所述处理器被配置为：

接收所述第一奇偶校验数据和所述存储器数据，以及

对所述第一奇偶校验数据和所述存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。

2.根据权利要求1所述的系统，其中，所述第一RAID编码操作包括Y维RAID编码操作或Z维RAID编码操作中的至少一个。

3.根据权利要求1或2所述的系统，其中，所述第二RAID编码操作包括X维RAID编码操作。

4.根据权利要求2或3所述的系统，其中，所述主机的所述另一处理器还被配置为将所述存储器数据划分为K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与Z维RAID编码操作中的每个奇偶校验数据部分相对应的数据部分的数量，并且其中：

所述I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置；并且

所述J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

5.根据权利要求4所述的系统，其中：

所述主机的所述另一处理器还被配置为形成第一条带的K个集合，所述K个集合中的每个集合包括J个第一条带，所述J个第一条带中的每一个条带对应于所述J列中的相应一列；并且

执行所述Y维RAID编码操作包括为所述K个集合中的每个集合中的J个第一条带中的每个条带生成相应的第一奇偶校验数据部分。

6.根据权利要求5所述的系统，其中，所述第一奇偶校验数据包括K×J个第一奇偶校验数据部分；并且所述存储器控制器的所述处理器还被配置为：

将所述K×J个第一奇偶校验数据部分排列为K行和J列，所述K行中的每行包括所述K个集合中的相应一个集合的J个第一奇偶校验数据部分，以及

形成K个第二条带，每个第二条带对应于K行第一奇偶校验数据部分中的相应一行。

7.根据权利要求6所述的系统，其中，执行所述第二RAID编码操作包括执行X维RAID编码操作以生成K个第二奇偶校验数据部分的集合，所述K个第二奇偶校验数据部分中的每一个第二奇偶校验数据部分对应于所述K个第二条带中的相应一个第二条带。

8.根据权利要求4所述的系统，其中，所述主机的所述另一处理器还被配置为：

形成第三条带的I×J个集合，所述I×J个集合中的每个集合包括K个数据部分，所述K个数据部分中的每一个数据部分包括在所述K个数据部分中的每一个数据部分中具有相同行号和相同列号的数据部分；以及

执行所述Z维RAID编码操作，其中，执行所述Z维RAID编码操作包括为所述第三条带的I×J个集合中的每个集合生成相应的第三奇偶校验数据部分。

9.根据权利要求8所述的系统，其中，所述第一奇偶校验数据包括I×J个第三奇偶校验数据部分；并且

所述存储器控制器的所述处理器还被配置为：

将所述I×J个第三奇偶校验数据部分排列为I行和J列，所述I行中的每行包括与所述K个数据部分中的相应行的J列相对应的J个第三奇偶校验数据部分；以及

形成I个第四条带，每个第四条带对应于I行第三奇偶校验数据部分中的相应一行。

10.根据权利要求9所述的系统，其中，执行所述第二RAID编码操作包括执行X维RAID编码操作以生成I个第四奇偶校验数据部分的集合，所述I个第四奇偶校验数据部分中的每一个第四奇偶校验数据部分对应于所述I个第四条带中的相应一个第四条带。

11.根据权利要求4所述的系统，其中，所述存储器控制器的所述处理器还被配置为：

形成第五条带的K个集合，所述K个集合中的每个集合包括I个第五条带，每个第五条带与所述K个数据部分中的每个数据部分中的I行中的相应一行相对应；以及

针对第五条带的所述K个集合中的每个集合，执行X维RAID编码操作以生成I个第五奇偶校验数据部分，每个所述第五奇偶校验数据部分对应于所述I个第五条带中的相应一个第五条带，从而形成K×I个第五奇偶校验数据部分。

12.根据权利要求1-11中任一项所述的系统，其中，所述存储器控制器的所述处理器还被配置为执行写入操作以将所述第一奇偶校验数据、所述第二奇偶校验数据和所述存储器数据存储到所述存储器单元阵列中。

13.根据权利要求4-12中任一项所述的系统，其中，I等于存储在耦接到所述两条相邻字线的所述存储器单元中的数据部分的总数。

14.根据权利要求12所述的系统，其中，所述存储器控制器的所述处理器还被配置为响应于对所述存储器数据的读取操作失败，执行X维RAID解码操作，所述X维RAID解码操作包括：

从所述存储器单元阵列访问所述存储器数据和所述第二奇偶校验数据；

基于所述存储器数据并基于所述第二奇偶校验数据中的相应X维奇偶校验数据来确定所述存储器数据中的受损数据部分；

基于所述存储器数据和所述相应X维奇偶校验数据来恢复所述受损数据部分；

响应于使用所述X维RAID解码操作恢复所述存储器数据成功，读出所述存储器数据；以及

响应于使用所述X维RAID解码操作恢复所述存储器数据失败，通知所述主机的所述另一处理器执行Y维RAID解码操作。

15.根据权利要求14所述的系统，其中，所述主机的所述另一处理器还被配置为响应于从所述存储器控制器的所述处理器接收到通知而执行以下操作：

从所述存储器单元阵列访问所述存储器数据和所述第一奇偶校验数据；

确定所述存储器数据的在所述第一奇偶校验数据中的Y维奇偶校验数据是否受损；

如果所述Y维奇偶校验数据受损，则通知所述存储器控制器的所述处理器使用对应于所述Y维奇偶校验数据的X维奇偶校验数据来恢复所述Y维奇偶校验数据；以及

如果所述Y维奇偶校验数据未受损，则使用所述Y维奇偶校验数据和所述存储器数据执行所述Y维RAID解码操作。

16.根据权利要求15所述的系统，其中，执行所述Y维RAID解码操作包括：

基于存储器数据和所述Y维奇偶校验数据确定所述存储器数据中的所述受损数据部分；

基于所述存储器数据和所述Y维奇偶校验数据来恢复所述受损存储器数据；

响应于使用所述Y维RAID解码操作恢复所述存储器数据成功，读出所述存储器数据；以及

响应于使用所述Y维RAID解码操作恢复所述存储器数据失败，执行Z维RAID解码操作。

17.根据权利要求16所述的系统，其中，所述主机的所述另一处理器还被配置为响应于从所述存储器控制器的所述处理器接收到通知而执行以下操作：从所述存储器单元阵列访问所述存储器数据和所述第一奇偶校验数据；

确定所述第一奇偶校验数据中的所述存储器数据的Z维奇偶校验数据是否受损；

如果所述Z维奇偶校验数据受损，则通知所述存储器控制器的所述处理器使用与所述Z维奇偶校验数据对应的X维奇偶校验数据来恢复所述Z维奇偶校验数据；以及

如果所述Z维奇偶校验数据未受损，则使用所述Z维奇偶校验数据和所述存储器数据执行所述Z维RAID解码操作。

18.根据权利要求17所述的系统，其中，执行所述Z维RAID解码操作包括：

基于存储器数据和所述Z维奇偶校验数据确定所述存储器数据中的所述受损数据部分；以及

基于所述存储器数据和所述Z维奇偶校验数据恢复所述受损存储器数据；

响应于使用所述Z维RAID解码操作恢复所述存储器数据成功，读出所述存储器数据；以及

响应于使用所述Z维RAID解码操作恢复所述存储器数据失败，结束所述读取操作。

19.一种存储器控制器，包括处理器和存储器，所述存储器控制器可操作地耦接到用于存储存储器数据的多个存储器单元；所述存储器单元耦接到排列成多行的多条字线，所述处理器被配置为：

接收存储器数据和所述存储器数据的第一奇偶校验数据；

对所述存储器数据和所述第一奇偶校验数据执行独立磁盘冗余阵列(RAID)编码操作以形成第二奇偶校验数据；以及

执行写入操作以将所述存储器数据、所述第一奇偶校验数据和所述第二奇偶校验数据存储到所述存储器单元中。

20.根据权利要求19所述的存储器控制器，其中，所述第一奇偶校验数据包括所述存储器数据在第一维度中的奇偶校验数据，并且所述第二奇偶校验数据包括所述存储器数据在不同于所述第一维度的第二维度中的奇偶校验数据。

21.根据权利要求20所述的存储器控制器，其中：

所述第一奇偶校验数据包括Y维奇偶校验数据或Z维奇偶校验数据中的至少一个；并且

所述第二奇偶校验数据包括所述存储器数据在X维奇偶校验数据中的奇偶校验数据。

22.根据权利要求21所述的存储器控制器，其中，所述存储器数据包括K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与所述Z维奇偶校验数据中的每个奇偶校验数据部分对应的数据部分的数量，并且其中：

所述I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置；并且

所述J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

23.根据权利要求22所述的存储器控制器，其中，所述处理器还被配置为针对所述存储器数据执行以下操作：

形成条带的K个集合，所述K个集合中的每个集合包括I个条带，每个条带与所述K个数据部分中的每一个数据部分中的所述I行中的相应一行相对应；

针对条带的所述K个集合中的每个集合，执行X维RAID编码操作以生成I个奇偶校验数据部分，每个奇偶校验数据部分对应于所述I个条带中的相应一个条带，从而形成K×I个奇偶校验数据部分。

24.根据权利要求19-23中任一项所述的存储器控制器，其中，所述处理器还被配置为：

针对所述第一奇偶校验数据形成多个其他条带；以及

对所述第一奇偶校验数据执行X维RAID编码操作以生成所述第一奇偶校验数据的奇偶校验数据。

25.根据权利要求24所述的存储器控制器，其中，所述处理器还被配置为响应于读取操作失败而执行以下操作：

对所述存储器数据并对所述第二奇偶校验数据中的相应X维奇偶校验数据执行X维RAID解码操作；

基于所述存储器数据和相应X维奇偶校验数据恢复所述存储器数据中的受损数据部分；

响应于使用所述X维RAID解码操作恢复所述存储器数据成功，读出所述存储器数据；以及

响应于使用所述X维RAID解码操作恢复所述存储器数据失败，通知主机。

26.根据权利要求25所述的存储器控制器，其中，所述处理器还被配置为：

对所述第一奇偶校验数据并对所述第二奇偶校验数据中的相应奇偶校验数据执行X维RAID解码操作；

基于第一奇偶校验数据并基于所述第二奇偶校验数据中的相应奇偶校验数据恢复所述第一奇偶校验数据中的受损奇偶校验数据部分；

响应于使用所述X维RAID解码操作恢复所述第一奇偶校验数据成功，将恢复的第一奇偶校验数据发送到所述主机；以及

响应于使用所述X维RAID解码操作恢复所述第一奇偶校验数据失败，通知所述主机。

27.一种主机，包括处理器和存储器，所述主机可操作地耦接到用于存储存储器数据的多个存储器单元；所述存储器单元耦接到排列成多行的多条字线，所述处理器被配置为：

接收存储器数据；

对所述存储器数据执行独立磁盘冗余阵列(RAID)编码操作以形成奇偶校验数据；以及

将所述存储器数据和所述奇偶校验数据传送到可操作地耦接到所述多个存储器单元的存储器控制器。

28.根据权利要求27所述的主机，其中，

所述RAID编码操作包括Y维RAID编码操作或Z维RAID编码操作中的至少一个；以及

所述奇偶校验数据包括Y维奇偶校验数据或Z维奇偶校验数据中的至少一个。

29.根据权利要求28所述的主机，其中，所述处理器还被配置为将所述存储器数据划分为K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与所述Z维RAID编码操作中的每个奇偶校验数据部分相对应的数据部分的数量，并且其中：

所述I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置；并且

所述J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

30.根据权利要求29所述的主机，其中，所述处理器还被配置为：

形成第一条带的K个集合，所述K个集合中的每个集合包括J个第一条带，所述J个第一条带中的每一个第一条带对应于所述J列中的相应一列；以及

执行所述Y维RAID编码操作，其中，执行所述Y维RAID编码操作包括为所述K个集合中的每个集合中的J个第一条带中的每一个第一条带生成相应的第一奇偶校验数据部分。

31.根据权利要求29所述的主机，其中，所述处理器还被配置为：

形成第三条带的I×J个集合，所述I×J个集合中的每个集合包括K个数据部分，所述K个数据部分中的每一个数据部分包括在所述K个数据部分中的每一个数据部分中具有相同行号和相同列号的数据部分；以及

执行所述Z维RAID编码操作，其中，执行所述Z维RAID编码操作包括为第三条带的所述I×J个集合中的每个集合生成相应的第三奇偶校验数据部分。

32.根据权利要求27-31中任一项所述的主机，其中，I等于存储在耦接到所述两条相邻字线的所述存储器单元中的所述数据部分的总数。

33.根据权利要求27-32中任一项所述的主机，其中，所述处理器还被配置为：

接收所述奇偶校验数据和所述存储器数据；

确定所述奇偶校验数据是否包括受损奇偶校验数据部分；

响应于所述奇偶校验数据不具有受损奇偶校验数据部分，对所述奇偶校验数据和所述存储器数据执行Y维RAID解码操作或Z维RAID解码操作中的至少一个；以及

响应于所述奇偶校验数据具有受损奇偶校验数据部分，通知控制器恢复所述受损奇偶校验数据部分。

34.根据权利要求33所述的主机，其中，所述处理器还被配置为：

对恢复的奇偶校验数据和所述存储器数据执行所述Y维RAID解码操作或所述Z维RAID解码操作中的至少一个。

35.一种用于使用独立磁盘冗余阵列(RAID)操作存储器设备的方法，所述设备包括：存储有存储器数据的多个存储器单元；可操作地耦接到存储器单元的存储器控制器；以及可操作地耦接到所述存储器控制器的主机，所述方法包括：

由所述主机对存储器数据执行第一RAID编码操作以形成第一奇偶校验数据；

将所述第一奇偶校验数据和所接收的存储器数据传送到所述存储器控制器；以及

由所述存储器控制器对所述第一奇偶校验数据和所接收的存储器数据执行第二RAID编码操作以形成第二奇偶校验数据。

36.根据权利要求35所述的方法，其中，执行所述第一RAID编码操作包括执行Y维RAID编码操作或Z维RAID编码操作中的至少一个。

37.根据权利要求35或36所述的方法，其中，执行所述第二RAID编码操作包括执行X维RAID编码操作。

38.根据权利要求36或37所述的方法，还包括：

由所述主机将所述存储器数据划分为K个数据部分，每个数据部分包括以I行和J列排列的多个数据部分，K是与Z维RAID编码操作中的每个奇偶校验数据部分相对应的数据部分的数量，并且其中：

所述I行中的每一行中的数据部分对应于耦接到每隔一条字线的存储器单元中的相同位置；以及

所述J列中的每一列中的数据部分对应于两条相邻字线中的存储器单元。

39.根据权利要求36-37中任一项所述的方法，其中，所述方法还包括：

响应于对所述存储器数据的读取操作失败，由所述存储器控制器对所述存储器数据和所述第二奇偶校验数据执行X维RAID解码操作。

40.根据权利要求39所述的方法，其中，所述方法还包括：

响应于使用所述X维RAID解码操作对所述存储器奇偶校验数据的恢复操作失败，由所述主机执行Y维RAID解码操作或Z维RAID解码操作中的至少一个。

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