CN113903740A - 半导体存储器结构及其形成方法 - Google Patents

Abstract

本发明实施例提供一种半导体存储器结构及其形成方法，包括：形成隔离结构包围主动区于基板之中；形成第一沟槽以分隔主动区为第一主动区及第二主动区；形成位线于第一沟槽的底部；形成字线以包围第一主动区及第二主动区，且位于位线之上；自对准形成接点于第一主动区及第二主动区的顶部；以及形成电容于接点之上。通过以埋藏式位线分隔主动区，可降低字线之间的漏电流。

Description

半导体存储器结构及其形成方法

技术领域

本发明实施例是有关于一种半导体存储器装置，且特别有关于一种环绕栅极(Gate All Around，GAA)结构及其形成方法。

背景技术

半导体集成电路产业经历快速成长。集成电路设计与材料的科技发展生产了数世代的集成电路，其中每个世代具备比上个世代更小及更复杂的电路。在集成电路发展的进程中，几何尺寸逐渐缩小。

随着集成电路尺寸缩小，动态随机存取存储器(Dynamic Random Access Memory，DRAM)密度增加，此时次临界漏电流(Sub-threshold leakage)、栅极引发漏极漏电流(Gateinduce drain leakage，GIDL)、以及字线(Word line)与字线之间的漏电流可能随之增加，而造成滞留时间(Retention time)的损失。

虽然现有的动态随机存取存储器对于原目的来说已经足够，其并非在各个面向皆令人满意。举例来说，漏电流造成滞留时间的损失仍需被改善。

发明内容

本发明一些实施例提供一种半导体存储器结构及其形成方法，所述方法包括：形成隔离结构包围主动区于基板之中；形成第一沟槽以分隔主动区为第一主动区及一第二主动区；形成位线(bit line)于第一沟槽的底部；形成字线以包围第一主动区及第二主动区，且位于位线之上；自对准形成接点于第一主动区及第二主动区的顶部；以及形成电容于接点之上。

本发明实施例亦提供一种半导体存储器结构，包括：隔离结构，包围第一主动区及第二主动区，位于基板之上；位线，位于第一主动区及第二主动区之间的隔离结构之下；字线，包围第一主动区及第二主动区，且位于位线之上；接点，位于第一主动区及第二主动区之上，且直接接触第一主动区及第二主动区；以及电容，位于接点之上。

本申请通过以埋藏式位线分隔主动区，可降低字线之间的漏电流。

附图说明

以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。

图1是根据一些实施例绘示出半导体存储器结构的透视图。

图2A至图2G、图2H-1、图2I至图2L、图2M-1是根据一些实施例绘示出形成半导体存储器结构的各阶段剖面图。

图2H-2及图2M-2是根据一些实施例绘示出半导体存储器结构的上视图。

图3是根据另一些实施例绘示出半导体存储器结构的上视图。

【图号说明】

100,200、半导体存储器结构

102、基板

104、主动区

104a、第一主动区

104b、第二主动区

106、位线

106a、阻障层

106b、导电层

108、半导体材料层

110、隔离结构

110a、隔离结构

110b、隔离材料

112、字线

112a、栅极介电层

112b、阻障层

112c、导电层

114、源极/漏极区域

116、电容

118、井区

120a、第一掺杂区

120b、第二掺杂区

122、顶层

124、垫层

126、沟槽

128、光阻

130、衬层

132、沟槽

134、阻障层

136、沟槽

138、通道区

140、凹槽

142、接点

142a、阻障层

142b、导电材料

144、介电层

2-2、线

θ、夹角

θ1、夹角

具体实施方式

本发明实施例是提供一种动态随机存取存储器，其具有埋藏位线，此结构可阻断字线之间的漏电流。环绕栅极结构可降低因短通道效应所造成的次临界漏电流，而栅极未与源极/漏极区域重叠亦可降低栅极引发漏极漏电流。在位线下方形成井区，可减少位线之间的漏电流。此外，以自对准方式形成主动区上方的接点，可减少光罩及工艺。所形成的电容以蜂巢状方式排列可增加存储器密度。

图1是根据一些实施例绘示出半导体存储器结构100的透视图。图2A至图2G、图2H-1、图2I至图2L、图2M-1是根据一些实施例绘示出形成半导体存储器结构100的各阶段剖面图。图2A-图2G、图2H-1、图2I至图2L、图2M-1绘示出图1中沿线2-2而得的半导体存储器结构100的剖面图。如图1所示，半导体存储器结构100包括基板102，其上形成第一主动区104a及第二主动区104b。位线106埋藏于第一主动区104a及第二主动区104b之间，其下以半导体材料层108与基板102相接，且其上以隔离材料110分隔第一主动区104a及第二主动区104b。字线112包围第一主动区104a及第二主动区104b以形成环绕栅极结构，且源极/漏极区域114分别位于字线112之上及之下。电容116位于第一主动区104a及第二主动区104b之上。

如图1及图2A所绘示，提供基板102。基板102可为半导体基板，其可包括元素半导体，例如硅(Si)、锗(Ge)等；化合物半导体，例如氮化镓(GaN)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)等；合金半导体，例如硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)、磷砷铟镓合金(GaInAsP)、或上述的组合。此外，基板102也可以是绝缘层上覆半导体(semiconductor on insulator，SOI)。

根据一些实施例，如图2A所绘示，毯覆性地掺杂基板102，在基板102中形成具有第一导电类型的井区118，并在井区118上方形成具有第一导电类型的第一掺杂区120a，以及具有第二导电类型的第二掺杂区120b，且第一导电类型与第二导电类型不同。在一些实施例中，第二掺杂区120b位于两第一掺杂区120a之间。在一些实施例中，第一导电类型为N型。在一些实施例中，第一导电类型为P型。N型掺质可包括磷、砷、氮、锑离子、或上述的组合。P型掺质可包括硼、镓、铝、铟、三氟化硼离子(BF₃ ⁺)、或前述的组合。

接着，如图2A所绘示，形成一顶层122于基板102之上，并形成一垫层124于顶层122之上。顶层122可作为基板102及垫层124之间的缓冲层，垫层124可作为后续平坦化工艺的刻蚀停止层。在一些实施例中，顶层122为氧化物例如氧化硅。垫层124可为SiN、SiCN、SiOC、SiOCN、其他可用的材料，或上述的组合。SiN可隔离，且可做为后续刻蚀的停止层。可以沉积工艺、旋转涂布工艺、溅镀工艺、或上述的组合形成顶层122及垫层124。

接着，如图2A所绘示，以图案化工艺例如光刻及刻蚀工艺形成沟槽126以定义主动区104。在一些实施例中，沟槽126包围主动区104。图案化工艺可包括涂布光阻128(例如旋转涂布)、软烤(soft baking)、罩幕对准、曝光图案、曝光后烘烤、显影光阻128、清洗及干燥(例如硬烤(hard baking))、其他合适的技术、或上述的组合。

在一些实施例中，井区118位于主动区104下部的基板102中。在一些实施例中，沟槽126的底表面突出低于井区118的下表面。

接着，如图2B所绘示，在沟槽126的侧壁及底表面顺应性地形成衬层130。衬层130可用以保护主动区104，使其在后续工艺中(例如退火或刻蚀工艺中)不受损害。在一些实施例中，衬层130以氧化物例如氧化硅制成。

接着，如图2B所绘示，在沟槽126中形成隔离结构110a。隔离结构110a可以氮化硅、氧化硅、其他介电材料、或上述的组合制成。在一些实施例中，基板102不同区域中的隔离结构110a以不同材料分别制成。举例而言，基板102中不同面积大小的沟槽126以不同的隔离结构材料填充。之后，平坦化隔离结构110a以露出垫层124的上表面(未绘示)。可以化学机械研磨(chemical mechanical polishing，CMP)工艺平坦化隔离结构110a。

接着，如图2B所绘示，移除垫层124。在一些实施例中，以湿刻蚀工艺或干刻蚀工艺移除垫层124，湿刻蚀工艺可包括使用磷酸(H₃PO₄)刻蚀溶液。

接着，如图2C所绘示，以图案化工艺及刻蚀工艺在主动区104中形成沟槽132。在一些实施例中，沟槽132将主动区104分隔为第一主动区104a及第二主动区104b。其中，沟槽132的底表面位于井区118之中。形成沟槽132的工艺与形成沟槽126的工艺类似或相同，此处不重述。

接着，如图2D所绘示，在沟槽132的侧壁及底表面、顶层122的上表面、及隔离结构110a的上表面顺应性地形成阻障层134。在一些实施例中，阻障层134以氮化物例如SiN、SiCN、SiOC、SiOCN制成。SiN可做为后续所形成的位线中金属例如钨的阻障层。在一些实施例中，阻障层134与隔离结构110a以相同材料制成。接着，以图案化工艺例如光刻及刻蚀工艺去除沟槽132底表面上的阻障层134以及部分顶层122上表面上的阻障层134，以露出沟槽132底部的基板102及部分的顶层122。刻蚀工艺可包括干刻蚀工艺(例如反应离子刻蚀、非等向性电浆刻蚀、或上述的组合)。

接着，如图2E所绘示，在沟槽132的底部沉积半导体材料层108。在一些实施例中，半导体材料层108的底部位于井区118之中。在一些实施例中，半导体材料层108包括多晶硅(polysilicon)。多晶硅可与后续所形成的位线中的Ti形成硅化钛(Titanium silicide)以降低阻值、或上述的组合。然后，可进行刻蚀工艺回蚀半导体材料层108至想要的高度。

之后，根据一些实施例，如图2E所绘示，形成位线106于沟槽132中的半导体材料层108之上。在一些实施例中，位线106及半导体材料层108位于沟槽132的底部。在一些实施例中，位线106包括阻障层106a及导电层106b。在形成导电层106b之前，可于沟槽132的侧壁及底部形成阻障层106a，以防止导电材料扩散至第一主动区104a及第二主动区104b。阻障层106a的材料可为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、其他合适的材料、或上述的组合。导电层106b包括金属材料(例如钨、铝、或铜)、金属合金、其他合适的材料、或上述的组合。

接着，进行刻蚀工艺回蚀导电层106b阻障层106a及至想要的高度以形成位线106。在一些实施例中，位线106的上表面低于较低的第一掺杂区120a的上表面。在一些实施例中，半导体材料层108位于井区118及位线106之间，且直接接触井区118及位线106。

在一些实施例中，部分井区118位于位线106之下，且位线106下方半导体材料层108的底部位于井区118之中。如此一来，井区118及隔离结构110a可减少邻近位线106之间的漏电流。

接着，如图2F所绘示，以隔离材料110b填充沟槽132。因此，位线106位于隔离材料110b之下。在一些实施例中，隔离材料110b及隔离结构110a以相同的材料制成。因此，可将隔离材料110b及隔离结构110a视为同一隔离结构110，其包围第一主动区104a及第二主动区104b。在一些实施例中，隔离材料110b及隔离结构110a包括氮化物例如SiN、SiCN、SiOC、SiOCN。SiN可做为位线106中金属例如钨的阻障层。填充隔离材料110b的工艺与隔离结构110a的工艺类似或相同，此处不重述。

接着，如图2G所绘示，以图案化工艺例如光刻及刻蚀工艺形成字线112。首先，进行刻蚀工艺以去除顶层122上方的隔离材料110b以及顶层122。更进一步刻蚀第一主动区104a及第二主动区104b侧壁上的部分隔离结构110，使得在第一主动区104a及第二主动区104b与隔离结构110之间形成沟槽136。在一些实施例中，沟槽136包围第一主动区104a及第二主动区104b。在一些实施例中，如图2G所绘示，沟槽136的底部与第二掺杂区120b的底部齐平，且隔离结构110突出于第一主动区104a及第二主动区104b的上表面之上。可使用刻蚀工艺例如湿刻蚀工艺、干刻蚀工艺、其他合适的技术、或上述的组合形成沟槽136。

接着，如图2H-1所绘示，在沟槽136中形成字线112。在一些实施例中，字线112包括栅极介电层112a、阻障层112b、及导电层112c。其中，栅极介电层112a位于第一主动区104a及第二主动区104b的部分侧壁上，阻障层112b顺应性地形成于沟槽136之中第一主动区104a、第二主动区104b、及隔离结构110的表面上，并以导电层112c填充沟槽136之中阻障层112b之间的空间。在一些实施例中，如图2H-1所绘示，字线112位于埋藏的位线106之上。

在一些实施例中，栅极介电层112a可包括氧化硅、氮化硅、或氮氧化硅、高介电常数(high-k)(亦即介电常数大于3.9)的介电材料例如HfO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO₃、Al₂O₃、或上述的组合。形成字线112的阻障层112b及导电层112c的工艺与形成位线106的阻障层106a及导电层106b的工艺类似或相同，此处不重述。

图2H-2为图2H-1中半导体存储器结构100的上视图。如图2H-2所绘示，字线112包围第一主动区104a及第二主动区104b而形成环绕栅极结构。如此一来，可增加字线112与通道区的接触面积，降低因短通道效应而造成的次临界漏电流。

应注意的是，为分辨起见，图2H-2中以不同样式绘制第一主动区104a及第二主动区104b。然而，第一主动区104a与第二主动区104b的结构及材料相同。

根据一些实施例，如图2H-1所绘示，在填充导电层112c之后，进行刻蚀工艺回蚀栅极介电层112a、阻障层112b、及导电层112c以露出第一主动区104a及第二主动区104b的顶部。如图2H-1所绘示，字线112的上表面及下表面分别与第二掺杂区120b的上表面及下表面齐平。因此，在字线112所包围的第一主动区104a及第二主动区104b中形成通道区138，其具有第二导电类型。而在通道区138之上及之下从字线112所露出的第一主动区104a及第二主动区104b形成源极/漏极区域114，其位于第一掺杂区120a的范围，而具有第一导电类型。由于字线112并未与源极/漏极区域114重叠，因此可降低栅极引发漏极漏电流。此外，因位线106埋藏于字线112之间隔离结构110的下方，邻近字线112以隔离结构110相隔，因此，可降低字线112之间的漏电流。

接着，如图2I至图2J所绘示，以隔离材料110填充沟槽136，并进行平坦化工艺如化学机械研磨工艺刻蚀隔离材料110，以露出第一主动区104a及第二主动区104b的上表面。

此后，如图2K所绘示，以刻蚀工艺回蚀第一主动区104a及第二主动区104b的顶部以形成凹槽140。刻蚀工艺可包括干刻蚀工艺(例如反应离子刻蚀、非等向性电浆刻蚀)、湿刻蚀工艺、或上述的组合。

接着，选择性地在第一主动区104a及第二主动区104b的顶部形成金属半导体化合物层(未绘示)。金属半导体化合物层可降低源极/漏极区域114与后续形成的接点之间的阻值。金属半导体化合物层可包括TiSi₂、NiSi、CoSi、其他合适的材料、或上述的组合。可先在源极/漏极区域114上形成金属层，再以退火工艺使金属层与源极/漏极区域114反应而产生金属半导体化合物层。此后，以刻蚀工艺移除未反应的金属层，而留下金属半导体化合物层。

此后，如图2L所绘示，在凹槽140中形成接点142。在一些实施例中，接点142包括阻障层142a及导电材料142b。如图2L所绘示，接点142的底表面低于隔离结构110的上表面。在一些实施例中，接点142位于第一主动区104a及第二主动区104b之上，且与第一主动区104a及第二主动区104b的源极/漏极区域114直接接触。

形成接点142的阻障层142a及导电材料142b的材料与工艺与形成位线106的阻障层106a及导电层106b的材料与工艺类似或相同，此处不重述。通过图2K至图2L的方法，可自对准形成接点142于第一主动区104a及第二主动区104b之上，而不需要额外的光罩及图案化工艺。

接着，如图2M-1所绘示，形成介电层144于第一主动区104a、第二主动区104b及隔离结构110之上。接着，以图案化工艺例如光刻及刻蚀工艺在介电层144中形成沟槽(未绘示)。在一些实施例中，介电层144中的沟槽对准接点142。

接着，在介电层144中的沟槽形成电容116。因此，形成了电容116于接点142之上。电容116可包括底电极、顶电极、及夹于其中的介电质(未绘示)。底电极及顶电极可包括TiN、TaN、TiAlN、TiW、WN、Ti、Au、Ta、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni、金属氮化物、其他合适的电极材料、或上述的组合。介电质可包括高介电常数介电材料例如HfO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO₃、Al₂O₃、或上述的组合。

图2M-2为图2M-1中半导体存储器结构100的上视图。如图2M-2所绘示，位线106将主动区104分隔为第一主动区104a及第二主动区104b，邻近的第一主动区104a及第二主动区104b大抵上平行排列。于第一主动区104a及第二主动区104b上形成了电容116。在一些实施例中，如图2M-1所绘示，电容116为蜂巢状排列。如此一来，可增加电容116的密度。

如上所述，通过以埋藏式位线分隔主动区，可降低字线之间的漏电流。环绕栅极结构可增加字线与通道区的接触面积，降低因短通道效应而造成的次临界漏电流。位线下方的井区及隔离结构可降低相邻位线之间的漏电流。字线未与源极/漏极结构重叠可降低栅极引发漏极漏电流。降低漏电流可改善滞留时间的损失。此外，可自对准形成主动区上方的接点，而不需额外的光罩及工艺。以此方法形成的电容为蜂巢状排列，可增加电容的密度。

图3是根据其他一些实施例绘示出半导体存储器结构200的上视图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号，其详细内容将不再赘述。与前述实施例的差别在于，如图3所示，邻近的第一主动区104a及第二主动区104b大抵上垂直排列。亦即，在一些实施例中，邻近的第一主动区104a及第二主动区104b的夹角θ介于约80度至约100度的范围。换言之，邻近的主动区104之间的夹角θ介于约80度至约100度的范围。此外，在一些实施例中，第一主动区104a及第二主动区104b的连线与位线的夹角θ1介于约20度至约40度的范围。

通过以图案化工艺定义主动区104的图案，再由位线106分隔主动区104为第一主动区104a及第二主动区104b，可决定形成于第一主动区104a及第二主动区104b之上电容116的分布图案。在一些实施例中，如图3所示，电容116平行排列。因此，可视工艺及设计需求采用不同的主动区104的图案。

综上所述，通过以埋藏式位线分隔主动区，可降低字线之间的漏电流。环绕栅极结构可降低因短通道效应而造成的次临界漏电流。位线下方的井区及隔离结构可降低邻近位线之间的漏电流。字线未与源极/漏极结构重叠可降低栅极引发漏极漏电流。降低漏电流可改善滞留时间的损失。此外，自对准形成主动区上方的接点可减少额外的光罩及工艺。并可视工艺及设计需求采用不同的主动区图案，以形成不同的电容排列。

Claims (10)

1.一种半导体存储器结构的形成方法，其特征在于，包括：

形成一隔离结构包围一主动区于一基板之中；

形成一第一沟槽以分隔所述主动区为一第一主动区及一第二主动区；

形成一位元线于该第一沟槽的一底部；

形成一字线以包围所述第一主动区及所述第二主动区，且位于位线之上；

自对准形成一接点于所述第一主动区及所述第二主动区之上；以及

形成一电容于所述接点之上。

2.根据权利要求1所述的半导体存储器结构的形成方法，其特征在于，更包括：

在形成所述第一沟槽之后，顺应性地形成一阻障层于所述第一沟槽的一侧壁及一底表面；

移除所述第一沟槽的所述底表面上的所述阻障层；

沉积一半导体材料层于所述第一沟槽的所述底部；以及

形成所述位线于所述第一沟槽中的所述半导体材料层之上。

3.根据权利要求1所述的半导体存储器结构的形成方法，其特征在于，更包括：

在形成所述位线后，以一隔离材料填充所述第一沟槽，其中所述隔离材料与所述隔离结构以相同材料制成；

回蚀所述隔离材料及所述隔离结构以形成一第二沟槽包围所述第一主动区及所述第二主动区；

在所述第二沟槽中形成所述字线；

在形成所述字线后，以所述隔离材料填充所述第二沟槽；

平坦化所述隔离材料以露出所述第一主动区及所述第二主动区的一上表面；

回蚀所述第一主动区及所述第二主动区以形成一凹槽；以及

填入一导电材料于所述凹槽中以形成所述接点。

4.根据权利要求3所述的半导体存储器结构的形成方法，其特征在于，形成所述字线包括：

在所述第二沟槽中的所述第一主动区及所述第二主动区的一侧壁上形成一栅极介电层；

顺应性地形成一阻障层于所述第二沟槽之中；

以一导电层填充所述第二沟槽；以及

回蚀所述栅极介电层、所述阻障层，及所述导电层以露出所述第一主动区及所述第二主动区的一顶部。

5.根据权利要求1所述的半导体存储器结构的形成方法，其特征在于，更包括：

毯覆性地掺杂所述第一主动区及所述第二主动区的一下部，以形成具一第一导电类型的一井区；

掺杂所述第一主动区及所述第二主动区，使从所述字线露出的所述第一主动区及所述第二主动区具有一第一导电类型，且所述字线包围的所述第一主动区及所述第二主动区具有一第二导电类型，其中所述第一导电类型与所述第二导电类型不同。

6.一种半导体存储器结构，其特征在于，包括：

一隔离结构，包围一第一主动区及一第二主动区，位于一基板之上；

一位线，位于所述第一主动区及所述第二主动区之间的所述隔离结构之下；

一字线，包围所述第一主动区及所述第二主动区，且位于所述位线之上；

一接点，位于所述第一主动区及所述第二主动区之上，且直接接触所述第一主动区及所述第二主动区；以及

一电容，位于所述接点之上。

7.根据权利要求6所述的半导体存储器结构，其特征在于，所述第一主动区及所述第二主动区更包括：

一通道区，被所述字线包围；以及

一对源极/漏极区域，分别位于所述通道区之上及之下，

其中所述对源极/漏极区域具有一第一导电类型，所述通道区具有一第二导电类型，且所述第一导电类型与所述第二导电类型不同，其中所述接点直接接触所述对源极/漏极区域，且所述接点的底表面低于所述隔离结构的上表面。

8.根据权利要求6所述的半导体存储器结构，其特征在于，更包括：

一阻障层，位于所述位线及所述第一主动区及所述第二主动区之间，

其中所述阻障层与所述隔离结构以相同材料制成；

一井区，位于所述第一主动区及所述第二主动区的下部，且部分位于所述位线之下；以及

一半导体材料层，位于所述井区及所述位线之间，且直接接触所述井区及所述位线。

9.根据权利要求6所述的半导体存储器结构，其特征在于，所述字线包括：

一栅极介电层，形成于所述第一主动区及所述第二主动区的一侧壁上；

一阻障层，顺应性地形成于所述第一主动区、所述第二主动区、及所述隔离结构的表面上；

一导电层，位于所述阻障层之间。

10.根据权利要求6所述的半导体存储器结构，其特征在于，所述第一主动区及所述第二主动区与邻近的所述第一主动区及所述第二主动区大抵上垂直排列。

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