CN113866586B - 一种系统级芯片的验证平台及验证方法 - Google Patents

一种系统级芯片的验证平台及验证方法 Download PDF

Info

Publication number
CN113866586B
CN113866586B CN202010618069.6A CN202010618069A CN113866586B CN 113866586 B CN113866586 B CN 113866586B CN 202010618069 A CN202010618069 A CN 202010618069A CN 113866586 B CN113866586 B CN 113866586B
Authority
CN
China
Prior art keywords
bus
chip
verification
test
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010618069.6A
Other languages
English (en)
Other versions
CN113866586A (zh
Inventor
毛惠敏
李顺林
刘成强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Montage LZ Technologies Chengdu Co Ltd
Original Assignee
Montage LZ Technologies Chengdu Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Montage LZ Technologies Chengdu Co Ltd filed Critical Montage LZ Technologies Chengdu Co Ltd
Priority to CN202010618069.6A priority Critical patent/CN113866586B/zh
Priority to US17/363,653 priority patent/US11514225B2/en
Publication of CN113866586A publication Critical patent/CN113866586A/zh
Application granted granted Critical
Publication of CN113866586B publication Critical patent/CN113866586B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/02—System on chip [SoC] design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本申请公开了一种系统级芯片的验证平台及验证方法，该方法包括：搭建系统级芯片的仿真验证环境；创建总线功能模型单元，将所述总线功能模型单元绑定到中央处理单元与总线连接的同一接口上；创建通用验证方法学测试实例，通过所述总线功能模型单元执行所述通用验证方法学测试实例以实现所述系统级芯片的测试；创建多个软件测试实例；编译所述多个软件测试实例，所述中央处理单元执行所述编译后的多个软件测试实例以实现所述系统级芯片的测试。

Description

一种系统级芯片的验证平台及验证方法
技术领域
本发明一般涉及仿真验证技术领域，特别涉及一种系统级芯片的验证平台及验证方法。
背景技术
SoC(System on Chip，系统级芯片)技术是指将中央处理器单元(CPU)和输入输出(I/O)外设、存储器以及其他功能外设集成到一块芯片上。SoC技术可以有效减小产品面积，提高产品的性能，降低产品的功耗，提高产品的可靠性，因此得到了广泛的应用。但是由于芯片的造价高昂，为了保证SoC芯片的功能和性能，在芯片流片前，需要进行大量充足的验证。
现有技术中的SoC芯片的验证具有两种方式。一种是通过CPU执行测试模式，该验证方式中必须由专业人员先在验证平台中实现软件代码的编译、装载(boot)等流程，然后才能开始仿真。该验证方式要求每位验证工程师都对CPU深入了解，尤其能懂汇编语言。而且，软件代码的编译、装载等流程的开发需要花费一定的时间，这延后了验证开始的时间。CPU执行软件代码非常耗时，而且每个软件代码都要运行完相同的装载程序后才能进入测试程序，影响了验证进度。另一种是通过UVM case(Universal Verification Methodologycase，通用验证方法学测试用例)执行测试模式，该验证方式无法重用软件测试程序。
发明内容
本发明的目的在于提供一种系统级芯片的验证平台及验证方法，提供灵活的仿真验证方式，缩短了验证周期。
本申请的一实施方式中公开了一种系统级芯片的验证平台，包括：
至少一个测试模块，每个所述测试模块包括中央处理器单元、总线功能模型单元和通用验证方法学测试实例，所述中央处理器单元连接至总线，所述总线功能模型单元绑定至所述中央处理器单元与所述总线连接的同一接口；
其中，所述通用验证方法学测试实例通过所述总线功能模型单元实现测试，软件测试实例通过所述中央处理器单元实现测试或经由直接编程接口通过所述总线功能模型单元实现测试。
在一优选例中，还包括第一选择开关，所述中央处理器单元与所述总线功能模型单元通过所述第一选择开关分别连接或绑定至所述总线的同一总线接口。
在一优选例中，还包括第二选择开关，所述直接编程接口和所述通用验证方法学测试实例通过所述第二选择开关分别连接至所述总线功能模型单元。
在一优选例中，所述系统级芯片包括一个或多个中央处理器单元、多个IP内核模块和总线，每个所述IP内核模块分别连接至所述总线，所述中央处理器单元连接至所述总线。
本申请的另一实施方式中还公开了一种系统级芯片的验证方法，包括：
搭建系统级芯片的仿真验证环境；
创建总线功能模型单元，将所述总线功能模型单元绑定到中央处理单元与总线连接的同一接口上；
创建通用验证方法学测试实例，通过所述总线功能模型单元执行所述通用验证方法学测试实例以实现所述系统级芯片的测试；
创建多个软件测试实例；
编译所述多个软件测试实例，所述中央处理单元执行所述编译后的多个软件测试实例以实现所述系统级芯片的测试。
在一优选例中，将所述总线功能模型单元绑定到中央处理单元与总线连接的同一接口上的步骤之前，进一步包括：使得中央处理器单元与总线的连接失效。
在一优选例中，编译所述多个软件测试实例，所述中央处理单元执行所述编译后的多个软件测试实例以实现所述系统级芯片的测试的步骤之前，还包括：通过所述总线功能模型单元选择直接编程接口执行所述多个软件测试实例中的一部分；编译所述多个软件测试用例中的剩余部分，所述中央处理单元执行所述编译后的多个软件测试实例。
在一优选例中，通过所述总线功能模型单元执行所述通用验证方法学测试实例以实现所述系统级芯片的测试的同时，建立所述直接编程接口与所述总线功能模型的连接，以通过所述总线功能模型单元选择直接编程接口执行所述多个软件测试实例中的一部分。
在一优选例中，通过所述总线功能模型单元选择直接编程接口执行所述软件测试实例以实现所述系统级芯片的测试的同时，对所述软件测试实例进行编译和装载以通过所述中央处理单元执行所述编译后的软件测试实例。
在一优选例中，所述通用验证方法学测试用例实现所述系统级芯片测试的数量多于所述中央处理器单元实现所述系统级芯片测试的数量。
本实施例中提供一种灵活的验证方式，可以根据需求采用不同的验证方式，并且能够保证验证的覆盖率，同时降低验证的复杂度，缩短验证周期。
附图说明
参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。
图1示出了本申请一实施例中系统级芯片的验证平台的示意图。
图2示出了本申请一实施例中系统级芯片验证平台更详细的示意图。
图3示出了本申请一实施例中系统级芯片的验证方法的流程图。
具体实施方式
现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。
另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。
部分概念的说明：
IP内核模块：IP(intellectual property)内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的部件，供芯片设计人员集成选用，SoC内一般集成有多个IP内核模块。
BFM：Bus function model，总线功能模型。
DPI：Direct program interface，直接编程接口。
VIP：Verification IP，验证IP模块。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
本申请的第一实施方式涉及一种系统级芯片的验证平台，图1示出了本申请一实施例中的所述验证平台的结构示意图。该验证平台包括：至少一个测试模块，例如，测试模块0至k，每个测试模块都与总线(BUS)连接，通过测试模块实现系统级芯片内的各个IP内核模块及其组合的功能测试。
图2示出了本申请一实施例中的验证平台100的更详细的示意图。该验证平台100包括：待测设计110和仿真环境120。待测设计110包括需要验证的系统级芯片，通过仿真环境120对系统级芯片110的功能进行测试。该待验证的系统级芯片包括中央处理器单元(CPU)、多个IP内核模块(例如，IP1，IP2，……，IPn)和总线，每个所述IP内核模块IP1，IP2，……，IPn分别连接至所述总线，每个IP内核模块IP1，IP2，……，IPn是具有某种特定功能的部件，例如，IP1为USB(通用串行总线)控制器，IP2为视频解码器，IP3为音频解码器，等等。应当理解，每个所述IP内核模块并不限于上述示例的部件，还可以是其他特定功能的部件，此为本领域技术人员公知的，在此不做赘述。该待验证的系统级芯片可以包括一个或多个中央处理器单元，例如，CPU0，CPU1，……，CPUk，每个所述中央处理器单元CPU0，CPU1，……，CPUk连接至所述总线。仿真环境120中包含有软件测试用例、通用验证方法学测试用例(UVM用例)和总线功能模型单元(BFM0，BFM1，……，BFMk)，软件测试实例是采用C语言编写的软件代码(C程序)，通用验证方法学测试用例采用通用验证方法学编写的测试代码。所述总线功能模型单元BFM0，BFM1，……，BFMk分别绑定(binding)至相应的中央处理器单元CPU0，CPU1，……，CPUk与所述总线连接的同一接口。软件测试用例通过直接编程接口(DPI)连接总线功能模型单元。通用验证方法学测试用例连接总线功能模型单元。
在一实施例中，该验证平台100还包括第一选择开关130，所述中央处理器单元CPU0，CPU1，……，CPUk的每一个与相应的所述总线功能模型单元BFM0，BFM1，……，BFMk通过所述第一选择开关130选择性地连接或绑定至所述总线的同一总线接口。
在一实施例中，该验证平台100还包括第二选择开关140，所述直接编程接口(DPI)和所述通用验证方法学测试实例通过所述第二选择开关140分别连接至对应的总线功能模型单元。
在一个实施例中，所述总线功能模型单元通过验证IP(VIP)模块(图中未示出)连接所述总线。通常，中央处理器单元的接口都符合某种标准协议，例如，高级微控制器总线架构(Advanced Microcontroller Bus Architecture,AMBA)协议或开放式内核协议(OpenCore Protocol,OCP)。VIP模块严格遵循这些标准协议，并且已经被验证过。因此，总线功能模型中接口采用VIP，可以缩短仿真验证环境的开发时间，同时能够验证总线接口协议的正确性和完备性。
继续参考图2所示，中央处理器单元CPU0，CPU1，……，CPUk、总线功能模型单元BFM0，BFM1，……，BFMk和通用验证方法学测试实例作为测试模块0至k。其中，所述通用验证方法学测试实例通过所述总线功能模型单元BFM0，BFM1，……，BFMk实现测试，软件测试实例通过所述中央处理器单元CPU0，CPU1，……，CPUk实现测试或经由直接编程接口DPI通过所述总线功能模型单元BFM0，BFM1，……，BFMk实现测试，即本实施例中包括三条测试通路，UVM用例通路，DPI通路和CPU通路。本实施例中，在复杂的SoC验证中是非常有用的，可以根据测试需求构建任意复杂的场景，例如，构建极端、边界的验证场景进行验证。
本申请的另一实施方式中还公开了一种系统级芯片的验证方法，图3示出了本申请一实施例中的系统级芯片的验证方法的流程图。该方法包括：
步骤S301，搭建系统级芯片的仿真验证环境；
步骤S303，创建总线功能模型单元，将所述总线功能模型单元分别绑定到中央处理单元与总线连接的同一接口上；
步骤S305，创建通用验证方法学测试实例，通过所述总线功能模型单元执行所述通用验证方法学测试实例以实现所述系统级芯片的测试；
步骤S307，创建多个软件测试实例；
步骤S309，编译所述多个软件测试实例，所述中央处理单元执行所述编译后的多个软件测试实例以实现所述系统级芯片的测试。
本实施中，结合图2所示，系统级芯片包括一个或多个中央处理器单元CPU0，CPU1，……，CPUk、多个IP内核模块IP1，IP2，……，IPn和总线，每个所述IP内核模块分别连接至所述总线，所述中央处理器单元连接至所述总线。创建一个或多个总线功能模型单元BFM0，BFM1，……，BFMk，一个或多个总线功能模型单元BFM0，BFM1，……，BFMk各自绑定至中央处理器单元CPU0，CPU1，……，CPUk中相应的一个与总线连接的同一接口上，所述通用验证方法学测试用例通过所述总线功能模型单元连接至所述总线并进行测试，该测试方式可以实现随机测试，提高测试的覆盖率。
在一实施例中，将所述总线功能模型单元绑定到中央处理单元与总线连接的同一接口上的步骤S303之前，进一步包括：使得中央处理器单元与总线的连接失效(disable)，使得通用验证方法学测试用例通过总线功能模型单元进行测试时，中央处理器单元与总线的连接会不起作用。应当注意，本实施例中，多个中央处理器单元CPU0，CPU1，……，CPUk相互之间是独立的，即可以部分中央处理器单元与总线的连接使能(enable)以用于执行软件测试用例，部分中央处理器单元与总线的连接失效以用于绑定总线功能模型。
在一实施例中，所述通用验证方法学测试用例实现所述系统级芯片测试的数量多于所述中央处理器单元实现所述系统级芯片测试的数量，即通过UVM用例通路实现大部分(例如，大于80％)测试，通过CPU通路实现小部分(例如，小于20％)测试。
在一实施例中，编译所述多个软件测试实例，所述中央处理单元执行所述编译后的多个软件测试实例以实现所述系统级芯片的测试的步骤S309之前，还包括：通过所述总线功能模型单元选择直接编程接口(DPI)执行所述多个软件测试实例中的一部分；编译所述多个软件测试用例中的剩余部分，所述中央处理单元执行所述编译后的多个软件测试实例。其中，通过所述总线功能模型单元选择直接编程接口执行所述多个软件测试实例中的大部分(例如，80％以上)，通过中央处理单元执行所述多个软件测试实例的小部分(例如，20％以下)。也就是说，在CPU通路实现前，可以通过DPI通路实现测试，并且，可以通过DPI通路实现大部分测试，而CPU通路实现小部分测试。
在一实施例中，通过所述总线功能模型单元执行所述通用验证方法学测试实例以实现所述系统级芯片的测试的同时，建立所述直接编程接口与所述总线功能模型的连接，以通过所述总线功能模型单元选择直接编程接口执行所述多个软件测试实例中的一部分，即在通过UVM用例通路进行测试的同时，可以同时在仿真环境中继续实现DPI的通路。
在一实施例中，通过所述总线功能模型单元选择直接编程接口执行所述软件测试实例以实现所述系统级芯片的测试的同时，对所述软件测试实例进行编译和装载以通过所述中央处理单元执行所述编译后的软件测试实例，即通过UVM用例通路进行测试或软件测试用例通过BFM选择DPI通路进行测试的同时，可以同时在仿真环境中继续实现CPU通路。
本实施方式中，首先可以将绝大部分(例如90％以上)的功能采用通用验证方法学实例单元通过所述总线功能模型单元进行测试，挑选少部分(例如，10％以下)或通用验证方法学不能实现的功能创建软件测试用例，编译该软件测试实例，将编译后的软件测试实例装载于中央处理器单元并通过中央处理器单元进行测试。该实施例中可以保证验证的覆盖率，同时降低验证的复杂度，缩短验证周期。此外，在实现CPU通路之前，可以根据需要创建C语言的软件测试用例，经由直接编程接口通过总线功能模型进行测试。
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

Claims (8)

1.一种系统级芯片的验证平台，其特征在于，包括：
至少一个测试模块，每个所述测试模块包括中央处理器单元、总线功能模型单元和通用验证方法学测试实例，所述中央处理器单元连接至总线，所述总线功能模型单元绑定至所述中央处理器单元与所述总线连接的同一接口；
其中，所述通用验证方法学测试实例通过所述总线功能模型单元实现测试，软件测试实例通过所述中央处理器单元实现测试或经由直接编程接口通过所述总线功能模型单元实现测试；
所述验证平台还包括第一选择开关，所述中央处理器单元与所述总线功能模型单元通过所述第一选择开关分别连接或绑定至所述总线的同一总线接口；
所述验证平台还包括第二选择开关，所述直接编程接口和所述通用验证方法学测试实例通过所述第二选择开关分别连接至所述总线功能模型单元。
2.根据权利要求1所述的系统级芯片的验证平台，其特征在于，所述系统级芯片包括一个或多个中央处理器单元、多个IP内核模块和总线，每个所述IP内核模块分别连接至所述总线，所述中央处理器单元连接至所述总线。
3.一种系统级芯片的验证方法，所述验证方法使用如权利要求1或2所述的系统级芯片的验证平台，其特征在于，包括：
搭建系统级芯片的仿真验证环境；
创建总线功能模型单元，将所述总线功能模型单元绑定到中央处理器单元与总线连接的同一接口上；
创建通用验证方法学测试实例，通过所述总线功能模型单元执行所述通用验证方法学测试实例以实现所述系统级芯片的测试；
创建多个软件测试实例；
编译所述多个软件测试实例，所述中央处理器单元执行所述编译后的多个软件测试实例以实现所述系统级芯片的测试。
4.根据权利要求3所述的系统级芯片的验证方法，其特征在于，将所述总线功能模型单元绑定到中央处理器单元与总线连接的同一接口上的步骤之前，进一步包括：使得中央处理器单元与总线的连接失效。
5.根据权利要求3所述的系统级芯片的验证方法，其特征在于，编译所述多个软件测试实例，所述中央处理器单元执行所述编译后的多个软件测试实例以实现所述系统级芯片的测试的步骤之前，还包括：通过所述总线功能模型单元选择直接编程接口执行所述多个软件测试实例中的一部分；编译所述多个软件测试实例中的剩余部分，所述中央处理器单元执行所述编译后的多个软件测试实例。
6.根据权利要求5所述的系统级芯片的验证方法，其特征在于，通过所述总线功能模型单元执行所述通用验证方法学测试实例以实现所述系统级芯片的测试的同时，建立所述直接编程接口与所述总线功能模型的连接，以通过所述总线功能模型单元选择直接编程接口执行所述多个软件测试实例中的一部分。
7.根据权利要求5所述的系统级芯片的验证方法，其特征在于，通过所述总线功能模型单元选择直接编程接口执行所述软件测试实例以实现所述系统级芯片的测试的同时，对所述软件测试实例进行编译和装载以通过所述中央处理器单元执行所述编译后的软件测试实例。
8.根据权利要求3所述的系统级芯片的验证方法，其特征在于，所述通用验证方法学测试实例实现所述系统级芯片测试的数量多于所述中央处理器单元实现所述系统级芯片测试的数量。
CN202010618069.6A 2020-06-30 2020-06-30 一种系统级芯片的验证平台及验证方法 Active CN113866586B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010618069.6A CN113866586B (zh) 2020-06-30 2020-06-30 一种系统级芯片的验证平台及验证方法
US17/363,653 US11514225B2 (en) 2020-06-30 2021-06-30 Verification platform for system on chip and verification method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010618069.6A CN113866586B (zh) 2020-06-30 2020-06-30 一种系统级芯片的验证平台及验证方法

Publications (2)

Publication Number Publication Date
CN113866586A CN113866586A (zh) 2021-12-31
CN113866586B true CN113866586B (zh) 2024-04-12

Family

ID=78981777

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010618069.6A Active CN113866586B (zh) 2020-06-30 2020-06-30 一种系统级芯片的验证平台及验证方法

Country Status (2)

Country Link
US (1) US11514225B2 (zh)
CN (1) CN113866586B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113868987A (zh) * 2020-06-30 2021-12-31 澜至电子科技（成都）有限公司 一种系统级芯片的验证平台及其验证方法
US11630757B1 (en) * 2022-02-02 2023-04-18 Snabb IP LLC System and method for developing, testing and debugging software for microcontrollers
CN115248998B (zh) * 2022-09-22 2023-01-03 济南新语软件科技有限公司 一种SoC芯片分布式仿真验证平台和方法
CN115841089B (zh) * 2023-02-27 2023-05-02 合肥六角形半导体有限公司 一种基于uvm的系统级芯片验证平台及验证方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102508753A (zh) * 2011-11-29 2012-06-20 青岛海信信芯科技有限公司 Ip核验证系统
CN104657245A (zh) * 2013-11-20 2015-05-27 上海华虹集成电路有限责任公司 基于amba总线的模块级uvm验证平台的自动生成装置
CN104899138A (zh) * 2015-05-25 2015-09-09 浪潮集团有限公司 一种uvm验证环境中复用c程序测试向量的方法
CN105205249A (zh) * 2015-09-17 2015-12-30 深圳国微技术有限公司 一种soc调试验证系统及其软硬件协同方法
CN106940428A (zh) * 2016-01-04 2017-07-11 中兴通讯股份有限公司 芯片验证方法、装置及系统
CN109684672A (zh) * 2018-11-30 2019-04-26 上海芯钛信息科技有限公司 一种soc芯片系统级验证系统及方法
CN109783298A (zh) * 2019-01-18 2019-05-21 上海磐启微电子有限公司 一种流程灵活可控的软硬件协同SoC验证方法
CN110888767A (zh) * 2019-12-19 2020-03-17 山东方寸微电子科技有限公司 一种接口复用模块验证平台架构及快速扩展实现方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768567A (en) * 1996-05-14 1998-06-16 Mentor Graphics Corporation Optimizing hardware and software co-simulator
FR2843213B1 (fr) * 2002-07-30 2004-12-24 Bull Sa Procede et systeme d'etablissement automatique d'un modele global de simulation d'une architecture
KR100638476B1 (ko) * 2004-12-22 2006-10-26 삼성전자주식회사 버추얼 플랫폼 기반의 시스템 온 칩 개발 환경 및 개발 방법
GB0625578D0 (en) * 2006-12-21 2007-01-31 Ibm Method and system for graphical user interface testing
US9703579B2 (en) * 2012-04-27 2017-07-11 Mentor Graphics Corporation Debug environment for a multi user hardware assisted verification system
US9460261B2 (en) * 2014-03-05 2016-10-04 Vayavya Labs Private. Limited Computer-implemented verification system for performing a functional verification of an integrated circuit
US9316689B2 (en) * 2014-04-18 2016-04-19 Breker Verification Systems Scheduling of scenario models for execution within different computer threads and scheduling of memory regions for use with the scenario models
US9600384B2 (en) * 2014-10-14 2017-03-21 Cypress Semiconductor Corporation System-on-chip verification
CN105354121A (zh) * 2015-11-20 2016-02-24 浪潮集团有限公司 一种用于验证多种读写方式存储模块的验证平台的搭建方法
CN107907814B (zh) * 2017-09-28 2020-03-17 芯海科技（深圳）股份有限公司 一种提高芯片量产测试效率的方法
US10824543B2 (en) * 2018-03-08 2020-11-03 Mayank Mohan Sharma System and method for automated software test case designing based on machine learning (ML)
US11676066B2 (en) * 2020-01-17 2023-06-13 Western Digital Technologies, Inc. Parallel model deployment for artificial intelligence using a primary storage system

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102508753A (zh) * 2011-11-29 2012-06-20 青岛海信信芯科技有限公司 Ip核验证系统
CN104657245A (zh) * 2013-11-20 2015-05-27 上海华虹集成电路有限责任公司 基于amba总线的模块级uvm验证平台的自动生成装置
CN104899138A (zh) * 2015-05-25 2015-09-09 浪潮集团有限公司 一种uvm验证环境中复用c程序测试向量的方法
CN105205249A (zh) * 2015-09-17 2015-12-30 深圳国微技术有限公司 一种soc调试验证系统及其软硬件协同方法
CN106940428A (zh) * 2016-01-04 2017-07-11 中兴通讯股份有限公司 芯片验证方法、装置及系统
CN109684672A (zh) * 2018-11-30 2019-04-26 上海芯钛信息科技有限公司 一种soc芯片系统级验证系统及方法
CN109783298A (zh) * 2019-01-18 2019-05-21 上海磐启微电子有限公司 一种流程灵活可控的软硬件协同SoC验证方法
CN110888767A (zh) * 2019-12-19 2020-03-17 山东方寸微电子科技有限公司 一种接口复用模块验证平台架构及快速扩展实现方法

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
一种基于UVM的模块级可重用随机化验证平台构建方法;谈笑;王小力;;微电子学与计算机;20150305(第03期);第67-72页 *
一种基于认知模型检测的Web服务组合验证方法;骆翔宇;谭征;苏开乐;吴立军;;计算机学报;20110615(第06期);第1041-1061页 *
使用先进技术来加速SoC验证;李响;;电子产品世界;20131204(第12期);第51-54页 *
基于DPI-C接口的可扩展SOC验证平台;李璐;周春良;冯曦;周芝梅;朱承治;;电子设计工程;20180220(第04期);第142-146页 *
基于UVM的HIMAC验证平台的设计;欧阳峰;李婷婷;金淼;郭乐;;电视技术;20170817(第Z2期);第40-44页 *

Also Published As

Publication number Publication date
US11514225B2 (en) 2022-11-29
US20210406442A1 (en) 2021-12-30
CN113866586A (zh) 2021-12-31

Similar Documents

Publication Publication Date Title
CN113866586B (zh) 一种系统级芯片的验证平台及验证方法
CN115841089B (zh) 一种基于uvm的系统级芯片验证平台及验证方法
US9703579B2 (en) Debug environment for a multi user hardware assisted verification system
US6678645B1 (en) Method and apparatus for SoC design validation
CN109726507B (zh) 一种高效的多功能验证方法
CN105205249A (zh) 一种soc调试验证系统及其软硬件协同方法
CN106155903B (zh) 用于系统设计验证的装置和方法
CN111936998B (zh) 数据变换流水线的硬件设计的验证
US20210406443A1 (en) Verification platform for system on chip and verification method thereof
Geist et al. A methodology for the verification of a “system on chip”
US20050154573A1 (en) Systems and methods for initializing a lockstep mode test case simulation of a multi-core processor design
US20090112554A1 (en) Test Bench, Method, and Computer Program Product for Performing a Test Case on an Integrated Circuit
US20050188337A1 (en) Incremental, assertion-based design verification
CN112632882A (zh) 一种基于形式验证对仲裁器验证的装置以及方法
US20130086538A1 (en) Design Verification System and Method Using Constrained Random Test Parameter Selection
Zhu et al. System-on-chip validation using UML and CWL
US20040168137A1 (en) Use of time step information in a design verification system
US7290174B1 (en) Methods and apparatus for generating test instruction sequences
Wang et al. Reuse issues in SoC verification platform
US7051303B1 (en) Method and apparatus for detection and isolation during large scale circuit verification
US20040153301A1 (en) Integrated circuit development methodology
CN113868046A (zh) 一种pad控制单元的功能验证方法、系统及相关组件
US7447621B1 (en) PLI-less co-simulation of ISS-based verification systems in hardware simulators
US7424418B1 (en) Method for simulation with optimized kernels and debugging with unoptimized kernels
Bombieri et al. RTL-TLM equivalence checking based on simulation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant