CN113838814A - 具有改进热性能的半导体装置组合件及系统及其制作方法 - Google Patents

具有改进热性能的半导体装置组合件及系统及其制作方法 Download PDF

Info

Publication number
CN113838814A
CN113838814A CN202110697475.0A CN202110697475A CN113838814A CN 113838814 A CN113838814 A CN 113838814A CN 202110697475 A CN202110697475 A CN 202110697475A CN 113838814 A CN113838814 A CN 113838814A
Authority
CN
China
Prior art keywords
semiconductor device
thermally conductive
conductive material
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110697475.0A
Other languages
English (en)
Inventor
全炫锡
曲小鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN113838814A publication Critical patent/CN113838814A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本申请案涉及具有改进热性能的半导体装置组合件及系统及其制作方法。半导体装置组合件具备安置在垂直堆叠中的邻近半导体裸片之间的一或多个导热材料层。所述导热材料可经配置以将由所述半导体裸片中的一或多者产生的热量朝向所述组合件的外边缘横向地向外传导。所述导热材料层可包括一或多个碳同素异形体，例如金刚石、石墨烯、石墨、碳纳米管或其组合。可经由沉积(例如，溅射、PVD、CVD或ALD)或经由将包括所述导热材料层的膜粘附到所述半导体裸片中的一或多者来提供所述导热材料层。

Description

具有改进热性能的半导体装置组合件及系统及其制作方法
相关申请案的交叉参考
本申请案主张在2020年6月24日申请的第63/043,685号美国临时专利申请案的权益，所述申请案的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置，并且更特定来说，涉及具有改进热性能的半导体装置组合件及系统及其制作方法。
背景技术
包含存储器芯片、微处理器芯片及成像器芯片的经封装半导体裸片通常包含一或多个半导体裸片，其安装在衬底上并包封在保护性遮盖物中或用导热盖加盖。在操作中，半导体裸片可产生热量，这可随着装置数目及其功率密度增加而对封装设计提出挑战。管理所产生热量的各种方法包含在半导体裸片上方提供散热结构，例如盖或散热器，以辅助封装与其操作环境之间的热交换。需要更好地管理由经封装半导体裸片产生的热量的额外方法。
发明内容
一方面，本申请案提供一种半导体装置组合件，其包括：封装衬底，第一半导体装置，其安置在所述封装衬底上方，所述第一半导体装置经配置以在操作期间产生热量；第二半导体装置，其沿垂直方向安置在所述第一半导体装置上方；囊封材料，其至少部分囊封所述封装衬底、所述第一半导体装置及所述第二半导体装置，所述囊封材料具有平行于所述垂直方向的一或多个外表面；及导热材料层，其安置在所述第一半导体装置与所述第二半导体装置之间，所述导热材料层经配置以将由所述第一半导体装置产生的所述热量朝向所述一或多个外表面横向地向外热传导。
另一方面，本申请案提供一种制作半导体装置组合件的方法，其包括：提供封装衬底；将第一半导体装置安置在所述封装衬底上方，所述第一半导体装置经配置以在操作期间产生热量；将第二半导体装置沿垂直方向安置在所述第一半导体装置上方；用囊封材料至少部分囊封所述封装衬底、所述第一半导体装置及所述第二半导体装置，所述囊封材料具有平行于所述垂直方向的一或多个外表面；及将导热材料层安置在所述第一半导体装置与所述第二半导体装置之间，所述导热材料层经配置以将由所述第一半导体装置产生的所述热量朝向所述一或多个外表面横向地向外传导。
另一方面，本申请案提供一种半导体装置组合件，其包括：至少一个半导体装置，其安置在所述封装衬底上方，所述至少一个半导体装置具有前侧及背侧，所述至少一个半导体装置经配置以在操作期间产生热量；及导热材料层，其紧邻所述前侧或所述背侧中的一者安置，所述导热材料层经配置以将由所述至少一个半导体装置产生的所述热量朝向所述半导体装置组合件的一或多个外垂直表面横向地向外热传导。
附图说明
图1是半导体装置组合件的简化示意性横截面图。
图2是根据本技术的实施例的半导体装置组合件的简化示意性横截面图。
图3是根据本技术的实施例的导热材料层的简化示意性俯视图。
图4是根据本技术的实施例的半导体装置组合件的简化示意性横截面图。
图5是根据本技术的实施例的半导体装置组合件的简化示意性横截面图。
图6是展示包含根据本技术的实施例配置的半导体装置组合件的系统的示意图。
图7是说明根据本技术的实施例的制作半导体装置组合件的方法的流程图。
具体实施方式
下文描述半导体装置的若干实施例以及相关系统及方法的特定细节。相关领域的一般技术人员将认识到，可在晶片级或裸片级执行本文中所描述的方法的合适阶段。因此，取决于其使用上下文，术语“衬底”可指晶片级衬底或经单切裸片级衬底。此外，除非上下文另有指示，否则可使用常规半导体制造技术来形成本文中所公开的结构。可(例如)使用化学气相沉积、物理气相沉积、原子层沉积、电镀、化学镀、旋转涂布及/或其它合适技术来沉积材料。类似地，可(例如)使用等离子体蚀刻、湿式蚀刻、化学机械平坦化或其它合适技术来移除材料。
图1是示范性半导体装置组合件100的简化示意性横截面图。组合件100包含封装衬底101，其上方以垂直堆叠安置有多个半导体裸片。在图1中所说明的特定布置中，所述堆叠包含第一类型的第一半导体裸片102(例如，逻辑裸片)及第二类型的四个第二半导体裸片103a到103d(例如，存储器裸片)。第一半导体裸片102可通过多个焊球104及底部填充材料105电连接到封装衬底101。四个第二半导体裸片103a到103d中的每一者可通过裸片附接膜106(例如，包括各种各样的非导电聚合物及/或b阶环氧树脂中的任一者的晶片级非导电膜(NCF))，并通过多个互连件107及穿硅通路(TSV)108电连接。裸片的堆叠及封装衬底可由囊封材料109(例如，模具树脂或类似者)至少部分囊封。当集成到较大系统中时，组合件100可由多个封装互连件110(例如，焊球)连接到另一装置(例如，系统级板)。
在图1的组合件100中，第一半导体裸片102在操作期间可产生比第二半导体裸片103a到103d显著更多的热量，此归因于由逻辑裸片实现的功率密集型功能。尽管第二半导体裸片102能够在由此所产生热量导致的高温下正确地操作，但由第一半导体裸片102产生的大部分热量从中流动通过的第二半导体裸片103a到103d可能不能在同样高的温度下正确地操作。因此，为避免不可靠操作，可能需要更缓慢地操作第一半导体裸片102以保持第二半导体裸片103a到103d在指定温度范围内操作。
为解决此限制，在下面描述的实施例中，半导体装置组合件可包含安置在垂直堆叠中的邻近半导体裸片之间的导热材料的一或多个层。导热材料可经配置以将由半导体裸片中的一或多者产生的热量朝向组合件的外边缘横向地向外传导。通过将热量从邻近裸片之间朝向组合件的外边缘横向地向外传导，一个裸片中产生的较少热量需要通过一或多个邻近裸片传导(例如，垂直地通过堆叠)，从而改进组合件的热性能及可靠性。
图2是根据本技术的实施例的半导体装置组合件的简化示意性横截面图。组合件200包含封装衬底201，其上方以垂直堆叠安置有多个半导体裸片。在图2中所说明的特定布置中，所述堆叠包含第一类型的第一半导体裸片202(例如，逻辑裸片)及第二类型的四个第二半导体裸片203a到203d(例如，存储器裸片)。第一半导体裸片202可通过例如多个焊球204及底部填充材料205电连接到封装衬底201。四个第二半导体裸片203a到203d中的每一者可通过例如裸片附接膜206连接到堆叠中的下裸片，并且通过多个互连件207及TSV 208电连接。裸片及封装衬底的堆叠可由囊封材料209(例如，模具树脂或类似者)至少部分囊封。当集成到较大系统中时，组合件200可由多个封装互连件210(例如，焊球)连接到另一装置(例如，系统级板)。
为改进组合件200的热性能，导热材料层211安置在第一半导体裸片202与第二半导体裸片203a中的最下一者之间。层211的导热材料在x-y平面(例如，垂直于裸片的垂直堆叠方向)中具有高导热率k(例如，大于100W/(m°K)，大于500W/(m°K)，大于1,000W/(m°K)或大于1,500W/(m°K))，以促进热量(例如，由半导体裸片中的一或多者产生的热量)朝向裸片的堆叠的边缘及朝向组合件200的外(例如，垂直)表面横向地向外(例如，如图2中描绘那样水平地)传导。所述导热材料层211可包括具有所需导热率的数种材料中的一或多者，其包含碳的各种同素异形体，例如金刚石(k>2000W/(m°K))、石墨(k＝150-400W/(m°K))、石墨烯(其单层在x-y方向上拥有1500到2500W/(m°K)的高k，且在z方向上拥有7到10W/(m°K)的低k)、有序或无序碳纳米管(k＝200-3500W/(m°K))或类似者。在此方面，所述导热材料层211在x及y维度上的导热率可显著大于在z维度上的导热率(例如，大50％以上、大100％以上或甚至大多个数量级)。替代地，所述导热材料层211可包括铜(k＝400W/(m°K))、铝(k＝237W/(m°K))或类似者中的一或多者。
根据本公开的一个方面，所述导热材料层211可具有在约0.1μm与5μm之间的厚度。因此，所述导热材料层211对邻近裸片之间的接合线厚度及半导体装置组合件200的总封装高度的贡献可为最小的。在其它实施例中，所述导热材料层的厚度可大于或小于此范围，这取决于所需的总封装高度、所使用的导热材料的性质以及所述层经配置以朝向组合件200的外边缘横向地传导的热量的量。举例来说，在石墨烯用作导热材料的一些实施例中，所述导热材料层211可具有小于0.1μm的厚度，并且仍然在x-y方向上(例如，从邻近裸片之间径向向外)传导大量热能。在其中材料具有较低导热率k的其它实施例中，所述导热材料层211的厚度可大于5μm(例如，在约5μm与10μm之间，或在约10μm与20μm之间)。根据本公开的一个方面，导热材料层的厚度可对应于其平面中导热率(例如，较厚层可能够比较薄层在x-y平面中具有更大的热传导)。
根据本公开的一个方面，使用在x-y平面中具有高k且在z平面中具有低k(例如，其中kx-y>>kz)的导热材料可提供防止热量在裸片堆叠中的垂直移动方面的显著热优势。在此方面，此材料的横向而不是垂直的优先热传导可将例如更温度敏感的裸片(例如存储器裸片203a)与在操作中产生更大量的热量的裸片(例如逻辑裸片202)隔离，同时仍然提取由更热的运行裸片产生的热量。
在一个实施例中，当裸片仍呈晶片形式时(例如，在后端处理中)，可在堆叠中的裸片203a到203d中的每一者的背侧上提供所述导热材料层211。在此方面，对于包含如图2中所展示的那些TSV的TSV的裸片，在使晶片减薄以从背侧(例如，裸片203a到203d的下表面)露出TSV的背侧工艺之后，可在每一裸片的背侧上提供所述导热材料层211。所述导热材料层211可通过所属领域的技术人员容易知道的数种沉积工艺中的任一者来提供，其包含溅射、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等。因为背侧处理通常在裸片的作用层的前侧制造(例如，在其中形成半导体装置结构)之后完成，所以在一些实施例中，可将沉积工艺约束到足够低的温度以避免对裸片中的半导体装置结构造成热诱导损伤(例如，在低于约300℃或低于约250℃或甚至低于约200℃的温度)。
因为许多导热材料也是导电的，所以所述导热材料层211可与互连件207及TSV208隔离。提供此隔离的一种方法在图3中说明，图3提供根据本技术的实施例的导热材料层的简化示意性俯视图。如参考图3可见，所述导热材料层300包含多个开口301，其形状、位置及大小对应于将在其间安置所述导热材料层300的裸片的互连件(例如，图2的互连件207)。开口301可由数个已知半导体图案化及处理步骤(例如光致抗蚀剂遮蔽及蚀刻)中的任一者形成。举例来说，在其中所述导热材料层300沉积在待堆叠在组合件中的裸片背侧上同时裸片仍呈晶片形式的实施例中，所述沉积可包含在沉积所述导热材料层300之前提供环绕裸片的互连件及/或所露出TSV中的每一者的隔离结构(例如，固化的光致抗蚀剂)的掩模图案化步骤，以及在沉积之后移除隔离结构及叠盖所述隔离结构的导热材料的部分的步骤。在其它实施例中，隔离结构可包括导热材料在其上不生长或不能生长的材料，使得隔离结构可留在环绕互连件(例如，互连件的至少外部横向表面)的裸片上。
在另一实施例中，可在预制造膜中提供导热材料层(例如，在铜箔、硅或二氧化硅的薄衬底上，在一些其它衬底上或根本不具有任何衬底)并以晶片形式或在单切后但在堆叠之前施加到裸片的下侧。在其中膜(及任选地在其上形成的衬底)导电的实施例中，在施加到晶片或单切裸片的背侧之后(例如，通过遮蔽待保留的膜的那些区域，暴露待移除的那些，蚀刻掉暴露部分及移除掩模)，或在施加(例如，通过用机械切割步骤、激光切割步骤或类似者在未经图案化膜中提供开口；或经由在膜生长衬底上使用前述遮蔽及图案化步骤形成经图案化膜)之前，可类似于图3中所说明的所述导热材料层300将膜图案化。
尽管在前述实例实施例中，导热材料层已被说明及描述为具有开口以提供与互连件及/或TSV的隔离，但在其中使用不导电的导热材料的其它实施例中，可省略前述图案化步骤，并且可提供与互连件中的每一者的直接接触的导热材料层，而不用冒互连件之间短接或具有不经意的电荷移动的风险。
尽管在前述实例实施例中已经说明及描述其中已在两个邻近裸片之间提供单个导热材料层的半导体装置组合件，但在其它实施例中，半导体装置组合件可包含额外导热材料层。举例来说，图4是根据本技术的实施例的半导体装置组合件的简化示意性横截面图。如参考图4可见，半导体装置组合件400包含封装衬底401，其上方以垂直堆叠安置有多个半导体裸片。在图4中所说明的特定布置中，所述堆叠包含第一类型的第一半导体裸片402(例如，逻辑裸片)及第二类型的四个第二半导体裸片403a到403d(例如，存储器裸片)。第一半导体裸片402可通过例如多个焊球404及底部填充材料405电连接到封装衬底401。四个第二半导体裸片403a到403d中的每一者可通过例如裸片附接膜406连接到堆叠中的下裸片，并且通过多个互连件407及TSV 408电连接。裸片的堆叠及封装衬底可由囊封材料409(例如，模具树脂或类似者)至少部分囊封。当集成到较大系统中时，组合件400可由多个封装互连件410(例如，焊球)连接到另一装置(例如，系统级板)。
为改进组合件400的热性能，在堆叠中的每一对邻近裸片之间安置导热材料层411(例如，在第一半导体裸片402与第二半导体裸片403a中的最下一者之间，在第二半导体裸片403a及403b之间，在第二半导体裸片403b及403c之间，以及在第二半导体裸片403c及403d之间)。如上文参考图2陈述，层411的导热材料可具有高导热率k以促进热量朝向裸片的堆叠的边缘及朝向组合件400的外(例如，垂直)表面横向地向外传导。在图4的布置中，额外导热材料层411可大大增加从邻近裸片之间横向向外传导的热量，而不显著增加邻近裸片之间的接合线的厚度及/或组合件400的总高度。
尽管在前述实例实施例中已经说明及描述其中不同平面区域的裸片被提供在堆叠中使得导热材料层悬于堆叠中的较小下裸片之上的半导体装置组合件，但在其它实施例中，半导体装置组合件可包含具有相同平面区域的裸片，或在较小裸片之下具有较大裸片。举例来说，图5是根据本技术的实施例的半导体装置组合件的简化示意性横截面图。如参考图5可见，半导体装置组合件500包含封装衬底501，在封装衬底501上方以垂直堆叠安置有多个半导体裸片。在图5中所说明的特定布置中，所述堆叠包含第一类型的第一半导体裸片502(例如，逻辑裸片)及第二类型的四个第二半导体裸片503a到503d(例如，存储器裸片)。与图2及4的实例不同，第一半导体裸片502具有大体上类似(例如，在1％或5％或10％的尺寸公差内)于第二半导体裸片503a到503d的平面区域的平面区域。第一半导体裸片502可通过例如多个焊球504及底部填充材料505电连接到封装衬底501。四个第二半导体裸片503a到503d中的每一者可通过例如裸片附接膜506连接到堆叠中的下裸片，并且通过多个互连件507及TSV 508电连接。裸片的堆叠及封装衬底可由囊封材料509(例如，模具树脂或类似者)至少部分囊封。当集成到较大系统中时，组合件500可由多个封装互连件510(例如，焊球)连接到另一装置(例如，系统级板)。
为改进组合件500的热性能，在堆叠中的每一对邻近裸片之间安置导热材料层511(例如，在第一半导体裸片502与第二半导体裸片503a中的最下一者之间，在第二半导体裸片503a及503b之间，在第二半导体裸片503b及503c之间，以及在第二半导体裸片503c及503d之间)。此外，在第一半导体裸片502与衬底501之间，在第一半导体裸片502的下表面上还提供导热材料层512。如上文参考图2陈述，层511及512的导热材料可具有高导热率k以促进热量朝向裸片的堆叠的边缘及朝向组合件500的外(例如，垂直)表面横向地向外传导。在图5的布置中，提供在第一半导体裸片502的下表面上的额外导热材料层512可进一步增加从裸片堆叠横向向外传导的热量，而不显著增加邻近裸片之间的接合线的厚度及/或组合件500的总高度。尽管图5中所说明的组合件500除在第一半导体裸片的下表面上的导热材料层512之外，还包含每一对邻近裸片之间的导热材料层511，但在其它实施例中，导热材料层511可省略，使得在组合件内仅提供导热材料层512。
尽管前述实例实施例已被说明及描述为具有将所述导热材料层的边缘与半导体装置组合件的外表面(所述组合件的所述外表面与囊封剂的外表面同延)分离的囊封材料，但在其它实施例中，可提供其它布置。举例来说，可减少或甚至省略囊封剂的量(例如，使得较短距离将裸片及所述导热材料层的外边缘与组合件的最外表面分离)。在其它实施例中，组合件在所述组合件的顶部上方及/或围绕所述组合件的侧可具备导热盖。尽管已将裸片的堆叠说明及描述为包含连接邻近裸片的TSV及互连件，但在其它实施例中，用于堆叠裸片的替代布置可类似地受益于邻近裸片之间的导热材料层(例如，其中可提供不具有任何开口的导热材料层的、在邻近裸片之间不具有TSV或互连件的裸片的线接合堆叠、面对面裸片堆叠等)。
根据本公开的一个方面，尽管前述实例实施例已被说明及描述为具有提供在裸片的背侧上的导热材料层(例如，在背侧晶片处理或后单切期间)，但在本公开的其它实施例中，可在裸片的前侧提供导热材料层(例如，在完成其它前侧处理步骤之后，或在单切与堆叠之间)。在一个方面中，可任选地结合数个已知半导体图案化及处理步骤(例如，光致抗蚀剂遮蔽、蚀刻等)中的任一者，使用沉积在裸片前侧上提供导热材料层，类似于上文更详细论述的背侧制造步骤。
尽管前述实例实施例已被说明及描述为在裸片上具有单个导热材料层，但在其它实施例中，裸片可具备多个导热材料层以增加组合件中产生的热量的横向向外传导。举例来说，在一个实施例中，裸片可在其前侧上具备第一导热材料层，且在其背侧上具备另一导热材料层。所述层可各自包括相同材料，或可包含不同材料(例如，取决于总封装高度、接合线厚度、处理温度限制等的各种设计约束)。在另一实施例中，裸片可包含在单个侧上(例如，在前侧、背侧或前侧及背侧两者上)的多个导热材料堆叠层。导热层的堆叠可包含相同材料的多个层，或可为包含不同导热材料的多个层的异质堆叠。
根据本公开的一个方面，尽管已参考包含多个半导体裸片及衬底的半导体装置组合件来说明及描述前述实例实施例，但在其它实施例中，半导体装置组合件可包含不同布置。举例来说，单个装置封装(SDP)可包含安置在衬底上方的单个裸片，其中单个导热材料层安置在裸片与衬底之间，或安置在裸片与衬底相对的一侧上。在另一实施例中，无衬底封装可包含堆叠中的多个裸片，在邻近裸片之间具有一或多导热材料层。在另一实施例中，具有单个裸片的无衬底封装(例如，芯片尺度封装)可包含具有安置在其上的一或多个导热材料层的单个裸片。在又一实施例中，离散半导体裸片(例如，未在封装中提供)可具备安置在其上的一或多导热材料层。
上文参考图2到5描述的半导体装置及半导体装置组合件中的任一者可并入无数更大及/或更复杂的系统中的任一者中，其代表性实例是图6中示意性展示的系统600。系统600可包含半导体装置组合件(例如，或离散半导体装置)602、电源604、驱动器606、处理器608及/或其它子系统或组件610。半导体装置组合件602可包含大体上类似于上文参考图2到5描述的半导体装置的特征件的特征件。所得系统600可执行各种各样的功能中的任一者，例如存储器存储、数据处理及/或其它合适的功能。因此，代表性系统600可包含(但不限于)手持装置(例如，移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机、交通工具、器械及其它产品。系统600的组件可被容纳在单个单元中或分布在多个互连单元上方(例如，通过通信网络)。系统600的组件还可包含远程装置及各种各样的计算机可读媒体中的任一者。
图7是说明制作半导体装置组合件的方法的流程图。所述方法包含提供封装衬底(框710)，将第一半导体装置安置在封装衬底上方(框720)，及沿垂直方向将第二半导体装置安置在第一半导体装置上方(框730)。所述方法进一步包含用囊封材料至少部分囊封封装衬底、第一半导体装置及第二半导体装置(框740)。所述方法进一步包含在第一半导体装置与第二半导体装置之间安置导热材料层(框750)。所述导热材料层可经配置以将由第一半导体装置产生的热量朝向平行于垂直方向的囊封材料的一或多个外表面横向地向外传导。
根据一个方面，安置所述导热材料层可包括通过溅射、物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)将所述导热材料层沉积在第二半导体装置的背侧上方。根据另一方面，安置所述导热材料层可包括将包括所述导热材料层的膜粘附在所述第二半导体装置的背侧上方。根据又一方面，布置所述导热材料层包括在所述导热材料层中提供开口以将安置在第一半导体装置与第二半导体装置之间的互连件与所述导热材料层电隔离。
本文中所论述的装置(包含存储器装置)可形成于半导体衬底或裸片(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况下，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于：磷、硼或砷)的掺杂来控制衬底或衬底子区域的导电性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。其它实例及实施方案是在本公开及所附权利要求书的范围内。实施功能的特征还可在物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。
如本文中使用，包含权利要求书中，如在项目列表(例如，前面标有例如“中的至少一者”或“中的一或多者”的短语的项目列表)中使用的“或”指示包含列表使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，短语“基于”不应理解为对一组封闭条件的引用。举例来说，描述为“基于条件A”的实例步骤可基于条件A及条件B两者而不脱离本公开的范围。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”的相同方式理解。
如本文中所使用，术语“垂直”、“横向”、“上”、“下”、“之上”及“之下”可指代鉴于图中所展示的定向的半导体装置中的特征件的相对方向或位置。举例来说，“上”或“最上”可指代定位成比另一特征件更接近于页面的顶部的特征件。然而，这些术语应被广义解释为包含具有其它定向(例如其中顶部/底部、上方/下方、之上/之下及左/右可取决于定向而互换的相反或倾斜定向)的半导体装置。
应注意，上文所描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的实施例。
可从上文了解，本文已出于说明目的而描述本发明的特定实施例，但可在不背离本发明的范围的情况下作出各种修改。而是，在前述描述中，讨论众多特定细节以提供本技术的实施例的透彻及可行描述。然而，相关领域的技术人员将认识到，可在无一或多个特定细节的情况下实践本公开。在其它例子中，未展示或未详细描述通常与存储器系统及装置相关联的众所周知的结构或操作以免使本技术的其它方面不清楚。一般来说，应了解，除本文中所公开的特定实施例之外，各种其它装置、系统及方法也可在本技术的范围内。

Claims (20)

1.一种半导体装置组合件，其包括：
封装衬底，
第一半导体装置，其安置在所述封装衬底上方，所述第一半导体装置经配置以在操作期间产生热量；
第二半导体装置，其沿垂直方向安置在所述第一半导体装置上方；
囊封材料，其至少部分囊封所述封装衬底、所述第一半导体装置及所述第二半导体装置，所述囊封材料具有平行于所述垂直方向的一或多个外表面；及
导热材料层，其安置在所述第一半导体装置与所述第二半导体装置之间，所述导热材料层经配置以将由所述第一半导体装置产生的所述热量朝向所述一或多个外表面横向地向外热传导。
2.根据权利要求1所述的半导体装置组合件，其中所述导热材料层与所述第二半导体装置的背侧直接接触。
3.根据权利要求1所述的半导体装置组合件，其中所述导热材料层与所述第一半导体装置的前侧直接接触。
4.根据权利要求1所述的半导体装置组合件，其中所述导热材料层与安置在所述第一半导体装置与所述第二半导体装置之间并电连接所述第一半导体装置及所述第二半导体装置的导电互连件隔离。
5.根据权利要求1所述的半导体装置组合件，其中所述导热材料层包括一或多个碳同素异形体。
6.根据权利要求1所述的半导体装置组合件，其中所述导热材料层包括石墨烯、石墨、碳纳米管或其组合。
7.根据权利要求1所述的半导体装置组合件，其中所述导热材料层具有大于500W/(m°K)的导热率k。
8.根据权利要求1所述的半导体装置组合件，其中所述导热材料层具有在0.1μm与5μm之间的厚度。
9.根据权利要求1所述的半导体装置组合件，其中所述导热材料层具有大体上类似于所述第一半导体装置、所述第二半导体装置或两者的平面区域。
10.一种制作半导体装置组合件的方法，其包括：
提供封装衬底；
将第一半导体装置安置在所述封装衬底上方，所述第一半导体装置经配置以在操作期间产生热量；
将第二半导体装置沿垂直方向安置在所述第一半导体装置上方；
用囊封材料至少部分囊封所述封装衬底、所述第一半导体装置及所述第二半导体装置，所述囊封材料具有平行于所述垂直方向的一或多个外表面；及
将导热材料层安置在所述第一半导体装置与所述第二半导体装置之间，所述导热材料层经配置以将由所述第一半导体装置产生的所述热量朝向所述一或多个外表面横向地向外传导。
11.根据权利要求10所述的方法，其中安置所述导热材料层包括通过溅射、物理气相沉积PVD、化学气相沉积CVD或原子层沉积ALD将所述导热材料层沉积在所述第二半导体装置的背侧上方。
12.根据权利要求10所述的方法，其中安置所述导热材料层包括将包括所述导热材料层的膜粘附在所述第二半导体装置的背侧上方。
13.根据权利要求10所述的方法，其中所述导热材料层包括石墨烯、石墨、碳纳米管或其组合。
14.根据权利要求10所述的方法，其中所述导热材料层具有大于500W/(m°K)的导热率k。
15.根据权利要求10所述的方法，其中所述导热材料层具有在0.1μm与5μm之间的厚度。
16.根据权利要求10所述的方法，其中安置所述导热材料层包括在所述导热材料层中提供开口以将安置在所述第一半导体装置与所述第二半导体装置之间的互连件与所述导热材料层电隔离。
17.一种半导体装置组合件，其包括：
封装衬底；
至少一个半导体装置，其安置在所述封装衬底上方，所述至少一个半导体装置具有前侧及背侧，所述至少一个半导体装置经配置以在操作期间产生热量；及
导热材料层，其紧邻所述前侧或所述背侧中的一者安置，所述导热材料层经配置以将由所述至少一个半导体装置产生的所述热量朝向所述半导体装置组合件的一或多个外垂直表面横向地向外热传导。
18.根据权利要求17所述的半导体装置组合件，其中所述导热材料层安置在所述至少一个半导体装置与所述封装衬底之间。
19.根据权利要求17所述的半导体装置组合件，其中所述至少一个半导体装置包含两个半导体装置，且其中所述导热材料层安置在所述两个半导体装置之间。
20.根据权利要求17所述的半导体装置组合件，其中所述导热材料层包括石墨烯、石墨、碳纳米管或其组合。
CN202110697475.0A 2020-06-24 2021-06-23 具有改进热性能的半导体装置组合件及系统及其制作方法 Pending CN113838814A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063043685P 2020-06-24 2020-06-24
US63/043,685 2020-06-24
US16/939,449 2020-07-27
US16/939,449 US11211364B1 (en) 2020-06-24 2020-07-27 Semiconductor device assemblies and systems with improved thermal performance and methods for making the same

Publications (1)

Publication Number Publication Date
CN113838814A true CN113838814A (zh) 2021-12-24

Family

ID=78962676

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110697475.0A Pending CN113838814A (zh) 2020-06-24 2021-06-23 具有改进热性能的半导体装置组合件及系统及其制作方法

Country Status (2)

Country Link
US (2) US11211364B1 (zh)
CN (1) CN113838814A (zh)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008536A (en) * 1997-06-23 1999-12-28 Lsi Logic Corporation Grid array device package including advanced heat transfer mechanisms
TW410446B (en) * 1999-01-21 2000-11-01 Siliconware Precision Industries Co Ltd BGA semiconductor package
US6229702B1 (en) * 1999-06-02 2001-05-08 Advanced Semiconductor Engineering, Inc. Ball grid array semiconductor package having improved heat dissipation efficiency, overall electrical performance and enhanced bonding capability
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6573595B1 (en) * 2002-04-24 2003-06-03 Scientek Corp. Ball grid array semiconductor package with resin coated metal core
IL223414A (en) * 2012-12-04 2017-07-31 Elta Systems Ltd Integrated electronic device and method for creating it
US11837519B2 (en) * 2020-02-06 2023-12-05 Intel Corporation Heatsink cutout and insulating through silicon vias to cut thermal cross-talk
US11404343B2 (en) * 2020-02-12 2022-08-02 Qualcomm Incorporated Package comprising a substrate configured as a heat spreader
US20210272872A1 (en) * 2020-03-02 2021-09-02 Micron Technology, Inc. Thermal management materials for semiconductor devices, and associated systems and methods
KR20210135128A (ko) * 2020-05-04 2021-11-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11694939B2 (en) * 2020-05-22 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, integrated optical communication system
US20230025094A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
KR20230064405A (ko) * 2021-11-03 2023-05-10 삼성전자주식회사 반도체 패키지
US11955406B2 (en) * 2021-11-19 2024-04-09 Google Llc Temperature control element utilized in device die packages

Also Published As

Publication number Publication date
US20220122942A1 (en) 2022-04-21
US12015011B2 (en) 2024-06-18
US20210407964A1 (en) 2021-12-30
US11211364B1 (en) 2021-12-28

Similar Documents

Publication Publication Date Title
US10636678B2 (en) Semiconductor die assemblies with heat sink and associated systems and methods
US11664349B2 (en) Stacked chip package and methods of manufacture thereof
KR102033865B1 (ko) 독립적인 3d 적층
US20120049347A1 (en) Semiconductor structure having conductive vias and method for manufacturing the same
US20120168935A1 (en) Integrated circuit device and method for preparing the same
TW201133769A (en) Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US20210035917A1 (en) Semiconductor packages and associated methods with antennas and emi isolation shields
US20240266191A1 (en) Encapsulation warpage reduction for semiconductor die assemblies and associated methods and systems
KR20220102546A (ko) 패키지 구조물
US20230139914A1 (en) Semiconductor device assemblies including monolithic silicon structures for thermal dissipation and methods of making the same
US20230139175A1 (en) Semiconductor device assemblies including monolithic silicon structures for thermal dissipation and methods of making the same
US20220293569A1 (en) Three-dimensional stacking semiconductor assemblies with near zero bond line thickness
US20220208713A1 (en) Semiconductor device assemblies and systems with one or more dies at least partially embedded in a redistribution layer (rdl) and methods for making the same
US12015011B2 (en) Semiconductor device assemblies and systems with improved thermal performance and methods for making the same
KR20230024833A (ko) 반도체 다이 어셈블리용 접합 패드 및 관련 방법 및 시스템
US11557526B2 (en) Substrates for semiconductor device assemblies and systems with improved thermal performance and methods for making the same
US20220051962A1 (en) Semiconductor device assemblies and systems with internal thermal barriers and methods for making the same
US11942430B2 (en) Stacked die modules for semiconductor device assemblies and methods of manufacturing stacked die modules
US20230136202A1 (en) Semiconductor device assemblies including monolithic silicon structures for thermal dissipation and methods of making the same
US20240055366A1 (en) Spacer for chips on wafer semiconductor device assemblies
CN221613875U (zh) 一种半导体封装结构
US20230068435A1 (en) Semiconductor die assemblies with sidewall protection and associated methods and systems

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination