CN113826215A - 垂直固态器件 - Google Patents

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Abstract

一种光电器件包括：焊盘衬底，所述焊盘衬底包括连接到驱动电路的焊盘阵列；和沉积在衬底上的器件层结构，其中所述器件层结构包括多个有源层和导电层；以及形成在第一导电层或其部分上的柱层，其中所述柱层被图案化成柱阵列以创建像素化微型器件，并且其中所述柱阵列被结合到所述焊盘阵列。未结合到所述焊盘阵列的所述冗余柱可以被提供固定电压或者用作传感器。

Description

垂直固态器件
背景技术和技术领域
本发明涉及垂直固态器件、垂直固态器件的横向导电操纵及其制造方法。本发明还涉及由器件衬底或系统衬底上的触点阵列限定的微型器件的集成阵列的制作。
将微型光电器件集成到系统衬底中可以产生高性能和高功能性系统。然而，为了降低创建更高像素密度器件的成本，应该减小光电器件的尺寸。光电器件的示例是传感器和发光器件，诸如发光二极管(LED)。然而，随着光电器件的尺寸减小，器件性能可能开始受影响。性能降低的一些原因包括由于缺陷而导致的更高的泄漏电流、界面处的电荷拥挤、不平衡电荷和不需要的复合，诸如俄歇(auger)和非辐射复合。
LED和LED阵列可归类为垂直固态器件。微型器件可以是传感器、LED或在衬底上生长、沉积或单片制作的任何其他固体器件。衬底可以是器件层的同质衬底或器件层或固态器件被转移到其上的受体衬底。
可以使用各种转移和结合方法来将器件层转移和结合到系统衬底。在一个示例中，可以使用热和压力来将器件层结合到系统衬底。在垂直固态器件中，在垂直方向上流动的电流主要限定器件的功能性。
将LED图案化成微型尺寸器件以为显示应用创建LED阵列带来若干问题，包括材料利用、有限的PPI和缺陷产生。
本发明的目的是为了通过提供改进的垂直固态器件来克服现有技术的缺点。
此背景技术信息是为了使申请人相信的已知信息变得可能与本发明相关而提供的。既不必承认也不应该解释任何前述信息构成与本发明相悖的现有技术。
发明内容
根据一个实施方式，一种光电器件包括：焊盘衬底，所述焊盘衬底包括连接到驱动电路的焊盘阵列；沉积在衬底上的器件层结构，其中所述器件层结构包括多个有源层和导电层；以及形成在第一导电层或其部分上的柱层，其中所述柱层被图案化成柱阵列以创建像素化微型器件，并且其中所述柱阵列被结合到所述焊盘阵列。
根据一个实施方式，一种制作光电子器件的方法包括：在衬底上形成包括多个有源层和导电层的器件层结构；在第一导电层的至少一部分上形成柱层，其中所述柱层被图案化成柱阵列以创建像素化微型器件；以及将包括连接到驱动电路的焊盘阵列的焊盘衬底结合到所述柱阵列的顶面。
鉴于参考附图对各种实施方式和/或方面做出的详细描述，本公开的前述及附加方面和实施方式对于本领域的普通技术人员而言将是显而易见的，接下来提供对附图的简要描述。
附图说明
在阅读以下详细描述时并且在参考附图时，本公开的前述和其他优点将变得显而易见。
图1A图示了具有至少两个端子的光电器件。
图1B图示了在器件的至少一侧具有MIS结构的光电器件。
图1B-1示出了在器件的至少一侧具有MIS结构的光电器件的示例。
图1C图示了图1B中在所有侧具有MIS结构的光电器件的顶视图。
图2A图示了用于在转移工艺之前在光电器件上形成MIS结构的工艺的示例性实施方式。
图2B图示了用于在转移工艺之前和之后在光电器件上形成MIS结构的工艺的示例性实施方式。
图2C图示了用于在转移工艺之后在光电器件上形成MIS结构的工艺的示例性实施方式。
图3图示了在系统衬底上具有负斜率的转移后的微型器件。
图4图示了用于台面结构形成的晶片蚀刻工艺的工艺流程图。
图5A图示了在系统衬底上具有正斜率的转移后的微型器件。
图5B图示了不同的MIS结构在转移后的微型器件上的形成。
图5C说明了钝化层或平面化层的形成，以及钝化层或平面化层的图案化以创建用于电极连接的开口。
图5D说明了电极在微型器件上的沉积。
图6A图示了在转移工艺之前在微型器件上形成不同的MIS结构的实施方式。
图6B图示了MIS结构被转移到系统衬底上的微型器件以及用于将器件和MIS结构耦合到电极或电路层的不同手段。
图6C图示了MIS结构被转移到系统衬底上的微型器件以及用于将器件和MIS结构耦合到电极或电路层的不同手段。
图7A图示了在转移工艺之前在微型器件上形成不同的MIS结构的另一实施方式。
图7B图示了MIS结构被转移到系统衬底上的微型器件以及用于将器件和MIS结构耦合到电极或电路层的不同手段。
图8A图示了示出横向电流分量和部分蚀刻的顶层的垂直固态微型器件的简图。
图8B图示了包括具有部分蚀刻的顶层和顶层调制的器件层的微型器件阵列的侧视图。
图8C图示了包括具有顶部导电调制层的器件层的微型器件阵列的侧视图。
图8D图示了包括具有纳米线结构的器件层的微型器件阵列的侧视图。
图8E图示了围绕触点层的MIS结构的横截面。
图8F图示了包括被介质或结合层分离的触点的微型器件阵列的侧视图。
图8G图示了包括被介质或结合层分离的触点的微型器件阵列的侧视图。
图9A图示了常规的氮化镓(GaN)LED器件的侧视图。
图9B图示了LED显示器的制作工艺以及器件衬底与由顶部触点限定并将衬底结合到系统衬底的微型器件的集成工艺。
图9C图示了包括由顶部触点限定的微型器件阵列的LED晶片结构。
图9D图示了包括由顶部触点限定的微型器件阵列和部分蚀刻的顶部导电层的LED晶片结构。
图9E图示了包括由顶部触点限定的微型器件阵列和激光蚀刻的顶部导电层的LED晶片结构。
图9F图示了包括结合到背板结构的微型器件阵列的LED晶片。
图9G图示了包括用公共顶部电极结合到背板结构的微型器件阵列的LED晶片。
图10A图示了包括用公共透明顶部电极结合到背板结构的微型器件阵列的LED晶片。
图10B图示了结合到系统衬底的集成LED晶片并且包括由顶部触点限定的微型器件阵列。
图10C图示了具有缓冲层和金属接触通孔的LED晶片。
图10D图示了包括具有图案化顶部导电层的微型器件阵列的LED晶片。
图10E图示了由顶部触点限定的微型器件结合到系统衬底的集成器件衬底。
图10F图示了由顶部触点限定的微型器件结合到系统衬底的集成器件衬底和形成在相邻微型器件之间的光学元件。
图10G图示了包括具有图案化顶部导电层和光布置方案的微型器件阵列的转移后的LED晶片。
图10H图示了包括具有图案化顶部导电层和光布置方案的微型器件阵列的转移后的LED晶片。
图10I图示了包括具有图案化顶部导电层和光布置方案的微型器件阵列的转移后的LED晶片。
图10J图示了包括具有图案化顶部导电层和光布置方案的微型器件阵列的转移后的LED晶片。
图10K图示了包括具有图案化顶部导电层和光布置方案的微型器件阵列的转移后的LED晶片。
图10L图示了利用隔离方法的堆叠器件。
图11A和图11B图示了器件衬底和系统衬底的集成工艺。
图12A至图12D图示了器件衬底和系统衬底的集成工艺。
图13A和图13B图示了器件衬底和系统衬底的集成工艺。
图14A至图14C图示了器件衬底和系统衬底的集成工艺。
图15A至图15C图示了器件衬底和系统衬底的集成工艺。
图16A图示了在晶片表面上具有介质层沉积的器件。
图16B图示了介质层被蚀刻以在该层上创建开口以进行后续晶片蚀刻的器件。
图16C图示了晶片衬底蚀刻步骤之后的台面结构。
图17图示了用于形成MIS结构的工艺流程图。
图18A图示了沉积在台面结构上以形成MIS结构的介质和金属层。
图18B图示了具有使用光刻法步骤形成的图案的晶片。
图18C图示了具有使用氟化学干蚀刻的介质层的晶片。
图18D图示了具有第二介质层的晶片。
图18E图示了具有欧姆触点的晶片。
图19图示了用于偏置半导体器件的壁的浮动栅的示意图。
图20图示了包括用于偏置半导体器件的壁的浮动栅的半导体器件。
图21图示了开发浮动栅的示例性流程图。
图22图示了半导体器件和对浮动栅充电的方法。
图23图示了用于偏置半导体器件的壁的浮动栅的另一示例性结构。
图24图示了用于偏置半导体器件的壁的另一示例性实施方式。
图25A图示了MIS结构的另一实施方式的侧视图。
图25B示出了具有不同焊盘配置的垂直器件的另一实施方式。
图25C图示了具有MIS结构的垂直器件的另一示例性实施方式。
图25D图示了具有不同焊盘配置的垂直器件的另一实施方式。
图25E图示了MIS结构的另一实施方式的侧视图。
图25F示出了具有在两侧带有焊盘的MIS结构的垂直器件的另一实施方式。
图26A图示了图25A的MIS结构的顶视图。
图26B图示了MIS结构的另一实施方式的顶视图。
图26C图示了MIS结构的另一实施方式的顶视图。
图26D图示了具有MIS结构的垂直器件的顶视图。
图26E图示了具有MIS结构的垂直器件的顶视图。
图27A至图27C图示了LED显示器的制作工艺以及器件衬底与由顶部触点限定并将衬底结合到系统衬底的微型器件的集成工艺。
图28A至图28D图示了LED显示器的制作工艺以及器件衬底与由顶部触点限定并将衬底结合到系统衬底的微型器件的集成工艺。
图29A至图29D图示了LED显示器的制作工艺以及器件衬底与由顶部触点限定并将衬底结合到系统衬底的微型器件的集成工艺。
图30A至图30B图示了LED显示器的制作工艺以及器件衬底与由顶部触点限定并将衬底结合到系统衬底的微型器件的集成工艺。
在不同图中使用相同的附图标记指示类似或相同的元件。
虽然本公开易于进行各种修改和替代形式，但特定实施方式或实施方案已通过示例的方式在附图中示出并且将在本文中详细地描述。然而，应该理解，本公开不旨在限于所公开的特定形式。相反，本公开涵盖落在如由所附权利要求限定的本发明的精神内的所有修改、等同物和替代方案。
具体实施方式
虽然结合各种实施方式和示例描述本教导，但是本教导不旨在限于此类实施方式。相反，如本领域的技术人员将领会的，本教导包含各种替代方案和等同物。
除非另外定义，否则本文使用的所有技术和科学术语具有如由本发明所属领域的普通技术人员通常所理解的相同含义。
如本说明书和权利要求中使用的，除非上下文另外清楚地规定，否则单数形式“一”、“一个”和“该”包括复数引用。
如本文使用的术语“包含”将被理解为意味着以下列表是非详尽的并且可以或可能不包括任何其他附加合适的项目，例如一个或多个适当的其他特征、组件和/或元件。
术语“器件”和“微型器件”及“光电器件”在本文中可互换地使用。本领域的技术人员将清楚，这里描述的实施方式与器件尺寸无关。
术语“供体衬底”和“临时衬底”在本文中可互换地使用。然而，本领域的技术人员清楚，本文描述的实施方式与衬底无关。
术语“系统衬底”和“受体衬底”在本文中可互换地使用。然而，本领域的技术人员清楚，这里描述的实施方式与衬底类型无关。
本公开涉及用于垂直固态器件特别是光电器件的横向导电操纵的方法。更具体地，本公开涉及其中器件性能在受尺寸减小影响的微型或纳米光电器件。另外，描述了通过在不用隔离有源层的情况下修改横向导电来创建垂直器件阵列的方法。另外，公开了使用垂直导电性工程来实现水平方向上的电流输送和对像素区域的控制的LED阵列，所以不需要图案化LED。
本文另外描述了修改LED结构以简化单片LED器件与LED显示器中的背板电路的集成同时保存器件效率和均匀性的方法。本方法和所得的结构增加了在有限的晶片面积内制作的LED器件的数量并且可以产生更低的制作成本，减少制作步骤的数量，并且为LED显示器提供更高的分辨率和亮度。衬底中的LED器件可以结合到电子背板，该电子背板以被动或主动方式驱动器件或像素。尽管以下方法用一种类型的LED器件进行说明，但是它们能够容易地与其他LED和非LED垂直器件如传感器一起使用。如本文描述的衬底中的LED器件可以结合到以无源或有源方式驱动这些器件(即，像素)的电子背板。
本文另外描述了通过操纵器件的内部电场来改进光电器件的性能的方法。特别地，限制垂直固态器件的横向电流可以改进器件的性能。特别地，可以通过修改横向导电来实现从垂直器件的周边分散电流。可以通过氧化来修改导电层的电阻，并且可以通过修改偏置条件来修改导电层的横向电阻。触点也能够被用作掩模来修改导电层的横向电阻。本器件还可以在侧面具有导电层并且在中间具有功能层。
另外提供了通过在背板中限定像素焊盘连接并且将具有垂直导电调制的LED器件附着到背板来像素化显示器件的方法。在一个实施方式中，可以去除电流扩散器，或者可以减小其厚度以调节垂直导电。在另一实施方式中，可以蚀刻微型器件层中的一些以创建垂直导电调制。可以使用结合元件来将器件保持到背板。描述了用于通过在将器件层转移到受体衬底之前在器件层上形成触点焊盘来在器件层上限定微型器件的结构和方法。另外描述了用于在包括转移后的单片微型器件阵列和系统衬底的集成微型器件阵列系统中通过受体衬底上的触点焊盘或凸块来限定微型器件的结构和方法。
另外描述了用于操纵垂直器件的顶部导电层的方法，其中器件的功能性主要由垂直电流限定。在一个实施方式中该方法包括：顶层电阻工程，其中可以通过改变顶层的厚度或比电阻来操纵顶层的横向电阻；完全或部分蚀刻调制，其中可以通过任何蚀刻手段对垂直器件的顶层进行调制；以及材料导电性调制，其中可以通过包括但不限于蚀刻、反掺杂和激光烧蚀的各种方法来对顶层的电阻进行调制。顶部器件层上的触点焊盘可以限定个别微型器件的尺寸。在转移微型器件之后，可以在转移后的单片微型器件阵列上沉积公共电极以改进导电性。公共电极可以通过在单片微型器件阵列上转移或沉积的顶部缓冲或介质层中的通孔形成。另外，可以通过任何去除手段来对转移后的单片微型器件阵列的顶层进行调制。在这种情况下，可以在调制后的顶层的去除区域中形成光学元件。
另外描述了用于在集成结构上形成微型器件阵列的方法，其中根据前述方法制备的器件层被转移到接收衬底，其中在接收衬底之上的触点焊盘可以结合到器件层并且个别微型器件的尺寸可以部分地由受体衬底上的触点焊盘或凸块的尺寸限定。可以在触点焊盘或凸块周围形成间隔物或堤以完全地限定微型器件的尺寸。触点焊盘或凸块周围的间隔物或堤可以是用于促进将器件层结合到受体衬底的粘合剂。可以通过任何去除手段来对集成微型器件阵列的顶层进行调制。在一个实施方式中，可以在调制后的顶层的去除区域中形成光学元件。
在实施方式中，至少一个MIS结构可以被形成有作为半导体层的器件面之一。该结构可以用于操纵器件的内部电场以控制电荷跃迁和累积。可以在将器件移动到系统衬底中之前或者在器件被形成到系统衬底中之后形成MIS结构。MIS结构中的电极可以是透明的以让光通过，或者电极可以是反射的或不透明的以控制光的方向。优选地，器件输出包括可见光以在显示器中创建像素阵列。MIS结构中的电极可以与器件的功能电极之一共享。MIS结构中的电极也可以具有单独的偏置点。微型器件的输入或输出可以是任何形式的电磁波。该器件的非限制性示例是LED和传感器。本文还描述了用于改进微型光电器件的结构和方法。可以通过操纵内部电场来改进器件性能。在一种情况下，使用MIS结构来对内部电场进行调制。
在微型器件系统集成中，器件可以在其同质环境条件下被制作，然后可以被转移到系统衬底。为了在系统衬底中封装更多的微型器件或者降低材料的成本，微型器件的尺寸可能尽可能小。在一个示例中，微型器件可以是25μm或更小，而在另一示例中可以是5μm或更小。随着供体衬底上的原始器件和层被图案化到更小的面积，泄漏和其他效应增加，这降低器件的性能。尽管钝化可以在一定程度上改进性能，但是它不能解决诸如非辐射复合的其他问题。
另一实施方式是光电微型器件，其中它由以下项组成：第一导电层和第二导电层；介于所述第一导电层与第二导电层之间的有源层；在同一表面上到第一导电层和第二导电层的触点；形成在导电层或有源层中的至少一个与栅电极之间的金属-绝缘体-半导体；以及用于使到所述栅电极和导电层之一的触点分离的介质层。
在下面详细地描述依照所提供的本结构和工艺的各种实施方式。
具有金属-绝缘体-半导体(MIS)结构的垂直器件
描述了使用MIS结构来对垂直器件的内部电场进行调制以减少由尺寸减小引起的不需要的效应。在一个实施方式中，结构完全地形成在供体或临时衬底中的器件上，然后被移动到系统衬底。在另一情况下，MIS结构形成于集成在受体或系统衬底上的器件上。在另一情况下，MIS结构在被集成到受体衬底之前部分地形成在器件上，并且在将器件转移到受体衬底之后完成MIS结构。
系统衬底可以是任何衬底并且可以是刚性的或柔性的。系统衬底可以由玻璃、硅、塑料或任何其他常用材料制成。系统衬底还可以具有有源电子组件，诸如但不限于晶体管、电阻器、电容器或系统衬底中常用的任何其他电子组件。在一些情况下，系统衬底可以是具有电信号行和列的衬底。在一个示例中，器件衬底可以是在其上单片生长有LED层的蓝宝石衬底，并且系统衬底可以是具有用于衍生微型LED器件的电路系统的背板。作为垂直器件的一部分，MIS结构可以由一层金属、一层绝缘材料和一层半导体材料形成。
参考图1A，微型器件100包括两个功能触点A 102和B 104。偏置微型器件100使电流106流过微型器件100的本体。对于发光器件，电荷在发光层中复合并产生光子。对于感测器件，外部刺激(例如，光、化学、Tera Hz、X射线)对电流进行调制。然而，不理想可能在两种情况下影响微型器件100的效率。一个示例是主要由侧壁中的缺陷引起的泄漏电流108。其他不理想可以是非辐射复合，例如俄歇复合、电荷拥挤或电荷不平衡。随着器件的尺寸被减小，这些问题变得更显著。
参考图1B，微型器件100进一步包括MIS结构110以对内部场进行调制并减少前述问题中的一些。至少一个MIS结构110形成在微型器件100的各面之一上。MIS结构110通过电极112偏置。如果MIS结构110形成在微型器件100的不止一个表面上，则它可以是连续结构或几个单独的MIS结构。电极112能够连接到所有面的相同偏压或不同偏压。MIS结构能够位于器件的不同侧以改进性能或者提供不同的功能性。
图1B-1示出了具有不同的MIS结构可能性的另一示例性结构。在与器件电极(102、104)同侧的MIS结构110能够控制电流从电极(102、104)到边缘侧的流动，然而在没有器件电极的侧的其他MIS结构能够限制电荷并且还控制电流的流动。器件可以使用这些MIS结构110中的一个或多个。在器件的不同侧的MIS结构110中的至少两个可以具有相同的电极。
在图1C所图示的示例性实施方式中，MIS结构110在微型器件100的多个面上或周围以一种连续形式围绕微型器件100。对MIS结构110施加偏压可以减少泄漏电流108和/或在高电流密度下避免能带弯曲，以避免非辐射复合和/或协助电荷之一以提高电荷平衡并避免电流拥挤。可以选取偏置条件来修复显著问题。例如，在红色LED的情况下，泄漏电流是在中度至低电流密度下效率损失的主要来源。在这种情况下，偏置条件可以阻挡/减少泄漏电流以允许显著的效率提升。在诸如绿色LED的另一情况下，俄歇复合可能是主要问题。可以调整偏置条件以减少这种类型的复合。注意，一种偏置条件可以比其他偏置条件和LED类型消除/减少更多。动态地调整偏置条件还可以提供更好的性能。例如，在较低的电流密度下，诸如泄漏电流的一种效应可能是主要效应，但是在较高的电流密度下，电荷拥挤和其他问题可能是主要效应。因此，可以相应地修改偏压以提供更好的性能。偏压可以作为单个器件、器件的集群或整个器件阵列被调整。对于不同器件来说偏压也可以是不同的。例如，LED对传感器或红色LED对绿色LED可能都具有不同的偏置条件。
在图2A至图2C中描述了用于在微型器件100上形成MIS结构112的工艺。可以在不影响最终结果的情况下改变这些工艺中的步骤的顺序。此外，每个步骤可以是几个较小步骤的组合。
参考图2A，在第一步骤200中，形成微型器件100。在步骤200期间，通过图案化或选择性生长来形成微型器件100。在步骤202期间微型器件100准备转移，所述转移可以包括清洁或移动到临时衬底。在步骤204期间，在微型器件100的一个表面上形成MIS结构112。在步骤206期间，器件100再次准备转移，所述转移可以包括剥离工艺、清洁工艺和/或其他步骤。另外，在步骤206期间，可以沉积和/或图案化用于器件功能电极或用于MIS结构112的连接焊盘或电极。在步骤208期间，通过包括但不限于拾放或直接转移的各种方法来将所选器件100转移到受体衬底。在步骤210中，为器件100和MIS结构112形成连接。另外，可以在转移工艺之后将其他光学层和器件集成到系统衬底。
在图2B中图示了用于在微型器件100上形成MIS结构112的工艺的另一示例。首先在步骤200中形成微型器件100。在步骤200期间，可以通过图案化或通过选择性生长来形成微型器件100。在步骤202期间，微型器件100准备转移，所述转移可以包括清洁或移动到临时衬底。在步骤204-1期间，例如通过在微型器件100的一个表面上沉积和图案化介质层来形成MIS结构112的一部分。在步骤206期间，微型器件100再次准备转移，所述转移可以包括剥离工艺、清洁工艺和/或其他步骤。另外，在步骤206期间，用于微型器件100或MIS结构112的连接焊盘或电极被沉积和/或图案化。在步骤208期间，可以将所选微型器件100转移到受体衬底。转移可以通过包括但不限于拾放或直接转移的各种方法来完成。然后可以在步骤204-2期间完成MIS结构112，所述步骤可以包括导电层的沉积和图案化。在步骤210期间，为微型器件100和MIS结构(这些结构)112形成连接。可以在转移工艺之后将其他光学层和器件集成到系统衬底。步骤210可以与步骤204-2相同或者是不同和/或分开的步骤。还可以在步骤204-2和210之间执行其他工艺步骤。在一个示例中，可以在步骤210之前沉积和/或图案化钝化或平整层以避免MIS电极与其他连接之间的短路。
参考图2C，图示了用于在微型器件100上形成MIS结构112的工艺的另一示例。首先在步骤200中通过图案化或通过选择性生长来形成微型器件100。在步骤202期间，器件100准备转移，所述转移可以包括清洁或移动到临时衬底。另外，在步骤202期间，可以沉积和/或图案化用于微型器件100的功能或用于MIS结构112的连接焊盘或电极。在步骤208期间，可以通过诸如但不限于拾放或直接转移的各种方法来将所选微型器件100转移到受体衬底。在最终转移之后，然后在步骤204期间例如在受体衬底上形成MIS结构112，这可以包括介质层和导电层的沉积和图案化。在接着的步骤210期间，为微型器件100和MIS结构112形成连接。另外，可以在转移工艺之后将其他光学层和器件集成到系统衬底。步骤210可以与步骤204共享相同工艺步骤中的一些或者是完全分开的步骤。在后者情况下，可以在204与210之间做其他工艺步骤。在一个示例中，可以在步骤210之前沉积和/或图案化钝化或平整化层以避免MIS电极与其他连接之间的短路。
在图案化微型器件100之后，取决于图案化工艺，每个微型器件100可以具有直或倾斜壁。以下描述基于所选倾斜实施方式，但是类似或修改的处理步骤也可以被用于其他实施方式。另外，取决于转移方法，连接到受体衬底的每个微型器件面可以变化并且因此影响器件壁的斜率。可以直接使用或修改接下来描述的处理步骤以与其他斜率和器件结构一起使用。
图3图示了与微型器件100类似的多个微型器件306，它们已被转移到系统或受体衬底300。微型器件306包括具有负斜率即与微型器件306的顶部成锐角并且与微型器件306的底部或与系统衬底300成钝角的面的侧壁。每个微型器件306通过至少一个触点焊盘304连接到电路层302。取决于侧壁的斜率，可以使用正常或聚合物沉积来形成MIS结构。可以以一些修改或直接针对这种情况使用本文描述的方法。然而，如果斜率太陡，则优选方式是在转移之前在微型器件306上制备MIS结构。将在下文中描述用于在转移之前创建MIS结构的示例性方法。
图4图示了用于台面结构形成的基本晶片蚀刻工艺1000的工艺流程图。在步骤1001中，可以例如使用含有硫酸和过氧化氢的食人鱼蚀刻来清洁晶片，然后用盐酸稀释的Dl水清洁。步骤1002可以包括介质层的沉积。在步骤1006中，可以蚀刻介质层以在该层上创建开口以进行后续晶片蚀刻的器件。在步骤1008中，可以使用干蚀刻技术和氯化学来蚀刻晶片衬底以开发台面结构。在步骤1010中，可以通过湿或干蚀刻方法来去除硬掩模，然后可以在步骤1012中随后清洁晶片。
参考图5A至图5D图示用于依照工艺1000形成MIS结构的方法的实施方式。微型器件406可以包括垂直侧壁结构、负斜率侧壁结构或正斜率侧壁结构(即，侧壁与微型器件406的基部和系统衬底400成锐角)。在图5A中，微型器件406中的每一个被转移到系统衬底400，并且通过至少一个连接焊盘404连接到被形成或安装在系统衬底400上的电路层402。在此步骤之后，可以发起并完成或简单地完成MIS结构。虽然传统光刻法、沉积和图案化工艺适用于创建或完成此类结构并且将微型器件连接到适当的偏压连接，但是可以使用不同的方法以进一步容忍微型器件的位移。具体地，在大面积工艺中，微型器件放置不准确度可以是几个微米。
参考图5B，在此实施方式中可以在微型器件406周围沉积介质层408以覆盖触点焊盘404的不需要的暴露部分。可以在介质层408中形成(例如，蚀刻)用于通孔418的开口以将MIS结构的导电层412连接到电路层402。可以在微型器件406中的每一个的至少一侧沉积类似或不同的介质层410，作为MIS结构的一部分(即，绝缘体部分)。介质层410沉积步骤可以在将微型器件406转移到系统衬底400之前、与介质层408同时或在层408的沉积之后进行。随后，可以在每个微型器件406周围和之间沉积并图案化导电层412，以完成MIS结构。在实施方式中，导电层414可以将至少两个微型器件/MIS结构连接在一起。另外或可替代地，导电层416可以将MIS结构连接到微型器件406的触点焊盘404。导电层412可以是透明的以使得其他光学结构能够被集成到系统衬底400中。或者，导电层412可以是反射的以协助光提取、定向、反射或吸收。对于一些应用来说，导电层412也可以是不透明的。可以在形成MIS结构之后执行进一步的处理步骤，诸如但不限于沉积公共电极或者集成光学结构/器件。
图5C和图5D图示了用于在MIS结构的与系统衬底400相对的侧沉积公共电极426的示例性结构。MIS结构的上表面类似于介质层408被平整化(例如，使用介质材料)，然后被图案化(例如蚀刻)以提供访问点来将公共电极426连接到微型器件406。公共电极426可以通过图案化(例如，开口420、422和424)耦合到微型器件406、MIS结构(即，导电层412)或电路层402。
公共电极426对来自微型器件406的光可以是透明的以使得光能够借此通过，对来自微型器件406的光是反射的以将光反射回通过系统衬底400，或者对来自微型器件406的光是不透明的以使反射最小化。也可以图案化公共电极426以创建可寻址线。若干其他方法可以被用于公共电极426的沉积。其他光器件和结构可以在公共电极426之前或之后被集成到系统衬底上或到电路层中。
参考图6A至图6C，替代工艺包括在将微型器件504转移到系统衬底500之前在供体(或中间或原始)衬底560上形成MIS结构的部分或大部分。可以在用于微型器件504制作的原始衬底上或在任何中间衬底上进行初始工艺步骤。参考图6A，可以在形成MIS结构之前沉积第一介质层516，这可以避免在转移之后MIS层与其他触点之间的任何不需要的短路/耦合。MIS结构由沉积在微型器件504周围和之间的栅导电层512和介质层510形成。介质层510可以与第一介质层516类似或不同。第一介质层510也可以是不同的介质材料层的堆叠。在示例性MIS结构550和552中，没有顶部介质层518沉积在导电层512之上。在示例性MIS结构552中，栅导电层512从微型器件504的顶部边缘向下凹进以避免与顶部电极的任何短路。然而，视需要而定，栅导电层512可以覆盖微型器件504的顶部边缘。在示例性MIS结构554中，栅导电层512可以包括翼部，该翼部从与供体衬底560平行的成角部向外延伸超过介质层518以创建更容易的入口以在转移到系统衬底之后创建连接。另外，微型器件504可以被具有要连接到微型器件504和延伸电极512的开口的第二介质层518覆盖。示例性MIS结构556可以使用第二介质518来仅覆盖除了用于顶部电极接触微型器件504的开口之外的导电层512和微型器件504的顶侧。
图6B和图6C示出了在MIS结构被转移到系统衬底500之后的微型器件504。在转移工艺期间，可以使微型器件504翻转，使得连接到供体衬底560的底面也连接到系统衬底500。可以在每个微型器件504与系统衬底500之间提供连接焊盘506以将微型器件504耦合到电路层502。可以使用包括上述方法的不同方法来为MIS结构和其他电极(例如，公共电极)创建连接。在另一实施方式中，示例MIS结构550和552包括覆盖MIS结构的微型器件504和栅导电层512两者的顶部电极541。顶部电极542可以通过贯穿介质层516的通孔532连接到电路层502或者电极541可以通过结合在系统衬底500的边缘处连接。在示例性MIS结构554中，导电层512的延伸部540可以用于将MIS结构(即，导电层512)耦合到电路层502。第一介质层516可以在系统衬底500上延伸以覆盖微型器件504与系统衬底500之间的连接焊盘506以避免MIS结构与其他连接之间的可能短路。如在示例MIS结构554和556中一样，可以提供顶部电极542，其贯穿顶部介质层518中的开口以与微型器件504接触。关于示例性MIS结构556，可以将MIS结构(例如导电层512)短路到器件触点焊盘506或者可以适当地对准MIS结构以在系统衬底500上具有它自己的触点。对于示例MIS结构554和556两者，类似于本文公开的其他结构，可以使用不同的后处理步骤。一个示例可以是具有或没有平整的公共电极沉积，如在图5D中一样。另一示例可以是光限制结构或其他光学结构。
图7A和图7B图示了替代工艺，其中MIS结构的部分或大部分在它们转移到系统衬底500之前形成在供体(或中间或原始)衬底560上。可以在用于制作器件的原始衬底上或在任何中间衬底上完成该工艺。图7A图示了可以形成在微型器件604上的若干不同的示例MIS结构650、652和654。然而，也可以使用其他结构。可以在形成MIS结构之前沉积介质层616，这可以避免在转移之后MIS结构与其他触点之间的任何不需要的短路/耦合。MIS结构包括导电层612和介质(即绝缘)层610。介质层610可以与516类似或不同。介质层610也可以是不同的介质材料层的堆叠。另外，可以在每个微型器件604上形成贯穿介质层610中的开口的连接焊盘614。在示例MIS结构650和652中，可能不在导电层612之上沉积介质。然而，在示例MIS结构654中可以提供附加介质层618以用于触点焊盘614与导电层612之间的平整和额外绝缘。在示例MIS结构652中，导电层612可以与触点焊盘614邻接(即相同)。导电层612可以从微型器件604的边缘凹进或者导电层612可以覆盖器件604的边缘。在结构654中，导电层612包括平行于系统衬底660延伸以创建更容易的入口以在转移到系统衬底660之后创建连接的延伸部。另外，微型器件604可以被具有用于将触点焊盘614连接到微型器件604并且将延伸电极612连接到系统衬底660的开口的介质层618的覆盖。
图7B示出了在MIS结构被转移到系统衬底600之后的微型器件604。可以在每个微型器件604与系统衬底600之间提供连接焊盘614以将每个微型器件604耦合到电路层602。可以使用包括上述方法的不同方法来创建MIS结构与其他电极(例如，公共电极)之间的连接。对于其中微型器件604的负斜率用于通过沿着介质层621的顶部从与系统衬底600平行的导电层612延伸的电极618来创建MIS结构650和654与系统衬底600之间的连接的MIS结构650和654，在图7B中图示了另一方法。导电金属通孔620可以贯穿钝化或平整(例如，介质)层621以与电路层602接触。可以在电极618沉积和图案化之前沉积钝化或平整层621。可以在电极沉积期间覆盖微型器件604或者可以通过图案化和蚀刻从微型器件604的顶部去除导电层612。使用微型器件604和导电层612的负斜率来分离微型器件604的顶部电极622和MIS电极618s使它们之间的不对准最小化，这对于微型器件604的高吞吐量放置是至关重要的。微型器件604和导电层612的侧面的负斜率与电路层602和系统衬底600形成锐角。对于所有结构，类似于本文公开的其他结构，可以使用不同的后处理步骤。一个示例可以是具有或没有平整的公共电极沉积。另一示例可以是光限制或反射结构或另一光学结构。
本文描述的方法可以被用于不同的结构，并且这些方法仅仅是示例并且可以在不影响结果的情况下被修改。在一个示例中，顶部电极622和底部电极614以及导电层612中的任何一个可以是透明的、反射的或不透明的。可以在每个步骤之间添加不同的处理步骤以改进器件或者将不同的结构集成到器件中而不影响创建MIS结构的结果。
具有导电性调制工程的垂直器件
图8A图示了与微型器件406、504和604类似的垂直固态微型器件的简图，从而示出从顶部电极层流动的横向电流分量，所述顶部电极层能够引导电流通过器件层701中的微型器件的本体。器件层701形成在器件衬底700上，同时触点焊盘703(即，顶部电极)形成(例如，蚀刻)在器件层701上。电压源704可以连接到安装在器件衬底700上的触点焊盘703和公共底部电极702，以产生电流来给微型器件供电。器件层701的功能性主要由垂直电流限定。然而，由于器件层701的顶面横向导电，具有横向分量的电流705在触点焊盘703与公共电极702之间流动。为了减少或消除横向电流705，建议这些技术：
1.顶层电阻工程。
2.完全/部分蚀刻调制。
3.材料导电性调制。
以这种方式，可以将横向电流流动结构划分成三个主要结构：
1)具有电阻工程的至少一个导电层703；
2)一个或多个导电层703的完全或部分蚀刻，以及
3)用于导电性调制的材料(例如，交替的导电和非导电部分或由非导电部分分离的导电部分)。
可以描述具有电阻工程的导电层703如下。正好在金属触点703之前的器件层701的半导体顶层可以被工程化为通过操纵导电层703的导电性或厚度来限制横向电流。在一个实施方式中，当器件层701的顶层是掺杂半导体层时，降低活性掺杂剂的浓度和/或层的厚度可以显著地限制横向电流。另外，可以限定接触面积以限制横向导电。在另一情况下，可以减小导电层703(或不止一个导电层)的厚度。然后，可以沉积和图案化触点层703。触点层703的沉积可以发生在互连或邻接微型器件阵列上或在非隔离微型器件上。结果，不蚀刻或分离器件层701的有源层以创建个别微型器件。因此，在隔离微型器件的周边处不会创建缺陷，因为隔离是通过控制电流流动用电力开发的。
可以在隔离微型器件上使用类似技术来从每个微型器件的周边分散电流。在另一实施方式中，在微型器件被转移到另一衬底之后，其他导电层被暴露。可以将器件层701的厚度选取为高以改进器件制作。在触点层703被暴露之后，可以减小厚度，或者降低掺杂浓度，然而，触点层703中的一些也可以对于相反电荷具有阻挡作用。结果，去除触点层703的导电层中的一些以减薄总触点层电阻可能降低器件性能。然而，对于单层工程来说去除导电层可能是非常高效的。
参考图8B，依照本发明的微型器件结构的另一实施方式包括微型器件层718的部分蚀刻的顶层716。在此实施方式中，顶部导电层716可以是二极管中的p或n掺杂层。用于导电性调制的材料引导电流通过器件层718中的垂直固态器件的本体。可以部分地或完全地蚀刻器件层718中的导电层中的至少一个(例如，顶部导电层716)，以形成交替的升高导电层部分和开放非导电区域。在顶部触点712下方且在器件层718之上的顶部导电层716可以被完全地或部分地蚀刻以消除或限制形成在器件层718中的微型器件714中的横向电流。每个微型器件714由顶部触点焊盘712的尺寸限定。这对于其中顶层716的电阻操纵将不利地影响器件性能的微型器件714尤其有益。相邻器件714之间的顶部导电层716的厚度被减小以为要在横向方向上流动的电流做出更高的电阻。蚀刻工艺可以使用例如干蚀刻、湿蚀刻或激光烧蚀来完成。在许多情况下，顶部触点712可以是金属的和/或用作蚀刻步骤的掩模。在完全蚀刻情况下，蚀刻可以在器件层718的功能层处停止。在一个实施方式中，顶部触点712可以被沉积在导电层716之上，并且可以被用作用于蚀刻导电层716的掩模，潜在地实现更少的处理步骤和自对准结构。这对于其中导电层716的电阻操纵将不利地影响垂直器件性能的微型器件714尤其有益。在此实施方式中，导电层716的厚度在所选区域中减小以为要在横向方向上流动的电流做出更高的电阻。在通过转移机制或蚀刻衬底710来暴露器件层718的底部导电层之后，可以执行相同的蚀刻工艺。再次，触点712可以被用作用于蚀刻器件层716和718的掩模。
参考图8C，依照本发明的微型器件结构的另一实施方式包括器件层718上的顶部导电调制层722。如所示，相邻触点焊盘712之间的顶部导电调制层722的(非导电的或减小导电的)调制区域720的电阻被操纵(例如，增加到大于导电层722)以限制横向电流分量。在此实施方式中，反掺杂、离子注入和激光烧蚀调制是可以用于形成调制区域720的工艺的示例。离子注入或反掺杂可以延伸超过导电层722进入器件层718以进一步增强流过相邻微型器件714的电流之间的隔离。类似于完全/部分调制方案，在此实施方式中顶部触点712可以被首先沉积在顶部导电层722上，然后用作用于区域720的掺杂/注入的掩模。在另一实施方式中，可以使用氧化来形成调制区域720。在一种方法中，图案化光刻胶以与调制区域720匹配，然后使器件暴露于氧气或另一化学氧化剂以氧化调制区域720。然后，可以沉积和图案化顶部触点712。在另一方法中，首先沉积和图案化顶部触点712，然后将顶部触点712用作用于调制区域720的氧化的掩模。可以在隔离器件或非隔离器件上完成氧化步骤。在另一实施方式中，在氧化之前，可以减小导电层722的总厚度。可以在仅用于氧化的所选调制区域720上完成还原步骤。在另一情况下，可以在微型器件714的壁上完成氧化，这尤其适用于隔离器件。另外，器件层718的底层可以在被暴露之后被类似地调制。在另一实施方式中，可以通过电偏置来完成材料导电性调制。针对需要高电阻的区域720的偏压被修改。在一个实施方式中，对区域720的影响可以延伸到器件层718。这里，也可以用本文描述的其他方法修改(例如，蚀刻或注入)导电层722。在一个实施方式中，电荷可以被注入到器件层718内部的区域720下面。注入可以部分或一直到器件层718的另一侧。
在一个实施方式中，可以使用MIS结构来提供偏压调制，并且可以用任何其他导电材料替换金属层。例如，为了防止来自触点712的电流横向地进一步远离触点，在触点712周围形成MIS结构。可以在触点就位之前或之后形成MIS结构。在所有上述实施方式中，有源微型器件714的面积由形成于器件层718上的顶部触点焊盘712限定。
通过顶部触点焊盘712对有源器件面积的限定可以被更容易地应用于具有柱结构的微型器件714。图8D图示了围绕单个触点层712的MIS结构的横截面；然而，应理解，可以针对不止一个触点层712这样做。器件层718是包括柱结构722或由其组成的单片层。由于柱结构722未横向地连接，所以在器件层718中不存在横向电流分量。这些器件的一个示例是纳米线LED，其中每个LED器件由在公共衬底710上制作的若干纳米线LED结构组成。在这种情况下，如图8D所示，顶部金属触点712限定LED结构714的有源区域。没有横向导电的器件层718不限于柱结构并且可以延伸到具有分离的有源区域的器件层718，诸如具有嵌入式纳米或微球或其他形式的层。
在图8E中，依照本发明的微型器件结构的另一实施方式包括围绕触点层712的MIS结构715。MIS结构715包括顶部导电层716、中间绝缘体(例如，介质)层717和底部半导体层723，其可以是器件层718的顶层。将MIS结构715的导电层716偏置到截止电压使有限的或没有电流横向地通过MIS结构715。MIS结构715可以形成在器件层718上或者可以是经转移后的衬底的一部分，并且MIS结构715限定横向导电的方向。其他配置是可以想象的，诸如导电层716可以延伸到MIS结构715的两侧，使得介质717可以在其他导电层712上方延伸。MIS结构715可以是开放或封闭结构，或者可替代地为连续或单体结构。在另一实施方式中，介质717可以包括来自光刻胶或掩模步骤的氧化层。另一介质层可以被沉积在氧化层之上，或者可以单独使用沉积的介质层。在另一实施方式中，可以去除导电层716，使得介质层717与半导体层723接触。MIS结构715也可以形成在微型器件714的壁上以进一步阻止电流向微型器件714的边缘行进。微型器件表面也可以被介质层覆盖。例如，可以为栅电极716沉积和图案化栅导电层，然后可以使用栅电极716作为掩模来图案化介质层717。在另一方法中，首先图案化作为绝缘体的介质层717，然后沉积栅电极716。可以同时或分开地图案化栅电极716和触点712。类似的MIS结构也可以在它被暴露之后在器件层718的另一侧做出。可以减小微型器件714的导电层716的厚度以改进MIS结构715的有效性。在垂直微型器件714的任何一侧选择性地蚀刻或调制导电层716困难的情况下，MIS结构方法可能更实用，特别是在蚀刻或电阻调制可能损坏有源器件层718的情况下如此。在所描述的垂直结构中，有源器件区域714由顶部触点区域712限定。这里，介质层717中的离子注入或浮动栅716中的电荷存储可以用于永久地偏置MIS结构715。
图8F和图8G图示了突出触点焊盘712之间的介质层712-1的使用的结构。触点焊盘712将微型器件限定在衬底700之上的器件层701中，所述衬底可以是蓝宝石或任何其他类型的衬底。微型器件包括导电层702和触点焊盘712。在图8F中，导电层702是完整的，但在图8G中导电层702被蚀刻、修改或掺杂在具有不同载流子或离子的每个触点焊盘712之间。可以将一些额外的结合层712-2放置在触点焊盘712之上，或者触点焊盘712可以包括结合层712-2。结合层712-2可以用于共晶结合、热压或各向异性导电粘合剂/膜(ACA/ACF)结合。在结合期间，介质层712-1可以防止触点焊盘712扩展到其他区域并且创建触点。另外，介质层712-1也可以是反射器或黑色矩阵以进一步限制光线。此实施方式适用于图8-11中演示的实施方式和所有其他相关实施方式。能够将这里描述的方法应用于微型器件的任何一侧。
用于制造LED显示器的方法
使用在常见(例如，蓝宝石)衬底上生长的LED器件来描述用于制造LED显示器的方法。每个LED可以包括衬底750、形成在衬底750上的第一掺杂导电层752(例如，n型层)、有源层754和第二掺杂导电层756(例如，p型层)。参考基于氮化镓(GaN)的LED描述下文；然而，目前描述的垂直器件结构可以被用于具有不同的材料系统的任何类型的LED。
参考图9A，通过在蓝宝石衬底750上沉积材料的堆叠来制作GaN LED。GaN LED器件包括衬底750(诸如蓝宝石)、形成在衬底750上的n型GaN层752或缓冲层(例如GaN)、有源层754(诸如多量子阱(MQW)层)和p型GaN层756。为了更好的横向电流导电，通常在p掺杂GaN层756上形成透明导电层758，诸如Ni/Au或ITO。照惯例，然后在透明导电层758上形成p型电极760，诸如Pd/Au、Pt或Ni/Au。由于衬底750(蓝宝石)是绝缘体，所以n型GaN层752被暴露以形成到n型层752的n触点762。此步骤通常使用干蚀刻工艺来完成，所述干蚀刻工艺使n型GaN层752暴露，然后为n触点762沉积适当的金属触点。在显示像素为单个器件LED的LED显示应用中，每个LED结合到控制流入LED器件的电流的驱动电路。这里，驱动电路可以是传统在LCD或有机发光二极管(OLED)显示面板中照惯例使用的薄膜晶体管(TFT)背板。由于典型的像素尺寸(10-50μm)，可以在晶片级规模下执行结合。在此方案中，由隔离的个别LED器件组成的LED晶片可以被对准并结合到在像素尺寸和像素间距方面与LED晶片兼容的背板。这里，可以使用诸如激光剥离或蚀刻的各种工艺来去除LED晶片衬底。
图9B图示了LED显示器的制作工艺，包括器件衬底801与由顶部触点802限定并将器件衬底801结合到系统衬底803的器件层805中的微型器件的集成工艺。微型器件使用形成在器件层805之上的顶部触点802来限定，所述器件层可以用对应且对准的触点焊盘804结合和转移到系统衬底803。例如，微型器件可以是具有使用上面说明的任何方法通过其顶部触点802的面积限定的尺寸的微型LED。系统衬底803可以是具有晶体管电路系统来驱动个别微型LED的背板。在此工艺中，LED器件通过干蚀刻和钝化层隔离。完全地隔离器件可以在有源层或功能层中创建缺陷，从而降低效率并强加不均匀性。由于周边与微型器件的面积相比随着器件变得越小而相当更大，所以缺陷的影响变得更加引人注目。在一个实施方式中，单片LED器件被转换成个别微型LED，而不用蚀刻有源区域并且使用横向导电操纵。结果，在微型LED内没有侧壁会创建缺陷。跨LED阵列的周围壁可以由此延伸，直到它们对外围LED器件没有影响为止。或者，阵列周围的一组虚设LED器件可以用于减少外围壁对有源微型LED器件的影响。此技术还可以用于防止或减少通过侧壁的电流。
在图9C所图示的另一实施方式中，LED晶片可以被制作为使得器件层805包括衬底801上的第一掺杂导电(例如，n型)层852和作为顶层的第二掺杂导电层(例如，p型)层854以及位于其之间的单片有源层856。每个触点802限定照明区域860。可以操纵第二掺杂导电(例如，p型)层854的厚度和导电性以控制通过器件的横向导电。这可以在LED结构制作期间通过蚀刻预沉积的导电层854或者通过沉积较薄的第二(例如，p型)导电层854来完成。对于蚀刻方法，可以使用干蚀刻工艺来实现准确的厚度控制。另外，可以基于层掺杂水平修改第二(例如，p型)层854的材料结构以增加层的横向电阻。第二掺杂导电层854不必限于p型层并且可以延伸到LED结构中的其他顶层。作为此修改的结果，照明区域860可以仅由沉积在p型膜854之上的触点层802的区域限定。
在图9D所图示的另一实施方式中，为了进一步限制横向照明，可以完全地或部分地蚀刻两个相邻像素之间的第二掺杂导电层(例如，p层)854。可以在诸如干蚀刻的工艺中沉积触点层(例如，触点802)之后完成此工艺步骤。在这种情况下，触点层802可以被用作用于蚀刻第二导电层854的掩模。优选地本结构限制或消除像素的壁钝化，这导致晶片的特定区域中的像素的数量更高或每英寸像素(PPI)更高。与具有壁钝化的完全隔离的LED相比，这也可以被转化为更少的工艺步骤和更低的制作成本。
在图9E所图示的另一实施方式中，LED晶片结构由顶部触点802以及包括例如通过激光蚀刻限定的个别部分的细分后的第二掺杂导电(例如，p型)层854限定。这里，可以使用顶部导电材料(例如，GaN)的激光烧蚀蚀刻来部分地或完全地去除第二导电层854(例如，p型)。在这种情况下，激光能流限定烧蚀速率，并且可以精确地蚀刻第二导电(例如，p型GaN)层854的任何厚度。这样的激光的一个示例是红色或红外波长的飞秒激光。这里，顶部金属触点802或其他保护层被用作激光蚀刻工艺步骤中的掩模。或者，可以使用特殊光学器件来限定激光束尺寸以与所期望的蚀刻区域尺度匹配。在另一示例中，可以使用阴影掩模来限定触点802之间的第二导电层854的部分(即，蚀刻区域)。激光烧蚀蚀刻也可以扩展到其他层(例如，LED结构的有源层856和第一导电层如n型层852中的至少一个)。在这种情况下，个别LED器件彼此可以完全地或部分地隔离。在此场景中，可能需要通过沉积介质层来钝化LED蚀刻壁。
在上述实施方式中，用于第一导电层852的触点865(例如，n层触点)可以是在第一导电层852被暴露之后通过结合并去除连接到背板电路系统803或任何其他衬底的LED晶片衬底801或通过蚀刻衬底801来形成的。在此实施方式中，第一(例如，n型)层触点865可以是透明导电层以使得光能够借此照射。在此实施方式中，第一(例如，n型)层触点865对于所结合的LED的全部或部分可以是公共的，如图示了如特别参考图9C至图9E在本文中描述的LED晶片的图9F所示，其中衬底801被去除并用公共透明n触点865替换，并且触点802被结合到背板结构803的结合焊盘804。在LED器件结构生长在代替衬底801的半导体缓冲层(例如未掺杂GaN衬底)上的情况下，可以在LED转移工艺之后去除此缓冲层以访问第一导电(例如，n型)层852。在图9F所示的实施方式中，使用诸如干/湿蚀刻的工艺来去除整个GaN缓冲层。如在图9G中在另一实施方式中演示的，第一导电(例如，n型)层852可以通过交替的介质部分871和掺杂导电部分(例如，n型)872的层连接到公共电极865，其中导电部分872被叠加在对应触点802上以限定照明区域。第二导电(例如，p型)层854可以连接到触点802。在另一实施方式中，第一(例如，n型)层852和第二(例如，p型)层854都可以连接到控制电极(例如，865)或背板(例如，803)以便进一步像素化。
图10A图示了由顶部触点903限定的微型器件结合到系统衬底904的集成器件衬底900，所述系统衬底包括结合焊盘905。公共电极906可以形成在结构之上。在转移并结合包括第一导电(例如，n型)层、第二导电(例如，p型)层和它们之间的有源层的器件层902之后，可以在结构上沉积公共顶部电极906。对于一些光学器件层，公共顶部电极906可以是透明层或反射导电层。在沉积顶部触点903之前，可以减薄第二导电(例如，p型)层以减少光散射效应。另外，可以使用具有交替的第一导电材料、n型和介质部分的堤结构来限定像素，其中堤的壁(即，介质层)是不透明或反射层，如参考图9G所描述的。
参考图10B在替代实施方式中，LED晶片900包括缓冲(例如介质)层908以及贯穿缓冲层908以与器件层902(例如，第一导电层，诸如n型)接触的一个或多个公共金属触点910(例如，n接触通孔)。集成器件900’包括由理想地使用触点焊盘905结合到系统衬底904的顶部触点903限定的微型器件。公共电极910可以形成在器件层902的边缘处并且通过缓冲层908形成在器件层结构902之上。如所示，缓冲层908在边缘周围被图案化以通过缓冲层908延伸通孔以形成到第一导电(例如，n型)层的金属触点。集成器件层结构902的顶层可以是具有低导电性的层。例如，顶层可以是在器件层902的生长期间使用的缓冲层。在这种情况下，公共电极910可以通过经由缓冲层908做出通孔形成，例如形成在结构的边缘处以避免顶部缓冲层。
参考图10C，转移后的LED晶片900”包括具有图案化的第一导电(例如，n型)层的器件层902。如在上文描述的，在n型层下面的是有源层和p型层。为了进一步减少横向光传播或者调整器件清晰度，通过部分地或完全地去除第一导电层以使用与前金属触点910相同的结构在第一导电部分之间形成开放通道凹槽907来图案化第一导电(例如，n型)层。或者，可以减小第一导电层的厚度。可以通过在器件层结构902之上沉积透明导电层来形成第一(例如，n型)触点。具有由顶部触点903限定的微型器件的集成器件900”可以结合到系统衬底904。器件层结构902的顶部被图案化以电力地隔离微型器件。其他层(例如，有源和第二导电层)和器件层902可以被图案化或调制以进一步电力地和/或光学地隔离微型器件。
图10D和图10E图示了具有器件层902的图案化第一导电(例如，n型)层的转移后的LED晶片的另一实施方式。在存在缓冲层908的情况下，缓冲层908和第一导电(例如，n型)层都被图案化为在叠加的第一导电层部分和缓冲层部分之间有开放通道凹槽907。在一个实施方式中，图案化凹槽907可以被进一步处理并且填充有改进通过图案化区域的光传播的材料。这个的示例是用于抑制全内反射的表面粗糙化和防止凹槽907中的垂直光传播的反射材料。集成器件900”’包括由使用结合焊盘905结合到系统衬底904的顶部触点903限定的微型器件。结构的顶部被图案化以电力地和光学地隔离微型器件，并且公共触点910形成在器件层结构902的边缘处。如果存在缓冲层908，则缓冲层908也需要被图案化或调制以隔离微型器件。类似于图10B所示的实施方式，公共触点910可以例如通过缓冲层908中的通孔形成在有源层结构902的边缘处。另外，可以在图案化缓冲层908或导电层902之上沉积颜色转换层(或滤色器层)以创建彩色显示器。在一种情况下，颜色转换层(或滤色器层)可以被也可以为反射的堤结构分离。
图10F中图示的集成器件900””包括由结合到系统衬底904的顶部触点903限定的微型器件，其中光学元件914形成在相邻微型器件之间的凹槽907中。如所示，开放通道凹槽907可以由光学层914的层或堆叠填充以改进隔离微型器件的性能。例如，在光学微型器件中，光学元件914可以包括一些反射材料以更好地输出耦合由微型器件在垂直方向上产生的光。
图10G图示了包括器件层902的转移后的LED晶片900””’的另一实施方式，所述器件层包括第一导电(例如，n型)层921、第二导电(例如，p型)层922和它们之间的单片有源层923。第二导电层922使用触点903和背板904上对应的触点焊盘905电连接到背板904。第一导电层921和缓冲层908被图案化以在升高的第一导电层部分之间形成开放通道凹槽907。如在上文描述的，凹槽907可以包括光管理元件914(例如，垂直地引导光并且防止在微型器件之间散射的反射材料)。
在显示像素为单个器件LED的LED显示应用中，每个LED应该结合到控制流入LED器件的电流的驱动电路。这里，驱动电路可以是在LCD或OLED显示面板中照惯例使用的TFT(薄膜晶体管)背板904。由于典型的像素尺寸(10-50μm)，可以在晶片级规模下执行结合。在实施方式中，LED晶片包括被对准并结合到背板904的隔离的个别LED器件，所述背板在像素尺寸和像素间距方面与LED晶片(例如，900’或900”)兼容。这里，可以使用诸如激光剥离或蚀刻的各种工艺来去除LED晶片衬底。在此实施方式中，重要的是通过干蚀刻和钝化层来隔离LED器件。
在图10H中图示的另一实施方式中，原始LED晶片被制作有作为顶层的第二导电(例如，n-型)层922。在使用触点903和触点焊盘905来将第二导电层922结合到背板904之后，去除原始衬底以使第一触点(例如，p层)921暴露。第一导电(例如，p-型)层921的厚度和导电性被操纵以控制横向导电。这可以在LED器件层结构902制作期间通过蚀刻已沉积的第一导电(例如，p-型)层921或者通过沉积较薄的p层以形成交替的第二导电层部分921a和介质层部分925来完成。对于蚀刻场景，可以使用干蚀刻工艺来实现准确的厚度控制。另外，可以在层掺杂水平方面修改第一导电(例如，p-型)层921的材料结构以形成交替的高低掺杂的第二导电层部分921a以增加层的横向电阻。对顶层的修改不限于第一导电(例如，p型)层921并且可以扩展到LED器件层结构902中的其他顶层。作为此修改的结果，照明区域可以仅由沉积在p型膜之上的导电层区域限定。
为了进一步限制横向照明，可以完全地或部分地蚀刻两个相邻像素之间的第二导电(例如，n型)层922。可以在诸如干蚀刻的工艺中的导电层沉积之后完成此工艺步骤，如在图9D和图9E中一样。在这种情况下，触点层中的触点903可以被用作掩模。此方案的一个重要优点是消除像素的壁钝化，这导致晶片的特定区域中的像素的数量更高或每英寸像素(PPI)更高。与具有壁钝化的完全隔离的LED相比，这也可以被转化为更少的工艺步骤和更低的制作成本。
图10H还示出了用于在顶部电极906之上集成滤色器或颜色转换层930(和/或其他光学器件)的示例性实施方式。这里，层930的个别滤色器部分可以被堤(介质或绝缘材料)结构931分离。堤结构931可以是反射的或不透明的以确保光保留在触点903上方的发光区域中。堤结构931可以延伸到用于分离第二导电层部分921a的介质层925，如图10I所图示的。在图10I的实施方式中，顶部公共电极906包括邻近滤色器部分930向上延伸以容纳贯穿第二导电层921和滤色器部分层930的堤/介质结构931/925的凹槽。
可以在颜色转换和/或滤色器层930之上沉积其他层。图10H和图10I的结构可以被应用于其他实施方式，例如图9和图10中的任一个，其中n型层、缓冲层和p型层中的任何一个或多个被图案化、减薄或者用材料修改技术调制。颜色转换层930可以由诸如磷光体和纳米材料(诸如量子点)的一种或多种材料组成。颜色转换层930可以掩盖或覆盖所选区域。对于掩盖沉积，可以消除堤结构931。如果在下面的第一导电(例如，n型)层921的导电性足够，则可以消除顶部公共电极906。
参考图10J，堤结构931可以用从第一导电(例如，n型)层921延伸的第一导电层部分921a替换。第一导电(例如，n型)层921可以作为公共电极或者还可以提供公共电极906。可以存在使公共电极层906的一部分与第一导电层部分921a分离以创建进一步像素隔离的介质层。可以将颜色转换层和/或滤色器层930沉积在第一导电层921上，但是可以使用一些其他缓冲层。颜色转换/滤光层930可以是导电的以使得顶部电极906能够给器件层923供电，或者附加导电层935可以与颜色转换/滤光层930相邻或连同其一起被包括。如果具有触点结构902的第一导电层921的导电性不足，则可以将顶部电极906沉积在颜色转换/第一导电层部分921a层之上。顶部公共触点906可以是透明的以使得产生的光能够借此通过，是反射的以将产生的光反射回通过结构902，或者是不透明的以吸收光并进一步增强像素隔离。
在图10K中图示的另一实施方式中，可以蚀刻第一导电层921以产生柱部分以在滤色器部分930之间形成堤。柱部分的侧壁的顶部和各部分可以被顶部电极906、反射层或不透明层覆盖。第一导电层921中的谷可以被填充有颜色转换和/或滤色器层930。附加导电层935(例如，透明的)可以被仅沉积在谷的底部处或全部在包括侧壁的区域上方以限定发光区域。可以有沉积在整个结构902上方的顶部公共电极906或其他层，其中升高部分延伸到谷中以与滤色器层930的附加导电层接触。可以存在使公共电极层906的一部分与第一导电层部分921a分离以创建进一步像素隔离的介质层。
在图10L中图示的另一实施方式中，可以将第二器件层902’转移并安装在第一器件层902之上。第二器件层902’包括附加第一导电层921’、附加第二导电层922’和附加有源层923’。也提供附加触点903’和906’以向照明区域供应电力。堆叠器件902和902’可以包括在第一器件层902周围并介于第一器件902与第二器件902’之间的第一平整层和/或介质层940以及在第二器件层902’周围的第二平整和/或介质层941。在一个实施方式中，首先平整化第一器件层902的表面。然后，可以在第一平整层940中打开(例如，蚀刻)用于电通孔945的开口以创建与背板904的触点。触点(即，通孔)945可以在第一器件层902的边缘或中间。然后在第一平整层940之上沉积并图案化包括迹线和岛的第二触点层903’。最后，在第二触点层903’之上转移第二器件层902’。该过程可以继续转移附加器件层902。在另一实施方式中，第一器件层902的顶部触点906可以与第二器件层902’的底部触点903’共享。在这种情况下，可以消除第一器件层902与第二器件层902’之间的平整层940。
在图11A和图11B所图示的另一实施方式中，使用可以限定微型器件照明区域的衬底触点焊盘或凸块954来将在器件衬底950上最初制作的器件层952安装在系统衬底958上。集成结构中的微型器件部分地由系统衬底958上的触点凸块954限定。在此实施方式中，器件层952可能没有任何顶部触点来限定微型器件区域。衬底950上的器件层952用由绝缘(例如，介质)层956分离的触点焊盘或凸块954的阵列结合到系统衬底958。可以在金属触点焊盘954与器件层952之间做出结合。此结合工艺可以使用诸如但不限于热结合和/或压力结合或激光加热结合的任何结合过程来执行。此过程的优点是消除了在微型器件转移到系统衬底958期间的对准工艺。微型器件尺寸960和间距962部分地由触点焊盘/凸块954的尺寸定义。在一个示例中，器件层952可以是蓝宝石衬底950上的LED层并且系统衬底958可以是具有驱动个别微型LED所需要的电路系统的显示器背板，所述微型LED部分地由背板上的触点凸块限定。
图12A和图12B图示了器件衬底950和系统衬底958的另一集成工艺。集成结构中的微型器件完全地由系统衬底958上的触点凸块954限定。为了精确地限定微型器件尺寸960和微型器件间距962，可以将堤层958沉积并图案化(例如，蚀刻)到系统衬底958上。可以在每个触点焊盘954周围包括开口的堤层958可以完全地限定微型器件尺寸960和微型器件间距962。在一个实施方式中，堤层958可以是用于将器件层952固定到绝缘或介质层956(即，固定到系统衬底958)的粘合材料。
图12C示出了转移并结合到系统衬底958的集成器件衬底950，并且图12D示出了形成在器件层结构952之上的公共顶部电极966。在将微型器件衬底950结合到系统衬底958之后，可以使用各种方法来去除微型器件衬底950，并且可以在集成结构952上方形成公共触点966。对于诸如但不限于微型LED的光学微型器件，公共电极966可以是透明导电层或反射导电层。堤结构964可用于在组装期间由于焊盘954上的压力而导致的可能的扩散效应之后消除相邻焊盘954之间的短路的可能性。可以在结合工艺之后沉积其他层，诸如颜色转换层。
图13A和图13B图示了在背板958的边缘处使用一个或多个结合元件968来将器件层952安装在系统衬底958上的集成结构的另一实施方式。在此实施方式中，可以在背板958的边缘处使用粘合剂结合元件968来将器件层952结合到系统衬底958或者结合到器件层952的绝缘层956。在一个实施方式中，结合元件968可以用于将器件层952临时保持到系统衬底952以进行触点焊盘954到器件层952的结合工艺。在另一实施方式中，结合元件968将微型器件层952永久地附着到系统衬底958。
图14A至图14C图示了利用器件层952和公共电极966的后结合图案化对器件衬底950和系统衬底958的集成工艺的另一实施方式。在此实施方式中，可以图案化器件层952以在被转移到系统衬底958之后在触点焊盘954上方包括升高的触点部分(例如，导电层的剩余部分的厚度的1.5倍至3.0倍)。可以设计和实现图案化970以电力地和/或光学地隔离微型器件。在图案化器件层952之后，可以在形成于升高的触点部分周围和之上的器件层952上沉积公共顶部电极966。对于诸如LED的光学器件，公共电极966可以是透明导电层或反射导电层。
图15A至图15C图示了利用后结合图案化步骤、光学元件和公共电极966形成对器件衬底950和系统衬底958的集成工艺的替代实施方式。如图所示，在转移并图案化器件层952之后，类似于图14A至图14C，可以在隔离的微型器件之间沉积和/或形成附加层970以提高微型器件的性能。在一个示例中，元件970可以钝化隔离的微型器件的侧壁以帮助在诸如但不限于微型LED的光学微型器件的情况下垂直输出耦合光。
在图8至图10所图示的实施方式和所有其他相关实施方式中，可以在焊盘(703、712、954、908)之间沉积黑色矩阵或反射层以增加光输出。反射层或黑色矩阵可以是电极的一部分。
在目前说明的方法中，保护层可以最终形成在集成结构之上以作为阻挡和抗划伤层。另外，不透明层可以在微型器件之后被沉积并图案化以形成像素。此层可以位于堆叠中的任何地方。开口允许光通过仅像素阵列并且减少干扰。
可以例如通过蚀刻晶片并形成台面结构来开发如本文所描述的微型器件。台面形成可以使用干或湿蚀刻技术来完成。反应性离子蚀刻(RIE)、电感耦合等离子体(ICP)-RIE和化学辅助离子束蚀刻(CAIBE)可以被用于干蚀刻晶片衬底。诸如Cl2、BCl3或SiCl4的氯基气体可以用于蚀刻晶片。可以将包括但不限于Ar、O2、Ne和N2的载气引入到反应器室中以增加各向异性蚀刻和侧壁钝化的程度。
参考图16A至图16C，器件结构1100包括沉积在晶片表面1200上的器件层1202。紧跟晶片清洁步骤之后，在器件层1202上形成硬掩模1206。在实施方式中，使用诸如等离子体增强化学气相沉积(PECVD)的适当的沉积技术来在器件层1202上形成介质层1204，诸如SiO2或Si3N4。然后在介质层1204上施加硬掩模光刻胶1206。在光刻法步骤中，在光刻胶层1206上形成期望的图案。例如，可以在介质层1202上形成PMMA(聚(甲基丙烯酸甲酯))，然后使用直接电子束光刻法技术来在PMMA 1206中形成开口。
图16B图示了介质层1204被蚀刻以在器件层1202上创建开口以进行后续晶片蚀刻的器件结构1100。可以采用具有氟化学的干蚀刻方法来选择性地蚀刻介质层1204。可以引入包括但不限于N2、Ar或O2的载气以控制各向异性蚀刻的程度。可以调整载气的气体流动速率和混合比率、类型、RF和DC功率以及衬底温度以实现所期望的蚀刻速率和高度的各向异性。
图16C图示了晶片器件层1202蚀刻步骤之后的台面结构1208和1210。在一个实施方式中，可以形成具有直侧壁(例如，与衬底1200的上表面垂直)的台面结构1208。在另一实施方式中，可以形成具有倾斜侧壁(例如，与衬底1200的上表面形成锐角)的台面结构1210。可以调整反应器中的气体的气体混合比率、类型和相关蚀刻条件以便修改侧壁的斜率。取决于所期望的台面结构1208和1210，可以形成直的正或负倾斜侧壁。在实施方式中，蚀刻步骤期间的侧壁钝化可以用于创建期望的侧壁轮廓。另外，可以使用清洁步骤来从侧壁去除钝化层或天然氧化物。可以使用丙酮或异丙醇来完成清洁，然后使用(NH4)2和/或NH4OH完成表面处理。
在实施方式中，可以在图16A至图16C的台面结构形成之后形成MIS结构。参考图17和图18A至图18D，用于形成MIS结构的工艺流程1000B包括工艺步骤1114和1116，其中介质层1402和金属层1404被沉积在台面结构(例如，1208和1210)上以形成MIS结构。紧跟介质层1402的沉积之后，在工艺1116中，使用诸如热蒸发、电子束沉积和溅射(图18A)的各种方法来在介质层1402上沉积金属膜1404。在工艺步骤1118中，使用光刻法步骤来在晶片上形成期望的图案。在步骤1120中，使用干蚀刻或湿蚀刻来蚀刻金属层1404以在介质层1402上方的台面结构的顶侧形成开口(图18B)。在步骤1122中，可以使用光刻法步骤来限定介质蚀刻区域。在另一实施方式中，可以将蚀刻后的金属层1404用作掩模来蚀刻介质层1402(图18C)。在步骤1126中，可以在金属中间层1404上沉积第二介质层1406(图18D)。在步骤1128中，可以在微型器件台面结构1208和1210上沉积欧姆(例如，p型)触点1408，如图18E所示。在工艺步骤1130中，厚金属1410被沉积在触点1408上以用于在晶片剥离工艺步骤中将台面结构1208和1210从原生衬底结合到临时衬底。
图18A示出了沉积在台面结构上以形成MIS结构的介质层1402和金属层1404。可以使用各种介质层1402，其包括但不限于Si3N4和氧化物，诸如SiO2、HfO2、Al2O3、SrTiO3、Al掺杂的TiO2、LaLuO3、SrRuO3、HfAlO和HfTiOx。介质层1402的厚度可以是几个纳米或最多一微米。可以使用诸如CVD、PVD或电子束沉积的各种方法来沉积介质层1402。在实施方式中，可以使用原子层沉积(ALD)方法来沉积高k氧化物介质层1402。ALD使得能够在晶片上形成非常薄的高K介质层。在介质氧化物层的ALD沉积期间，随后在反应室中引入前体以形成薄绝缘体层。用于金属层1404的金属前体包括卤化物、烷基化物和醇盐及β-二酮化物。可以使用水、臭氧或O2来提供氧气。取决于工艺化学，可以在室温下或在升高的温度下完成介质膜沉积。也可以使用三甲基铝(TMA)和水前体来完成Al2O3的沉积。对于HfO2 ALD沉积，可以使用HfCl4和H2O前体两者。金属电极1410用作器件中的电场调制的偏置触点。金属触点1408包括但不限于Ti、Cr、Al、Ni、Au或金属堆叠层。
图18B示出了具有使用光刻法步骤形成的图案的晶片。图18C图示了具有(例如，使用氟化学)干蚀刻的干蚀刻介质层1402的晶片。用于蚀刻介质层1402的蚀刻停止层可以是台面结构1208和1210的顶面。如图18D所图示的，可以在金属夹层1404上沉积第二介质层1406以进行后续p触点沉积以便防止与器件功能电极1408和1410短路。随后，可以蚀刻台面结构之上的第二介质层1406以在台面结构的顶面上形成开口。
参考图18E，然后可以在台面结构上沉积欧姆(例如，p型)触点1408以使得能够将来自外部电源的电力输入到微型器件。可以使用热蒸发、溅射或电子束蒸发来沉积触点1408。诸如Au/Zn/Au、AuBe、Ti/Pt/Au、Pd/Pt/Au/Pd、Zn/Pd/Pt/Au或Pd/Zn/Pd/Au的Au合金也可以被用于触点1408。后续图案化步骤从不需要的区域去除金属，从而允许仅在台面结构的顶面上形成触点1408。可以在触点1408上沉积厚金属1410以随后在晶片剥离工艺步骤期间将台面结构从原生衬底结合到临时衬底。
本发明的范围不限于LED。一个人能够使用这些方法来限定任何垂直器件的有源区域。可以使用诸如激光剥离(LLO)、研磨或湿/干蚀刻的不同方法来将微型器件从一个衬底转移到另一衬底。可以将微型器件首先从生长衬底转移到另一衬底，然后转移到系统衬底。目前的器件进一步不限于任何特定衬底。可以在n型层或p型层上应用提到的方法。对于上述示例LED结构，n型层和p型层位置不应该限制本发明的范围。
尽管在本文档中公开了MIS结构作为用于操纵微型器件中的电场以操纵垂直电流流动的方法，但是一个人能够出于为此目的实现其他结构和方法。在实施方式中，可以使用浮动栅作为电荷存储层或导电层来完成电场调制。图19示出了具有浮动栅结构的微型器件1500的示例性实施方式。该结构包括可以用不同方法充电以偏置MIS结构的浮动栅1514。一种方法是使用光源。另一方法是使用用介质层1516与浮动栅1514隔离的控制栅1512。偏置控制栅1512使得电荷能够被存储在浮动栅1514中。浮动栅1514中存储的电荷操纵器件中的电场。当通过功能电极1502和1504来偏置微型器件1500时，电流垂直地流动，这导致光的产生。微型器件1500中经操纵的电场限制横向电流流动，从而产生增强的光产生。
图20图示了具有浮动栅电荷存储层1514的微型器件1500的示意结构。作为示例所图示的微型器件1500包括成角度的侧壁，但是微型器件1500可以包括不同的(例如，垂直地、负向地和正向地)成角度的侧壁。首先，在微型器件1500上形成薄介质层1516。介质层1516的厚度可以介于5nm到10nm之间以实现电荷通过介质层1516的量子力学隧穿。可以使用包括但不限于HfO2、Al2O3、SiO2和Si3N4的基于氧化物或氮化物的介质材料来形成薄介质层1516。可以在薄介质层1516上形成浮动栅1514。浮动栅1514可以由作为电荷存储层的薄多晶硅或金属层形成。在另一实施方式中，浮动栅1514可以用介质材料替换以形成电荷俘获层。浮动栅1514中的介质可以与薄介质1516相同或者是不同层。可以通过诸如注入的不同技术来对浮动栅1514的介质层充电。介质材料包括但不限于HfO2、Al2O3、HfAlO、Ta2O5、Y2O3、SiO2、Tb2O3、SrTiO3和Si3N4或不同介质材料的组合以形成可以被用于电荷俘获层的层的堆叠。在另一实施方式中，可以将半导体或金属纳米晶体或石墨烯用作电荷俘获层。包括但不限于Au、Pt、W、Ag、Co、Ni、Al、Mo、Si和Ge的纳米晶体可以被用于对陷阱位点充电。纳米晶体创建隔离的陷阱位点。由于在薄介质层1516上存在缺陷，这又降低电荷泄漏的机会。另外，如果电荷从一个纳米晶体泄漏，则它不会影响相邻位点，因为它们彼此隔离。在浮动栅或电荷俘获层1514之上，第二厚介质层1518隔离浮动栅1514以便防止电荷泄漏。第二介质层1518可以由包括但不限于以下项的各种介质材料制成：厚度为10nm至90nm的HfO2、Al2O3、HfAlO、Ta2O5、Y2O3、SiO2、Tb2O3或SrTiO3。在第二介质层1518之上，提供了控制栅1512，其负责浮动栅1514充电。控制栅1512可以由诸如金属、透明导电氧化物或聚合物的一个或多个导电层组成。
参考图21，用于在微型器件1500的侧壁上开发浮动栅结构的工艺流程2000包括用于(例如，如在上文中描述的方法中的任一种中一样)形成微型器件1500的第一步骤1600。在步骤1600期间，可以通过图案化或通过选择性生长来形成微型器件1500。在步骤1602期间，器件1500被转移到临时或系统衬底。在步骤1604期间，在微型器件1500上形成薄介质层1516。在步骤1606中，在薄介质层1516上形成浮动栅或电荷俘获层1514。在步骤1608期间，在浮动栅1514上形成第二厚隔离介质层1518。在步骤1610中，在厚介质层1518上形成控制栅1512。在步骤1612中，在结构上形成保护层。可以在不影响最终结果的情况下改变这些工艺中的这些步骤的顺序。另外，每个步骤可以是几个较小步骤的组合。例如，可以在将微型器件1500从供体衬底转移到受体衬底之前形成该结构。在另一实施方式中，可以在微型器件转移工艺之前形成浮动栅结构的各部分并且可以在转移步骤之后完成浮动栅结构。在另一实施方式中，可以在微型器件转移步骤之后形成整个浮动栅结构。
相应地，一种形成具有浮动栅或电荷俘获结构的微型器件的方法包括：形成包括功能电极的微型器件；以及在微型器件的第一侧壁上形成第一介质层或电荷俘获层。
另外，该方法可以包括在第一介质层上形成浮动栅层或电荷俘获层。
另外，该方法可以包括在浮动栅或电荷俘获层上形成第二介质层。
另外，该方法可以包括在第二介质层上形成控制栅。
此工艺的替代实施方式，其中第一介质层的厚度可以介于5nm到10nm之间以实现电荷通过介质层的量子力学隧穿。
该方法的替代实施方式，其中第二介质层的厚度可以介于10nm与90nm之间以隔离浮动栅以防止电荷泄漏。
该方法的替代实施方式，其中浮动栅可以由多晶硅或金属层组成作为电荷存储层。
该方法的替代实施方式，其中电荷俘获层包括半导体纳米晶体、金属纳米晶体或石墨烯。
该方法的替代实施方式，其中纳米晶体可以选自由Au、Pt、W、Ag、Co、Ni、Al、Si和Ge组成的组。
该方法的替代实施方式，进一步包括偏置控制栅和功能电极以产生电场来使得电荷能够被从微型器件中的电荷输送层通过薄介质层注入到浮动栅中。
该方法的替代实施方式，其中电荷注入包括Fowler-Nordheim隧穿或热电子注入机制。
该方法的替代实施方式，其中电荷注入可以通过电荷输送层的光激发来进行。
该方法的替代实施方式，其中电荷注入包括使微型器件暴露于紫外光，从而产生克服电荷输送层与第一介质层之间的势垒的高能电荷。
该方法的替代实施方式，其中浮动栅或电荷捕获层包括两个不同的介质层的组合。
在替代实施方式中，第一电极触点在微型器件的一侧从微型器件的底部触点层延伸；第二电极触点从微型器件的顶部触点层向上延伸；并且第三电极触点在微型器件的另一侧从浮动栅向上延伸。
在替代实施方式中，第一电极触点和第三电极触点从微型器件的同一侧向上延伸。
在替代实施方式中，第一电极触点和第三电极触点从微型器件的相对侧向上延伸。
在替代实施方式中，第一电极触点和第二电极触点从微型器件的相反的顶面和底面向外延伸。
相应地，形成具有浮动栅或电荷俘获结构的微型器件的另一方法包括：
形成包括功能电极的微型器件；以及
在微型器件的第一侧壁上形成第一介质层或电荷俘获层。
另外，该方法可以包括对第一介质层充电。
该方法可以包括在带电的第一介质层上形成第二介质层。
该方法的替代实施方式，其中对第一介质层充电的步骤包括离子轰击以在第一介质层的表面上创建固定的未中和电荷。
该方法的替代实施方式，其中离子选自由Ba、Sr、I、Br和Cl组成的组。
该方法的替代实施方式，进一步包括在第一半导体层中注入半导体离子以形成电荷捕获层。
该方法的替代实施方式，其中半导体离子可以选自由Si+和Ge+组成的组。
该方法的替代实施方式，进一步包括在离子轰击之后使第一介质层退火以固化介质层上的应力，并且还使得能够使离子扩散到第一介质层中。
相应地，形成具有增强侧壁的微型器件的另一方法包括：形成包括功能电极的微型器件；以及通过在与侧壁相比具有不同能带图的第一侧壁上沉积半导体层来在侧壁处创建本征电荷界面。
参考图22，可以通过采用各种方法对浮动栅或电荷俘获层1714充电。在一个实施方式中，控制栅1706和功能电极1702或1704之一被偏置，使得产生的电场允许电荷1708被从微型器件1700中的高度掺杂的电荷输送层通过薄介质层1716注入到浮动栅1714中。电荷注入可以是Fowler-nordheim隧穿或热电子注入机制。对于热电子注入，可以通过施加高电压偏压来完成电荷注入，使得高能电荷能够克服电荷输送层与薄介质层1716之间的势垒。在另一实施方式中，可以通过电荷输送层的光激发来完成电荷注入。在这种情况下，可以使器件1700暴露于紫外光，从而产生能够克服电荷输送层与薄介质层1714之间的势垒的高能电荷。
在图23所图示的另一实施方式中，形成在第一薄介质层1816上的浮动栅或电荷捕获层1810可以是两个不同的介质层的组合。偏置控制栅1806使得能够对中间介质层1808充电。带电的中间介质层1808创建与浮动栅或电荷捕获层1810相反的像电荷。利用此技术，可以将浮动栅1810控制为正的或负的以允许电场传播方向从微型器件侧壁向内或向外。
在图24中图示的另一实施方式中，可以在不使用控制栅的情况下形成电场调制结构。在微型器件1900的侧壁上形成介质层1908。可以通过离子轰击或注入对所形成的介质层1908永久地充电以形成电荷层1906。电荷层1906可以在介质层1908的任何一侧或中间。包括但不限于HfO2、Al2O3、HfAlO、Ta2O5、Y2O3、SiO2、Tb2O3、SrTiO3和Si3N4的介质材料或用于形成层堆叠的不同介质材料的组合可以被用于电荷俘获层1906。离子轰击在带电层1906中创建固定的未中和电荷，从而在半导体的主体中创建电场。离子可以是正的或负的，诸如钡和锶、碘、溴或氯。另外，可以注入诸如Si+和Ge+的半导体离子以形成电荷捕获层。紧跟离子注入之后，可以使介质层1906退火以在离子轰击之后固化介质层1906上的应力，并且还使得能够使离子扩散到介质层1908中。紧跟离子注入和后续退火之后，形成厚介质层1908作为隔离和保护层。介质层1908中的固定电荷操纵半导体/介质层界面处的电场以将半导体中的电荷从界面向器件1900的中间拉离以限制横向电流流动。这里，可以直接在介质层1908中完成离子/电荷注入。可以在介质层1908与微型器件1900之间使用阻挡层以在创建充电层1906期间保护微型器件1900免于高能离子粒子。
参考图25和图26，在与偏置微型器件2010上的MIS结构2016相关的另一实施方式中，微型器件2010的触点/电极2012或2014可以在MIS栅上方延伸(栅可以是实际的层，诸如导电层或仅在介质或其他材料中保持电荷的位置)，然而介质层2018a使MIS偏置栅和微型器件电极2012分离。
参考图25A，微型器件2010的触点2012和2014可以向上延伸。为了创建用于此类器件的MIS结构2016(即，包括栅，诸如导电层)和介质层，到MIS栅的MIS触点/栅焊盘2022也向上延伸。此结构可以简化将微型器件2010集成到受体衬底中的工艺，因为类似的结合或耦合工艺可以被用于MIS触点2022以及微型器件触点2012和2014两者。为了避免微型器件2010层与MIS 2016栅之间的短路，沉积介质层2020a。介质层2020a可以是MIS结构的一部分或独立地沉积的单独介质层。另外，为了在将微型器件2010结合和/或集成到系统(即，受体)衬底中期间避免短路，一个或多个介质层2018a和2018b可以覆盖MIS结构2016。为了为电极2012和2014之一创建到微型器件2010的触点，可以去除或打开(例如，蚀刻)介质层2020b。介质层2020b可以与介质层2018b、2020a和2018a中的任何一个或多个相同，或者一起是单独层。触点2014、2022、MIS结构2016和微型器件2010之间的空间可以被填充有不同类型的材料，诸如聚合物或介质。填料可以与介质层2018a和2018b相同或不同。MIS触点/栅焊盘2022和微型器件触点2014的位置可以相对于微型器件2010不同或者对称地定位在其任何一侧。在另一实施方式中，可以使用带电层来形成MIS结构并且因此将不需要MIS触点2022。
在图25B中呈现的另一实施方式中，微型器件2010电极上的触点2012和2014在同一表面上。为了创建用于此类器件的MIS结构2016，一个人能够将到MIS栅的触点2022放置在与微型器件触点相同的表面上。此结构能够简化将所述微型器件集成到受体衬底中的工艺，因为类似的结合或耦合工艺能够被用于MIS触点和微型器件触点两者。在此结构中，栅焊盘2022被沉积在垂直器件结构之上。因此，MIS层中的至少一个在器件的顶部上方延伸以为焊盘提供空间。另外，为了在将微型器件结合和/或集成到系统(即，受体)衬底中期间避免短路，介质层2018a和2018b覆盖MIS结构。为了为电极之一创建到微型器件的触点2014，能够去除或打开介质层2020b。介质层2020b能够与介质层2018a或2018b相同。触点2014、2022和MIS 2016(或微型器件2010)之间的空间能够被填充有不同类型的材料，诸如聚合物或介质。此填料能够与2018a和2018b介质层相同。
在图25C中呈现的实施方式中，微型器件由台面结构2010、触点2012、2014和2022及MIS结构2016组成。微型器件2010电极的触点2012和2014在同一表面上。此结构能够简化将所述微型器件集成到受体衬底中的工艺，因为类似的结合或耦合工艺能够被用于MIS触点和微型器件触点两者。为了避免微型器件2010层与MIS 2012栅之间的短路，沉积介质层2020a。到台面层的连接2014-b通过用于触点2014和MIS结构2016的迹线2014-a延伸。
在图25D所示的另一实施方式中，在转移触点2012的迹线下面没有MIS。这里，能够通过图案化与MIS 2016的金属(导电)层相同的层来开发迹线2014-a。
图25E示出了另一实施方式，其中用于MIS电极2022的触点和器件触点(或焊盘)2012中的一个在器件2010的第一侧而用于器件的至少一个触点2014在与器件2010所位于的第一侧不同的侧。
图25F示出了另一实施方式，其中用于MIS电极2022的触点和器件触点(或焊盘)2012中的一个在器件2010的第一侧而用于器件的至少一个触点2014在与器件2010所位于的第一侧不同的侧。这里，MIS触点2022在垂直器件之上。
对于所有实施方式来说可能的是，MIS触点2022部分地位于器件之上，在期间的侧面上或在蚀刻层上。
不同实施方式中的介质层可以是不同层的堆叠。在一种情况下，能够首先使用薄ALD层，然后能够使用PECVD沉积的介质(例如，SiN)层来得到更好的覆盖范围并且避免边缘和拐角处的短路。另外，能够通过能带工程来创建或开发偏置。使用具有不同能带结构的不同层能够创建能够偏置微型器件的边缘(即，侧壁或顶面和底面)的固有电位。另外，这里针对MIS结构呈现的其他偏置和集成方法能够与在同一表面上与电极接触的所述微型器件结构一起使用。
MIS触点2022和微型器件触点2014的位置可以相对于微型器件2010不同。
图26A图示了微型器件2010的顶视图，其中MIS触点2022和微型器件底部触点2014位于其相对侧。
在图26B中，MIS触点2022和微型器件底部触点2014位于微型器件2010的同一侧。在这种情况下，介质层2020a和2020b可以是同一层2020。
在图26C中，MIS触点2022和微型器件底部触点2014位于微型器件2010的两个邻近侧。微型器件2010可以具有其他横截面形状，诸如圆形，并且可以修改前述位置以适应微型器件形状。介质2018和2020可以是不同层的堆叠，并且导电(栅)层可以是金属、任何其他导电材料或不同材料的堆叠。
图26D示出了具有MIS触点2022的微型器件2010的示例性顶视图，然而微型器件触点2014位于器件的不同部分上。这里，导电层2016-a和介质层2016-b形成MIS结构。这里，介质层2018覆盖至少迹线2014-a通过的地方。MIS结构能够位于迹线2014-a下面或在该区域外部。如果在迹线2014下面没有MIS，则介质层2018可以与MIS介质层2016-b相同。在这种情况下，迹线2014也可以与MIS结构的导电层2016-a相同。
图26E示出了另一实施方式，其中用于MIS电极2022及器件2014和2012的触点在一个方向上。
图27至图30中图示的以下实施方式包括光电器件阵列，其中可以通过创建欧姆触点层/导电层的柱并且将分离的焊盘阵列结合到欧姆触点层/导电层来开发像素化。柱可以小于焊盘。可以图案化在欧姆层之后的半导体层中的一些。在一些实施方式中，半导体层的图案化遵循与欧姆层的柱相同的图案。
参考图27A，不同的导电层和有源层2022被沉积在器件衬底2020之上，后面是其他导电层或阻挡层2024被沉积在所述器件衬底之上。第一导电层2024可以是p型、n型或本征的。为了创建像素化器件，第一导电层2024的导电性可以调制成更高性能电连接性的柱。柱可以更小(例如，14至1/10像素尺寸，诸如焊盘2032或更小)，由此至少1至10个、优选2至8个且更优选超过4个柱接触每个触点焊盘2032。在一个实施方式中，柱是介于1nm到100nm之间的立方体。在一种方法中，可以图案化第一导电层2024或这些第一导电层的部分(例如，通过光刻法、冲压和其他方法)。在另一实施方式中，非常薄的柱层2026被沉积在第一导电层2024上，然后理想地退火。退火工艺可以是热的或光学的或它们的组合。可以在环境条件、真空中或者用不同的气体完成退火。在一实施方式中，柱层2026可以包括ITO、金、银、ZnO、Ni或其他材料。可以通过诸如电子束、热或溅射的各种手段来沉积柱层2026。在创建柱2026-i之后，包括焊盘2032并且可以包括驱动电路系统的焊盘衬底2030用柱2026-i结合到表面。结合可以是热压、热/光固化粘合剂或共晶。在一个实施方式中，第一导电层2024可以包括不同的材料。在实施方式中，可以沉积第一导电层2024的部分以包括柱层2026，并且另一部分是结合焊盘2032的部分。例如，在GaN LED的情况下p欧姆触点由Ni和Au组成。在一种情况下，层2026可以包括Ni和Au两者。在另一情况下，层2026包括仅Ni和焊盘2032(例如，在界面处包括Au层)。在结合之后，施加到样品的压力和热将有助于使它们扩散到单独层中并且创建改进的欧姆触点。
焊盘2032之间的空间可以被填充有不同类型的填料以提高结合工艺的可靠性。填料可以包括诸如聚酰胺或热/光退火粘合剂的材料。
随后，可以去除器件衬底2020，并且可以使器件层2022的第二触点层暴露。第二触点层然后可以经历前述工艺步骤(例如，图8至10)中的任一个以提供顶部触点(例如，顶部触点焊盘和/或公共电极的阵列)。或者，器件衬底2020被用作公共电极。
图28图示了其中不同的导电和有源层2022被沉积在衬底2020之上后面是其他导电或阻挡层2024被沉积在所述衬底之上的微型器件结构。第一导电层2024可以是p型、n型或本征的。为了创建像素化器件，第一导电层2024的导电性被调制(例如，形成)为更高性能电连接性的单独柱。柱可以更小(例如，1/10或更小，诸如焊盘2032的像素尺寸)，由此至少2至10个、优选4至8个柱接触每个触点焊盘2032。在优选实施方式中，柱宽介于1nm到100nm之间。在一个实施方式中，可以图案化第一导电层2024或第一导电层2024的部分(例如，通过光刻法、冲压和其他方法)。在另一实施方式中，非常薄的柱层2026可以被沉积在第一导电层2024之上并退火。退火工艺可以是热的、光学的或它们的组合。可以在环境条件、真空或不同的气体中完成退火。在一个实施方式中，柱层2026可以由ITO、金、银、ZnO、Ni或其他金属或导电材料中的任何一种或多种组成。可以通过诸如电子束、热或溅射的几个不同的手段来沉积柱层2026。除了柱2026-i的形成之外，顶部导电层2024也可以被分离(例如，蚀刻)成一组根本不同的导电层柱2024-i。柱2026-i可以作为硬掩模或者可以使用新掩模来蚀刻顶部导电层2024并且形成导电层柱2024-i。例如，在GaN的情况下，柱2026-i可以由Ni组成，Ni是用于(例如，使用电感耦合等离子体(ICP)蚀刻机)蚀刻第一导电(例如，p-GaN)层2024以形成导电层柱2024-i的天然硬掩模。可以部分地或完全地蚀刻第一导电层2024。例如，顶部导电层2024可以包括p层和阻挡层。在此情况下，可以蚀刻p层，而可以单独留下阻挡层。
在创建柱2026-i之后，包括焊盘2032并且可以包括驱动电路系统的衬底2030用柱2026-1结合到表面(图28D)。结合可以是热压、热/光固化粘合剂或共晶。在一个实施方式中，第一导电层2024可以包含不同的材料。在这种情况下，可以沉积第一导电层2024的部分作为柱层2026，并且另一部分可以是结合焊盘2032的部分。例如，对于GaN LED，柱层2026(例如，p-欧姆触点)可以包括Ni和Au中的一种或多种。在一个实施方式中，柱层2026可以包括Ni和Au两者。在另一实施方式中，柱层2026可以包括仅Ni，并且焊盘2032在界面处包括Au层。在结合之后，施加到样品的压力和热将有助于使单独层扩散到并且创建改进的欧姆触点。
参考图28D，在另一实施方式中，可能存在包括未结合到焊盘阵列的冗余柱的柱阵列。对于冗余柱阵列，可以提供用于提高显示器的性能(例如隔离像素)的固定电压2032-2，或者它能够耦合到用于使用冗余柱作为不同功能的电路。在一种情况下，能够将冗余柱用作传感器。传感器可以是图像传感器或运动传感器。在一种情况下，传感器能够检测眼睛(或手)移动。在另一情况下，来自其他柱的像素的光从眼睛反射并且能够用于检测眼睛移动。在一种情况下，能够使用另一光源来消除眼睛并且传感器会检测反射。
随后，可以去除器件衬底2020，并且可以使器件层2022的第二触点层暴露。第二触点层然后可以经历前述工艺步骤(例如，图8至10)中的任一个以提供顶部触点(例如，顶部触点焊盘和/或公共电极的阵列)。或者，器件衬底2020被用作公共电极。
参考图29，替代方法包括图29中的所有上述步骤。参考图27和28，并且进一步包括沉积在柱2024-i之间、柱2024-i的侧壁上或柱2024-i的顶部上的额外钝化层2028。钝化层2028可以包括ALD(例如，介质)层、PECVD(例如，介质)层或聚合物。焊盘2032之间的区域可以被填充不同填料以提高结合工艺的可靠性。填料可以由诸如聚酰胺或热/光退火的粘合剂的各种不同材料组成。
随后，可以去除器件衬底2020，并且可以使器件层2022的第二触点层暴露。第二触点层然后可以经历前述工艺步骤(例如，图8至10)中的任一个以提供顶部触点(例如，顶部触点焊盘和/或公共电极的阵列)。或者，器件衬底2020被用作公共电极。
图30图示了其中可以在器件层2022的第一导电层2024与有源层之间开发额外结构(层)2029的实施方式。也可以在器件层2022之后沉积钝化层2028。钝化层2028可以钝化缺陷2029A中的一些，诸如尾位错。然后，钝化层2028可以被图案化(图30A)或从表面去除(图30B)。之后可以沉积第一导电层2024。钝化层2028可以由ALD、PECVD、有机或聚合物层组成。在另一实施方式中，可以使用诸如氮、氧或氢等离子体的不同等离子体处理来创建表面钝化。
根据一个实施方式，可以提供一种光电器件。所述光电器件可以包括：焊盘衬底，所述焊盘衬底包括连接到驱动电路的焊盘阵列；沉积在衬底上的器件层结构，其中所述器件层结构包括多个有源层和导电层；以及形成在第一导电层的至少一部分上的柱层，其中所述柱层被图案化成柱阵列以创建像素化微型器件，并且其中所述柱阵列被结合到所述焊盘阵列。
根据另外的实施方式，柱可以在尺寸上比焊盘小。
根据又一实施方式，可以图案化第一导电层的至少一部分。第一导电层的图案化可以遵循与柱层的图案化相同的图案。
根据一些实施方式，柱阵列可以包括未结合到焊盘阵列的冗余柱。可以向冗余柱提供固定电压或者将电路耦合到冗余柱以提高器件的性能。冗余柱可以包括以下传感器之一：图像传感器或用于检测移动的运动传感器。
根据又一实施方式，该方法可以进一步包括在柱之间、在柱的侧壁上或在柱之上沉积钝化层。钝化层包括ALD层、PECVD层或聚合物中的一个。柱层的材料包括以下项中的一种：ITO、金、银、ZnO和Ni，并且焊盘之间的空间被填充有填料材料以增强结合。填料材料包括聚酰胺或热/光退火的粘合剂。
根据一些实施方式，柱阵列与焊盘阵列之间的结合可以是以下项中的一种：热压结合、热结合、光学结合和共晶结合。可以进一步在结合到焊盘阵列的柱阵列之间施加压力或热以增强结合。
根据一个实施方式，一种制作光电子器件的方法包括：在衬底上形成包括多个有源层和导电层的器件层结构；在第一导电层的至少一部分上形成柱层，其中所述柱层被图案化成柱阵列以创建像素化微型器件；以及将包括连接到驱动电路的焊盘阵列的焊盘衬底结合到所述柱阵列的顶面。
根据另外的实施方式，柱在尺寸上比焊盘小。可以图案化第一导电层的至少一部分。柱阵列可以包括未结合到焊盘阵列的冗余柱。可以向冗余柱提供固定电压或者将电路耦合到冗余柱以提高器件的性能并且冗余柱可以包括以下传感器之一：图像传感器或用于检测移动的运动传感器。
虽然本公开易于进行各种修改和替代形式，但特定实施方式或实施方案已通过示例的方式在附图中示出并且在本文中详细地描述。然而，应该理解，本公开不旨在限于所公开的特定形式。相反，本公开将涵盖落入由所附权利要求限定的本发明的精神和范围内的所有修改、等同物和替代方案。

Claims (20)

1.一种光电器件，所述光电器件包括：
焊盘衬底，所述焊盘衬底包括连接到驱动电路的焊盘阵列；
沉积在衬底上的器件层结构，其中所述器件层结构包括多个有源层和导电层；以及
形成在第一导电层的至少一部分上的柱层，其中所述柱层被图案化成柱阵列以创建像素化微型器件，并且其中所述柱阵列被结合到所述焊盘阵列。
2.根据权利要求1所述的光电器件，其中所述柱在尺寸上比所述焊盘小。
3.根据权利要求1所述的光电器件，其中所述第一导电层的所述部分被图案化。
4.根据权利要求3所述的光电器件，其中所述第一导电层的图案化遵循与所述柱层的图案化相同的图案。
5.根据权利要求1所述的光电器件，其中所述柱阵列包括未结合到所述焊盘阵列的冗余柱。
6.根据权利要求5所述的光电器件，其中固定电压被提供给所述冗余柱或者电路被耦合到所述冗余柱以提高所述器件的性能。
7.根据权利要求5所述的光电器件，其中所述冗余柱包括以下传感器之一：图像传感器或用于检测移动的运动传感器。
8.根据权利要求1所述的光电器件，还包括
在所述柱之间、在所述柱的侧壁上或在所述柱之上沉积的钝化层。
9.根据权利要求1所述的光电器件，其中所述钝化层包括ALD层、PECVD层或聚合物中的一个。
10.根据权利要求2所述的光电器件，其中所述柱层的材料包括以下项中的一种：ITO、金、银、ZnO和Ni。
11.根据权利要求1所述的光电器件，其中所述焊盘之间的空间被填充有填料材料以增强结合。
12.根据权利要求11所述的光电器件，其中所述填料材料包括聚酰胺或热/光退火的粘合剂。
13.根据权利要求1所述的光电器件，其中所述柱阵列与所述焊盘阵列之间的所述结合是以下项中的一种：热压结合、热结合、光学结合和共晶结合。
14.根据权利要求1所述的光电器件，其中在结合到所述焊盘阵列的所述柱阵列之间进一步施加压力或热以增强结合。
15.一种制作光电子器件的方法，所述方法包括：
在衬底上形成包括多个有源层和导电层的器件层结构；
在第一导电层的至少一部分上形成柱层，其中所述柱层被图案化成柱阵列以创建像素化微型器件；以及
将包括连接到驱动电路的焊盘阵列的焊盘衬底结合到所述柱阵列的顶面。
16.根据权利要求15所述的方法，其中所述柱在尺寸上比所述焊盘小。
17.根据权利要求15所述的方法，其中所述第一导电层的所述至少一部分被图案化。
18.根据权利要求15所述的方法，其中所述柱阵列包括未结合到所述焊盘阵列的冗余柱。
19.根据权利要求15所述的方法，其中固定电压被提供给所述冗余柱或者电路被耦合到所述冗余柱以提高所述器件的性能。
20.根据权利要求15所述的方法，其中所述冗余柱包括以下传感器之一：图像传感器或用于检测移动的运动传感器。
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