CN113824322A - 调制开关变换器的稳频电路及方法 - Google Patents

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CN113824322A CN202111163781.2A CN202111163781A CN113824322A CN 113824322 A CN113824322 A CN 113824322A CN 202111163781 A CN202111163781 A CN 202111163781A CN 113824322 A CN113824322 A CN 113824322A
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Abstract

本申请提供的调制开关变换器的稳频电路及方法，分频电路将开关变换器的开关频率信号的频率分频后得到时钟信号。片上固定延时电路产生由片上无源器件决定的固定延时。计数器逻辑和电容阵列比较分频后的时钟信号的周期和固定延时的时间长短，通过数字的方式调节计数器的输出并进而改变电容阵列的大小，进而调节开关变换器的导通时间，实现了调制开关变换器开关频率的稳定。本申请中所述调制开关变换器的稳频电路及方法基于固定延时而不需要参考时钟来实现频率稳定，省掉了片外时钟或者片上时钟产生电路，降低了成本，且稳定性高，不需要复杂的环路设计，鲁棒性强。

Description

调制开关变换器的稳频电路及方法
技术领域
本申请涉及开关变换器的控制和电源管理技术领域，尤其是涉及一种调制开关变换器的稳频电路及方法。
背景技术
与采用脉冲宽度调制(Pulse Width Modulation，PWM)的电压或者电流模式的开关变换器相比，采用恒定导通时间(constant on-time，COT)调制的开关变换器不需要复杂和占面积的Type II或者Type III补偿，具有电路结构简单、瞬态响应快、可以实现连续导通模式(Continuous Conduction Mode，CCM)和断续导通模式(Discontinuous ConductionMode，DCM)两种模式的无缝切换等优点，在电源管理类芯片中已经得到广泛采用。
但传统COT调制的开关变换器的开关频率会受到负载电流、比较器和控制器的延迟、功率管的导通电阻等的影响，因此需要更加准确的稳定开关频率的电路及方法。
发明内容
基于此，有必要针对上述技术问题，提供一种调制开关变换器的稳频电路及方法。
一种调制开关变换器的稳频电路，包括：分频电路，所述分频电路第一端用于输入开关变换器的开关频率信号，所述分频电路用于将开关变换器的开关频率信号的频率分频后得到时钟信号；片上固定延时电路，所述片上固定延时电路的第一端与所述分频电路的第二端连接，所述片上固定延时电路用于产生由片上无源器件确定的固定延时；计数器逻辑和电容阵列，所述计数器逻辑和电容阵列与所述片上固定延时电路连接，所述计数器逻辑和电容阵列用于比较所述时钟信号的周期和所述固定延时的时间，并根据比较结果调节计数器的输出以改变电容阵列的大小；导通时间产生电路，所述导通时间产生电路与所述计数器逻辑和电容阵列连接，所述导通时间产生电路用于产生开关变换器的导通时间。
在一个实施例中，所述分频电路包括多个D触发器，所述多个D触发器级联。
在一个实施例中，所述片上固定延时电路包括基准电流产生电路、电流镜、第一电容和第二晶体管，所述电流镜分别与所述基准电流产生电路、所述第一电容和所述第二晶体管连接，所述基准电流产生电路产生大小与电源无关的基准电流，所述基准电流通过K：1的所述电流镜镜像后给所述第一电容进行充电，所述基准电流通过K：K的所述电流镜镜像后为所述第二晶体管提供偏置。
在一个实施例中，所述片上固定延时电路还包括第一逻辑电路，所述第一逻辑电路的第一端与所述分频电路的第二端连接，所述第一电容的两端之间连接开关，所述第一逻辑电路123的第二端与所述第一电容两端之间的开关连接。
在一个实施例中，所述调制开关变换器的稳频电路还包括第二逻辑电路，所述第二逻辑电路的第一端与所述分频电路的第二端连接，所述第二逻辑电路的第二端与所述计数器逻辑和电容阵列连接。
在一个实施例中，所述计数器逻辑和电容阵列包括：第一RS锁存器和第二RS锁存器，所述片上固定延时电路的第二端和第三端分别与所述第一RS锁存器和所述第二RS锁存器的第一端连接，所述时序逻辑电路的第二端分别与所述第一RS锁存器和所述第二RS锁存器的第二端连接。
在一个实施例中，所述计数器逻辑和电容阵列还包括：计数器和电容阵列，所述第一RS锁存器的第三端与所述计数器的第一端连接，所述第二RS锁存器的第三端与所述计数器的第二端连接。
在一个实施例中，所述电容阵列包括多个电容与多个开关，所述计数器的第三端分别通过所述多个开关与所述多个电容连接，所述计数器的输出信号控制所述多个开关的闭合与断开，以控制所述电容阵列的大小。
在一个实施例中，所述导通时间产生电路包括：电流源、第二电容和比较器，所述第二电容的第一端分别与所述比较器负输入端、所述电容阵列和所述电流源连接，所述电流源对所述第二电容和所述电容阵列进行充电，所述第二电容的第一端和第二端之间连接开关，所述比较器的正输入端连接参考电压。
一种调制开关变换器的稳频方法，应用于稳频电路，所述稳频电路包括分频电路、片上固定延时电路、计数器逻辑和电容阵列和导通时间产生电路，所述分频电路第一端用于输入开关变换器的开关频率信号，所述片上固定延时电路的第一端与所述分频电路的第二端连接，所述计数器逻辑和电容阵列与所述片上固定延时电路和所述分频电路连接，所述导通时间产生电路与所述计数器逻辑和电容阵列连接，其特征在于，所述方法包括：
所述分频电路将开关变换器的开关频率信号的频率分频后得到时钟信号，并且将与开关变换器的输入、输出电压相关的占空比变为恒定值；
所述片上固定延时电路产生由片上无源器件确定的固定延时；
所述计数器逻辑和电容阵列比较所述时钟信号的周期和所述固定延时的时间，根据比较结果调节计数器的输出以改变电容阵列的大小；
所述导通时间产生电路产生开关变换器的导通时间，所述导通时间随着所述电容阵列中电容变化。
本申请提供的所述调制开关变换器的稳频电路，分频电路第一端用于输入开关变换器的开关频率信号，片上固定延时电路的第一端与所述分频电路的第二端连接，计数器逻辑和电容阵列与片上固定延时电路连接，导通时间产生电路与计数器逻辑和电容阵列连接。分频电路将开关变换器的开关频率信号的频率分频后得到时钟信号。片上固定延时电路产生由片上无源器件决定的固定延时。计数器逻辑和电容阵列比较分频后的时钟信号的周期和固定延时的时间长短，通过数字的方式调节计数器的输出并进而改变电容阵列的大小，进而调节开关变换器的导通时间，实现了调制开关变换器开关频率的稳定。本申请中所述调制开关变换器的稳频电路基于固定延时而不需要参考时钟来实现频率稳定，省掉了片外时钟或者片上时钟产生电路，降低了成本，且稳定性高，不需要复杂的环路设计，鲁棒性强。
附图说明
图1是传统技术中COT调制Buck变换器的示意图。
图2是传统技术中的与输入电压成反比的导通时间产生电路示意图。
图3是一实施例中调制开关变换器的稳频电路示意图。
图4是一实施例中分频电路示意图。
图5是一实施例中片上固定延时电路示意图。
图6是一实施例中片上固定延时电路关键信号的波形图。
图7是另一实施例中片上固定延时电路关键信号的波形图。
附图标号说明：
稳频电路10、分频电路110、片上固定延时电路120、基准电流产生电路121、电流镜122、第一逻辑电路123、计数器逻辑和电容阵列130、导通时间产生电路140、第二逻辑电路150。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似改进，因此本申请不受下面公开的具体实施的限制。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
图1为传统技术中COT调制Buck变换器的示意图。当输出电压Vout由于负载的消耗变低的时候，输出比较器从0到1跳变，此跳变信号触发导通时间产生电路，并使得Buck变换器的功率开关管开通一个由导通时间产生电路所决定的固定时间，从而使输出电压Vout上升。然后Buck变换器的功率开关管关断。当输出比较器的跳变信号再次改变的时候，进入下一个循环周期。但是申请人研究发现，图1由于没有固定的时钟信号来触发开通和关断功率开关管，COT调制的开关变换器的开关频率会受到输入电压Vin、输出电压Vout、负载电流、比较器和控制器的延迟、功率开关管的导通电阻等影响，开关频率可能发生较大变化。而开关变换器的开关频率需要稳定在某一数值上，减少对其他电子设备的电磁干扰。
Buck变换器在连续导通模式(Continuous Conduction Mode，CCM)的条件下，输出电压Vout＝D×Vin＝ton/Ts×Vin，其中TS是开关周期，ton是导通时间，D是导通时间/固定开关周期的比例系数。如果导通时间ton可以随着Vin改变且成反比变化，那么在输出电压Vout不变情况下，开关周期Ts不变。开关频率是开关周期Ts的倒数，开关周期Ts不变，就可以实现开关频率与输入电压无关。
图2是传统技术的导通时间产生电路示意图。将输入电压Vin采样，然后将输入电压Vin转换为电流信号，比例系数为k。当触发信号给出一个脉冲时，电容C2放电，比较器CMP输出高电平，正比于输入电压Vin的电流开始对电容C2进行充电，当电容C2上的电压达到参考电压Vctrl后，比较器CMP输出变低。比较器CMP负输入端的电容c2从0充电到参考电压Vctrl的时间长短决定了恒定导通时间的大小。ton＝(Vctrl×C)/(k×Vin)，C为电容C2充电所需的时间，导通时间ton反比于输入电压Vin。计算得到开关变换器的开关周期为Ts＝(Vctrl×C)/(k×Vout)，开关周期为Ts与输入电压Vin无关。在COT控制架构里面，每一个固定的导通时间都对应一个固定的开关周期，开关变换器的开关频率与输入电压无关，从而稳定了开关频率。但是，考虑到非线性、不匹配等电路的各种非理想因素，图2中导通时间产生电路最终得到的开关频率也还是会受到输入电压Vin的影响。开关频率依旧会受到负载电流、比较器和控制器的延迟、功率管的导通电阻等的影响，因此需要更加准确的稳定开关频率的电路与方法，通过调整导通时间将开关频率再次稳定回来。
采用锁相环(PLL，Phase-locked loop)通过比较一固定参考时钟和开关变换器的开关频率的频率和相位的差别，进而通过电荷泵和低通滤波器产生相应的控制电压。图2中参考电压Vctrl为受到PLL控制的可变电压，从而自动调节产生的导通时间的大小，来保证开关变换器的开关频率的稳定。申请人研究发现，采用锁相环的方法精度较高，但是需要设计相应的PLL环路，同时也需要一个固定的参考时钟，实现成本较高。因此，申请人提出了一种调制开关变换器的稳频电路与方法解决上述问题。
参见图3，本申请实施例提供一种调制开关变换器的稳频电路。所述稳频电路10包括分频电路110、片上固定延时电路120、计数器逻辑和电容阵列130和导通时间产生电路140。所述分频电路110第一端用于输入开关变换器的开关频率信号。所述分频电路110用于将开关变换器的开关频率信号的频率分频后得到时钟信号。所述时钟信号从所述分频电路110的第二端输出。所述片上固定延时电路120的第一端与所述分频电路110的第二端连接。所述片上固定延时电路120用于产生由片上无源器件确定的固定延时。所述计数器逻辑和电容阵列130与所述片上固定延时电路120连接。所述计数器逻辑和电容阵列130用于比较所述时钟信号的周期和所述固定延时的时间，并根据比较结果调节计数器的输出以改变电容阵列的大小。所述导通时间产生电路140与所述计数器逻辑和电容阵列130连接，所述导通时间产生电路140用于产生开关变换器的导通时间。当电容阵列的大小改变时，所述导通时间改变。
本实施例的所述调制开关变换器的稳频电路是一种基于片上固定延时的COT调制开关变换器的稳频电路。比较分频后的时钟信号和芯片内部产生的受工艺、电源电压、温度等影响较小的固定延时的大小，通过数字的方式调节计数器的输出并进而改变电容阵列的大小，进而调节开关变换器的导通时间，实现了调制开关变换器开关频率的稳定。本实施例的所述调制开关变换器的稳频电路不需要额外的参考时钟，具有稳定性高、设计简单、成本低、易于实现等优点。
参见图4，在一个实施例中，所述分频电路110包括多个D触发器。所述多个D触发器级联。即所述多个D触发器前后多级联在一起，前面一级D触发器的输出是后面一级D触发器的输入，称为级联。所述分频电路110的第一端输入开关变换器的开关频率信号fSW。所述分频电路110可以包括N个D触发器。每一级D触发器可以将此级D触发器的输入信号的频率降为一半且占空比是50％。所述分频电路110第二端输出的时钟信号clk的频率为第一端输入开关变换器的开关频率信号fSW频率的1/2N，并且将与开关变换器的输入、输出电压相关的占空比变为恒定的50％。所述时钟信号clk的占空比为50％，所述时钟信号clk高电平与低电平的持续时间相同。所述计数器逻辑和电容阵列130在每一个时钟信号clk的周期可以调节1次。N越大，分频之后的时钟信号clk的周期越大，开关频率调节变慢。N可以为2或3或4。
参见图5，在一个实施例中，所述片上固定延时电路120包括基准电流产生电路121、电流镜122、第一电容C1和第二晶体管MN2。所述基准电流产生电路121产生大小与电源无关的基准电流。所述基准电流产生电路121包括第一晶体管MN1和电阻R。所述基准电流的大小由所述第一晶体管MN1和所述电阻R决定，
Figure BDA0003290702930000091
其中，VGS,N1代表所述第一晶体管MN1的栅极和源级之间的电压差。所述电流镜122与所述基准电流产生电路121连接。所述电流镜122与所述第一电容C1连接。所述电流镜122与所述第二晶体管MN2连接。所述电流镜122包括3个比例为K：1：K的P型MOS管，K为放大系数。所述基准电流通过K：1的所述电流镜122镜像后给所述第一电容C1进行充电。所述基准电流通过K：K的所述电流镜122镜像后为所述第二晶体管MN2提供偏置。
所述第一晶体管MN1和所述第二晶体管MN2可以是片上严格匹配的MOS管，即两个MOS管的尺寸之比为1:1,在画版图时通过共质心版图的形式保证它们之间的匹配性。当所述第一晶体管MN1和所述第二晶体管MN2的栅源电压相等时，所述第二晶体管MN2的输出发生翻转。本实施例中所述片上固定延时电路120采用所述第二晶体管MN2作为单管比较器替代复杂的比较器模块，也通过所述第一晶体管MN1和所述第二晶体管MN2的严格匹配保证了产生的固定延时只与片上电阻和电容等无源器件相关，具有高精准度、低成本等优点。
在一个实施例中，所述片上固定延时电路120还包括第一逻辑电路123。所述第一逻辑电路123的第一端与所述分频电路110的第二端连接。所述第一电容C1的两端之间连接开关。所述第一电容C1的两端之间的开关可以为一个MOS管。所述第一逻辑电路123的第二端与所述第一电容C1两端之间的开关连接。所述第一逻辑电路123包括两输入与门、反相器链与一个电容。所述第一逻辑电路123的第一端输入所述时钟信号clk。所述时钟信号clk通过所述第一逻辑电路123后改变为第一脉冲信号clk_1后从所述第一逻辑电路123的第二端输出。当所述时钟信号clk为高电平时，所述片上固定延时电路120进行复位。当所述时钟信号clk为低电平时，基准电流通过所述电流镜122镜像后对所述第一电容C1进行充电。
当所述时钟信号clk的下降沿到来后，所述第一脉冲信号clk_1变为0。所述第一电容C1两端的开关关断，基准电流通过所述电流镜122镜像后对所述第一电容C1进行充电，所述第一电容C1两端的电压从0开始线性上升。当所述第一电容C1两端的电压变化到VGS,N1时，所述第二晶体管MN2产生的电流和其偏置电流相等，所述第二晶体管MN2输出发生翻转，所述片上固定延时电路120的输出信号result变化。所述第一电容C1两端的电压从0变化到VGS,N1的时间决定了所述固定延时的大小。所述固定延时的大小为td_set＝K×RC1。本实施例所述片上固定延时电路120产生的所述固定延时在时间常数RC1的基础上引入了一个乘数K，在不增大电阻和电容的前提下增大了产生的所述固定延时的大小，从而节约了芯片面积。
参见图6和图7，VGS,N1为所述第一晶体管MN1的栅极和源级之间的电压差，VGS,N2为所述第二晶体管MN2的栅极和源级之间的电压差。若所述时钟信号clk为低电平的持续时间大于所述固定延时，在所述时钟信号clk上升沿到来的时刻，所述第二晶体管MN2的输出已经发生翻转，输出信号result＝0，result_bar＝1。若所述时钟信号clk为低电平的持续时间小于所述固定延时，在所述时钟信号clk上升沿到来的时刻，所述第二晶体管MN2的输出尚未发生翻转，输出信号result＝1，result_bar＝0。而且，所述第一逻辑电路123中的电容使得在所述时钟信号clk上升沿到来的时刻，所述第一脉冲信号clk_1需要经过一个持续时间为td的延时到达上升沿，此时所述片上固定延时电路120进行复位。在延时td时间段内输出信号result和result_bar不会发生变化，方便后续所述片上固定延时电路120对输出信号进行采样。
在一个实施例中，所述稳频电路10还包括第二逻辑电路150。所述第二逻辑电路150的第一端与所述分频电路110的第二端连接。所述第二逻辑电路150的第二端与所述计数器逻辑和电容阵列130连接。所述第二逻辑电路150包括两输入与门、反相器链与一个电容。所述第二逻辑电路150的第一端输入所述时钟信号clk。所述时钟信号clk通过所述第二逻辑电路150后改变为第二脉冲信号clk_2后从所述第二逻辑电路150的第二端输出。所述第二脉冲信号clk_2在所述时钟信号clk的上升沿到来时产生持续时间为td的低电平，其余时间所述第二脉冲信号clk_2都为高电平。
在一个实施例中，所述计数器逻辑和电容阵列130包括第一RS锁存器RS1和第二RS锁存器RS2。所述片上固定延时电路120的第二端和第三端分别与所述第一RS锁存器RS1和所述第二RS锁存器RS2的第一端连接。所述片上固定延时电路120的第二端result与所述第一RS锁存器RS1的第一端S连接。所述片上固定延时电路120的第三端result_bar与所述第二RS锁存器RS2的第一端S连接。所述时序逻辑电路150的第二端分别与所述第一RS锁存器RS1和所述第二RS锁存器RS2的第二端R连接。所述第二脉冲信号clk_2从所述第一RS锁存器RS1和所述第二RS锁存器RS2的高电平有效的R端输入。所述片上固定延时电路120的输出信号result从所述第一RS锁存器RS1的S端输入。所述片上固定延时电路120的输出信号result_bar从所述第二RS锁存器RS2的S端输入。当所述第二脉冲信号clk_2为高电平时，所述第一RS锁存器RS1和所述第二RS锁存器RS2的输出始终为0。在所述分频电路110输出的所述时钟信号clk的上升沿到来时，所述第二脉冲信号clk_2也出现短暂的低电平，用来对所述片上固定延时电路120的输出信号进行采样。在所述第二脉冲信号clk_2为低电平的时间段内，所述片上固定延时电路120的输出信号result和result_bar才可以对所述第一RS锁存器RS1和所述第二RS锁存器RS2进行复位。
在一个实施例中，所述计数器逻辑和电容阵列130还包括计数器和电容阵列。所述第一RS锁存器RS1的第三端Q与所述计数器的第一端UP连接。所述第二RS锁存器RS2的第三端Q与所述计数器的第二端DN连接。所述计数器可以为6-bit计数器。所述计数器的第一端UP为决定向上计数的时钟信号输入端。所述计数器的第二端DN为决定向下计数的时钟信号输入端。所述计数器的第一端UP和所述计数器的第二端DN都为上升沿触发。
在一个实施例中，所述电容阵列包括多个电容与多个开关。所述计数器的第三端分别通过所述多个开关与所述多个电容连接。所述计数器的输出信号控制所述多个开关的闭合与断开，以控制所述电容阵列的大小。所述电容阵列可以包括6个电容。所述6个电容的大小可以为分别为C0、2C0、4C0、8C0、16C0、32C0，所述6个电容的大小之和与第二电容1/2C2的大小相同。所述多个开关可以为图3中的Q0、Q1、Q2、Q3、Q4、Q5。所述计数器的6个输出Q[0:5]可以分别作为所述电容阵列中多个开关的控制信号。当所述计数器的某一位为1时，其控制的开关开通，该开关相连接的电容连接到电路中，所述电容阵列的输出电容变大。当计数器的某一位为0的时候，其控制的开关关断，该开关相连接的电容与电路断开连接，所述电容阵列的输出电容变小。所述电容阵列的最小输出电容为0，最大输出电容为0.5C2，变化的步长为C0。
在一个实施例中，所述导通时间产生电路140包括电流源、第二电容和比较器。所述第二电容1/2C2的第一端分别与所述比较器CMP负输入端、所述电容阵列和所述电流源连接。所述电流源的大小与开关变换器的输入电压Vin成正比，比例系数为k。所述电流源用于对所述第二电容1/2C2和所述电容阵列进行充电。所述第二电容1/2C2的第一端和第二端之间连接开关。所述第二电容1/2C2两端的开关可以为MOS管。由一个触发信号决定该开关的开通与关断，从而决定恒定导通时间的产生或者复位。所述比较器CMP的正输入端连接参考电压Vctrl。所述参考电压Vctrl的大小固定不变。
所述比较器CMP负输入端的有效电容包括可以改变大小的电容阵列以及固定大小为0.5C2的所述第二电容。当触发信号给出一个脉冲时，所述有效电容放电，所述比较器CMP输出高电平。而后，正比于输入电压Vin的电流开始对所述有效电容进行充电，当所述有效电容上电压达到所述参考电压Vctrl后，所述比较器CMP输出变低。所述比较器CMP负输入端的所述有效电容从0充电到参考电压Vctrl的时间长短决定了开关变换器的导通时间的大小。所述稳频电路10通过调节计数器的输出来改变所述有效电容的大小，从而调节导通时间的大小，以最终实现开关变换器的开关频率的稳定。
在所述时钟信号clk为低电平的持续时间大于固定延时的情况下，在所述时钟信号clk上升沿到来的时刻，所述第二晶体管MN2的输出已经发生翻转，此时result＝0，result_bar＝1。所述第一RS锁存器RS1的输出继续保持为0，而所述第二RS锁存器RS2的输出产生了上升沿。由于所述第二RS锁存器RS2的输出Q连接到所述计数器决定向下计数的第二端DN，导致所述计数器决定向下计数，从而减小了所述电容阵列的输出电容。所述电容阵列输出电容的减小，导致导通时间减小，从而使得偏大的开关周期得到降低。
反之，在所述时钟信号clk为低电平的持续时间大于固定延时的情况下，在所述时钟信号clk上升沿到来的时刻，所述第二晶体管MN2的输出尚未发生翻转，此时输出信号继续保持result＝1，result_bar＝0。所述第一RS锁存器RS1的输出产生了上升沿，而所述第二RS锁存器RS2的输出继续保持为0。并且由于所述第一RS锁存器RS1的输出Q连接到所述计数器决定向上计数的第一端UP，导致所述计数器决定向上计数，从而增大了所述电容阵列的输出电容。所述电容阵列输出电容的增大，导致导通时间增大，从而使得偏小的开关周期得到增加。
本实施中开关变换器的开关周期稳定在Ts＝td_set×2N×2，其中，td_set是所述片上固定延时电路120所确定的固定延时。2N是所述分频电路110的N次分频带来的比例系数。而乘以2是因为所述片上固定延时电路120所比较的是所述时钟信号clk为低电平的持续时间长短，不是一个完整的周期，而且分频之后所述时钟信号clk的占空比为恒定的50％。另外，虽然在电流为固定电流的情况下，通过调节电容的大小可以也把开关频率稳定下来，但是所述电容阵列部分需要发生较大的变化，从而需要较长的调节时间。在保留与输入电压Vin成正比的充电电流的情况下，当输入电压Vin发生变化的时候，所述电容阵列不需要调整或者仅仅需要很小范围的变化即可保证开关频率的稳定。
本申请实施例还提供一种调制开关变换器的稳频方法。所述调制开关变换器的稳频方法应用于稳频电路10。所述稳频电路10包括分频电路110、片上固定延时电路120、计数器逻辑和电容阵列130和导通时间产生电路140。所述分频电路110第一端用于输入开关变换器的开关频率信号。所述片上固定延时电路120的第一端与所述分频电路110的第二端连接。所述计数器逻辑和电容阵列130与所述片上固定延时电路120和所述分频电路110连接。所述导通时间产生电路140与所述计数器逻辑和电容阵列130连接。
所述调制开关变换器的稳频方法包括：
S10，所述分频电路110将开关变换器的开关频率信号的频率分频后得到时钟信号，并且将与开关变换器的输入、输出电压相关的占空比变为恒定值；
S20，所述片上固定延时电路120产生由片上无源器件确定的固定延时；
S30，所述计数器逻辑和电容阵列130比较所述时钟信号的周期和所述固定延时的时间，并根据比较结果调节计数器的输出以改变电容阵列的大小；
S40，所述导通时间产生电路140产生开关变换器的导通时间，所述导通时间随着所述电容阵列中电容大小的改变而改变变化。
在所述S10中，所述分频电路110可以包括N个D触发器。每一级D触发器可以将此级D触发器的输入信号的频率降为一半且占空比是50％。所述分频电路110第二端输出的时钟信号clk的频率为第一端输入开关变换器的开关频率信号fSW频率的1/2N，并且将与开关变换器的输入、输出电压相关的占空比变为恒定的50％。N可以为2或3或4。
在所述S20中，所述片上固定延时电路120包括基准电流产生电路121、电流镜122、第一电容C1和第二晶体管MN2。所述基准电流产生电路121产生大小与电源无关的基准电流。所述基准电流产生电路121包括第一晶体管MN1和电阻R。所述基准电流的大小由所述第一晶体管MN1和所述电阻R决定。所述基准电流通过K：1的所述电流镜122镜像后给所述第一电容C1进行充电。所述基准电流通过K：K的所述电流镜122镜像后为所述第二晶体管MN2提供偏置。所述第一电容C1两端的电压从0变化到VGS,N1的时间决定了所述固定延时的大小。所述固定延时的大小为td_set＝K×RC1。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种调制开关变换器的稳频电路，其特征在于，包括：
分频电路(110)，所述分频电路(110)第一端用于输入开关变换器的开关频率信号，所述分频电路(110)用于将开关变换器的开关频率信号的频率分频后得到时钟信号；
片上固定延时电路(120)，所述片上固定延时电路(120)的第一端与所述分频电路(110)的第二端连接，所述片上固定延时电路(120)用于产生由片上无源器件确定的固定延时；
计数器逻辑和电容阵列(130)，所述计数器逻辑和电容阵列(130)与所述片上固定延时电路(120)连接，所述计数器逻辑和电容阵列(130)用于比较所述时钟信号的周期和所述固定延时的时间，并根据比较结果调节计数器的输出以改变电容阵列的大小；
导通时间产生电路(140)，所述导通时间产生电路(140)与所述计数器逻辑和电容阵列(130)连接，所述导通时间产生电路(140)用于产生开关变换器的导通时间。
2.如权利要求1所述的调制开关变换器的稳频电路，其特征在于，所述分频电路(110)包括多个D触发器，所述多个D触发器级联。
3.如权利要求2所述的调制开关变换器的稳频电路，其特征在于，所述片上固定延时电路(120)包括基准电流产生电路(121)、电流镜(122)、第一电容和第二晶体管，所述电流镜(122)分别与所述基准电流产生电路(121)、所述第一电容和所述第二晶体管连接，所述基准电流产生电路(121)产生大小与电源无关的基准电流，所述基准电流通过K：1的所述电流镜(122)镜像后给所述第一电容进行充电，所述基准电流通过K：K的所述电流镜(122)镜像后为所述第二晶体管提供偏置。
4.如权利要求3所述的调制开关变换器的稳频电路，其特征在于，所述片上固定延时电路(120)还包括第一逻辑电路(123)，所述第一逻辑电路(123)的第一端与所述分频电路(110)的第二端连接，所述第一电容的两端之间连接开关，所述第一逻辑电路(123)的第二端与所述第一电容两端之间的开关连接。
5.如权利要求4所述的调制开关变换器的稳频电路，其特征在于，还包括第二逻辑电路(150)，所述第二逻辑电路(150)的第一端与所述分频电路(110)的第二端连接，所述第二逻辑电路(150)的第二端与所述计数器逻辑和电容阵列(130)连接。
6.如权利要求5所述的调制开关变换器的稳频电路，其特征在于，所述计数器逻辑和电容阵列(130)包括：第一RS锁存器和第二RS锁存器，所述片上固定延时电路(120)的第二端和第三端分别与所述第一RS锁存器和所述第二RS锁存器的第一端连接，所述时序逻辑电路(150)的第二端分别与所述第一RS锁存器和所述第二RS锁存器的第二端连接。
7.如权利要求6所述的调制开关变换器的稳频电路，其特征在于，所述计数器逻辑和电容阵列(130)还包括：计数器和电容阵列，所述第一RS锁存器的第三端与所述计数器的第一端连接，所述第二RS锁存器的第三端与所述计数器的第二端连接。
8.如权利要求7所述的调制开关变换器的稳频电路，其特征在于，所述电容阵列包括多个电容与多个开关，所述计数器的第三端分别通过所述多个开关与所述多个电容连接，所述计数器的输出信号控制所述多个开关的闭合与断开，以控制所述电容阵列的大小。
9.如权利要求8所述的调制开关变换器的稳频电路，其特征在于，所述导通时间产生电路(140)包括：电流源、第二电容和比较器，所述第二电容的第一端分别与所述比较器负输入端、所述电容阵列和所述电流源连接，所述电流源用于对所述第二电容和所述电容阵列进行充电，所述第二电容的第一端和第二端之间连接开关，所述比较器的正输入端连接参考电压。
10.一种调制开关变换器的稳频方法，应用于稳频电路(10)，所述稳频电路(10)包括分频电路(110)、片上固定延时电路(120)、计数器逻辑和电容阵列(130)和导通时间产生电路(140)，所述分频电路(110)第一端用于输入开关变换器的开关频率信号，所述片上固定延时电路(120)的第一端与所述分频电路(110)的第二端连接，所述计数器逻辑和电容阵列(130)与所述片上固定延时电路(120)和所述分频电路(110)连接，所述导通时间产生电路(140)与所述计数器逻辑和电容阵列(130)连接，其特征在于，所述方法包括：
所述分频电路(110)将开关变换器的开关频率信号的频率分频后得到时钟信号，并且将与开关变换器的输入、输出电压相关的占空比变为恒定值；
所述片上固定延时电路(120)产生由片上无源器件确定的固定延时；
所述计数器逻辑和电容阵列(130)比较所述时钟信号的周期和所述固定延时的时间，并根据比较结果调节计数器的输出以改变电容阵列的大小；
所述导通时间产生电路(140)产生开关变换器的导通时间，所述导通时间随着所述电容阵列中电容变化。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140354250A1 (en) * 2013-05-28 2014-12-04 Chengdu Monolithic Power Systems Co., Ltd. High efficient control circuit for buck-boost converters and control method thereof
CN105978303A (zh) * 2016-06-29 2016-09-28 成都芯源系统有限公司 恒定导通时间控制的开关变换器及其自动校准方法
US20200310475A1 (en) * 2019-04-01 2020-10-01 Texas Instruments Incorporated On-time timer circuit with external clock for switching converter control
CN113037215A (zh) * 2019-12-24 2021-06-25 炬芯科技股份有限公司 一种晶振控制电路及电子设备

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140354250A1 (en) * 2013-05-28 2014-12-04 Chengdu Monolithic Power Systems Co., Ltd. High efficient control circuit for buck-boost converters and control method thereof
CN105978303A (zh) * 2016-06-29 2016-09-28 成都芯源系统有限公司 恒定导通时间控制的开关变换器及其自动校准方法
US20200310475A1 (en) * 2019-04-01 2020-10-01 Texas Instruments Incorporated On-time timer circuit with external clock for switching converter control
CN113037215A (zh) * 2019-12-24 2021-06-25 炬芯科技股份有限公司 一种晶振控制电路及电子设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YANGJUN XU ET AL.: "Constant Frequency Turn-On Time Control Dynamic Voltage Scaling Boost Converter", 2013 INTERNATIONAL CONFERENCE ON COMMUNICATIONS, CIRCUITS AND SYSTEMS (ICCCAS), vol. 2, 17 November 2013 (2013-11-17), pages 386 - 389, XP032578451, DOI: 10.1109/ICCCAS.2013.6765363 *

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