CN113809198A - 光电二极管和/或pin二极管结构 - Google Patents

光电二极管和/或pin二极管结构 Download PDF

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Abstract

本公开涉及半导体结构,更具体地涉及光电二极管和/或PIN二极管结构及制造方法。该结构包括:位于沟槽内的至少一个垂直柱特征;从至少一个垂直柱特征的侧壁横向延伸的光敏半导体材料;以及电连接到光敏半导体材料的接触。

Description

光电二极管和/或PIN二极管结构
技术领域
本公开涉及半导体结构,更具体地涉及光电二极管和/或pin二极管结构及制造方法。
背景技术
雪崩光电二极管(APD)是一种高度敏感的半导体光电二极管,它利用光电效应将光转换为电。从功能的角度来看,雪崩光电二极管可以被视为光电倍增管的半导体模拟。雪崩光电二极管的典型应用是长距离光纤远程通信以及用于控制算法的量子感测。较新的应用包括正电子发射断层扫描和粒子物理学。
雪崩光电二极管的适用性和有效性取决于许多参数。例如,其中两个因素是量子效率和总泄漏电流。量子效率指示入射光子以多高的程度被吸收然后被用于产生初级载流子;而总泄漏电流是暗电流、光电流和噪声的总和。
光电二极管的灵敏度取决于通过光敏材料的光的路径长度以及所生成的载流子对到达电极/接触部/阴极的能力。在常规结构中,载流子沿二维路径(例如,垂直地或横向地)行进,这导致路径较长。由于常规雪崩光电二极管的路径较长,因此光敏材料内的光子复合频率很高,导致信号丢失或信号本身减弱。此外,光敏材料本身需要非常厚,这使得生长成本高且耗时长,并且可能使得与其他电路元件的集成更具挑战性。
发明内容
在本公开的一方面,一种结构包括:位于沟槽内的至少一个垂直柱(verticalpillar)特征;从所述至少一个垂直柱特征的侧壁横向延伸的光敏半导体材料;以及电连接到所述光敏半导体材料的接触。
在本公开的一方面,一种结构包括:位于衬底材料内的沟槽;位于所述沟槽下方的深n阱注入区;隔离所述沟槽的浅沟槽隔离区;在所述沟槽内向上延伸的至少一个垂直柱特征;位于所述沟槽底部的绝缘体材料;以及位于所述绝缘体材料上方并使所述至少一个垂直柱特征嵌入的光敏材料。
在本公开的一方面,一种方法包括:在沟槽内形成至少一个垂直柱特征;形成从所述至少一个垂直柱特征的侧壁横向延伸的光敏半导体材料;形成电连接到所述光敏半导体材料的接触;以及给所述光敏材料加衬里(line)的半导体材料。
附图说明
在下面的详细描述中,借助本公开的示例性实施例的非限制性示例,参考所提到的多个附图来描述本公开。
图1A示出了根据本公开的方面的除其他特征之外的具有垂直柱特征的衬底以及相应的制造工艺的截面图。
图1B示出了图1A所示的具有垂直柱特征的衬底的俯视图。
图2示出了根据本公开的方面的除其他特征之外的位于沟槽内的垂直柱特征以及相应的制造工艺。
图3示出了根据本公开的方面的除其他特征之外的在垂直柱特征上生长的光电探测器材料以及相应的制造工艺。
图4示出了根据本公开的方面的除其他特征之外的位于光电探测器材料上的材料以及相应的制造工艺。
图5示出了根据本公开的方面的除其他特征之外的到光电二极管的接触以及相应的制造工艺。
图6示出了根据本公开的另外方面的光电二极管。
图7示出了根据本公开的进一步另外方面的光电二极管。
图8示出了根据本公开的附加方面的光电二极管。
具体实施方式
本公开涉及半导体结构,更具体地涉及光电二极管和/或pin二极管结构及制造方法。更具体地,本公开涉及具有一个或多个垂直表面(例如,垂直柱特征)的雪崩光电二极管(APD)和/或pin二极管结构。有利地,本文所述的雪崩光电二极管由于特定的形状因数(例如圆顶形)而呈现出提高的灵敏度,同时还通过实现垂直柱特征的使用而减少了光电二极管材料(例如Ge)的生长时间(例如,增加了用于横向生长光电探测器材料的半导体面积)。此外,光电二极管可以与现有技术整合,同时还提供了减少的从不同平面融合在一起的生长前沿导致缺陷区域的机会。
在实施例中,光电二极管和/或pin二极管结构包括在沟槽内的一个或多个垂直特征(例如,垂直柱特征)周围生长的本征光电探测器材料(例如,本征Ge材料),以允许与FET和其他器件集成。光电探测器材料从一个或多个垂直柱特征横向生长,从而导致半导体材料嵌入在Ge区域中。在另外的实施例中,垂直柱特征可以是掺杂的或未掺杂的Si材料。氧化物(电介质)层设置在Ge材料下方,位于沟槽内且在柱的顶表面上。氧化物材料充当反射器,以及防止Ge材料或其他光反应器材料在不希望的区域中生长。此外,p+多晶硅或Si接触可以设置在光电探测器材料上方,其中p和n+区域位于衬底中。另外,可通过这些接触到达n+区域。由于光反应器材料(例如,提高灵敏度的圆顶形Ge材料)的形状的聚焦特性,光电二极管结构也可用于正面和背面照明。
本公开的光电二极管和/或pin二极管结构可以使用多种不同的工具,以多种方式来制造。然而,一般地,方法和工具被用来形成具有微米和纳米级尺寸的结构。已经根据集成电路(IC)技术采用了用于制造本公开的光电二极管和/或pin二极管结构的方法(即,技术)。例如,这些结构建立在晶片上,并在借助晶片顶部上的光刻工艺而图案化的材料膜中实现。具体地,光电二极管和/或pin二极管结构的制造使用三个基本构造块:(i)在衬底上沉积材料薄膜;(ii)通过光刻成像在膜顶部上施加图案化掩模;以及(iii)对掩模有选择性地蚀刻膜。
图1A示出了根据本公开的方面的除其他特征之外的具有垂直柱特征的衬底以及相应的制造工艺的截面图。图1B示出了图1A所示的具有垂直柱特征的衬底的俯视图。更具体地,图1A和图1B示出了包括衬底12的结构10。在实施例中,衬底12可以是任何体半导体材料。例如,衬底12可以包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP以及其他III/V或II/VI化合物半导体。衬底材料12优选地是p掺杂的材料。
仍参考图1A和图1B,浅沟槽隔离结构14形成在衬底12内,围绕衬底材料12的一部分16。在实施例中,衬底材料的该部分16是垂直柱特征,如本文更详细地描述的。如图1B中更详细地示出的,垂直柱特征16可以呈八边形形状;尽管本文中也可以预期其他形状。例如,垂直柱特征16可以是菱形、八边形、圆形、矩形、正方形或其他便于光探测器材料生长的形状。尽管图1A和图1B中示出了单个垂直柱特征16,但是应当理解,本文中也可以预期多个垂直柱特征16,如例如图6和图7所示。
浅沟槽隔离结构14可通过本领域技术人员公知的常规光刻、蚀刻和沉积方法来制造。例如,使形成在衬底材料12上方的抗蚀剂暴露于能量(光)下以形成图案(开口)。使用具有选择性化学作用的蚀刻工艺(例如反应离子蚀刻(RIE))来通过抗蚀剂的开口在衬底材料12中形成一个或多个沟槽。然后可通过常规的氧灰化工艺或其他已知的剥离剂去除抗蚀剂。在去除抗蚀剂之后,可通过任何常规的沉积工艺,例如化学气相沉积(CVD)工艺,沉积绝缘体材料,例如SiO2。可通过常规的化学机械抛光(CMP)工艺去除衬底12的表面上的任何残留材料。
在形成浅沟槽隔离结构14之后,在衬底12中形成深n阱注入物(implant)18和浅n阱注入物20。浅n阱注入物20可用于将区域与衬底12(例如p型衬底)隔离。在实施例中,深n阱注入物18的深度为约0.6微米,而浅n阱注入物20的深度为约0.3微米;尽管本文中可以预期其他注入物深度。
深n阱注入物18和浅n阱注入物20可通过例如在衬底12中引入一定浓度掺杂剂的离子注入来引入掺杂剂而形成。掺杂剂可以是n型掺杂剂,例如砷(As)、磷(P)和锑(Sb)以及其他合适的例子。在这些注入工艺过程中,可通过使用注入掩模来阻止垂直柱特征16(和其他区域)接收任何掺杂剂。该注入掩模可以包括光敏材料(例如有机光致抗蚀剂)的层,该材料通过旋涂工艺施加,然后被预烘烤,接着暴露于通过光掩模投射的光下,在曝光后烘烤并用化学显影剂进行显影。注入掩模具有足以阻挡掩蔽区域接收一定剂量的注入离子的厚度和阻止能力。
图2示出了除其他特征之外的位于沟槽22内的垂直柱特征16以及相应的制造工艺的截面图。在实施例中,通过去除围绕垂直柱特征16的浅沟槽隔离结构14的氧化物材料来形成沟槽22。可通过使用选择性蚀刻化学作用来去除绝缘体材料。本领域技术人员应当理解,选择性化学作用仅去除浅沟槽隔离结构14的氧化物材料,不会攻击(例如蚀刻)均由衬底材料12组成的垂直柱特征16和下面的深n阱注入物18。抗蚀剂28将保护器件24和浅沟槽隔离结构14的其余部分。在实施例中,氧化物材料的去除将导致在沟槽22内形成垂直柱特征16,垂直柱特征位于深n阱注入物18上方并连接到深n阱注入物18。
在沟槽形成之前或之后,可以在衬底12上形成一个或多个有源或无源器件24。在实施例中,器件24(例如晶体管的栅极结构)可以以任何公知的方式形成,因此此处不需要进一步解释也可完全理解本公开。在形成器件24之后,可以在器件24上方形成保护膜26,随后沉积有助于形成沟槽22的抗蚀剂(掩蔽材料)。
图3示出了除其他特征之外的在垂直柱结构16上生长的光电探测器材料32以及相应的制造工艺。光电探测器材料32是本征光敏半导体材料。在更具体的实施例中,光电探测器材料32优选地是提供优异响应性的Ge材料。在替代实施例中,光电探测器材料32可以是Si、SiGe等。如本文进一步所述,光电探测器材料32从垂直柱结构16的横向暴露的侧面生长以形成空间结构(dimensional structure),例如圆顶形状。可以使用空间结构(例如圆顶形状)来作为聚焦特征(例如,提高灵敏度)。
在光电探测器材料32的生长之前,在沟槽22的暴露表面上以及在柱特征16的顶表面上沉积阻挡材料30,例如绝缘体材料。绝缘体材料30可以是氧化物材料,其被沉积到沟槽22的深度的约10%。在氧化物沉积之后,在垂直柱特征16的暴露侧壁表面上生长外延材料32,例如光电探测器材料。应当理解,绝缘体材料30(例如氧化物)将阻止光电探测器材料32的垂直生长,因此,光电探测器材料32将从垂直柱特征16的暴露半导体表面的侧壁横向生长。这种横向生长将减少从不同平面融合的生长前沿导致的缺陷。
在图4中,在光电探测器材料32上生长或沉积多晶硅或单晶硅材料34,然后进行硅化处理。多晶硅材料34优选地为沉积至约
Figure BDA0003089924390000061
或更大的厚度的p+材料;但本文中也可以预期其他尺寸。多晶硅材料34将充当到光电二极管33的顶部的接触。在实施例中,绝缘体材料30除了充当用于将光反射回到光电二极管33中的反射镜之外,还将防止深n阱注入物18与p+掺杂的多晶硅材料34之间的短路。在优选实施例中,多晶硅材料34将仅在暴露的光电探测器材料32(例如半导体材料)上生长。例如,保护膜26将防止多晶硅材料34在器件的其他区域中生长。替代地,可通过常规的光刻和蚀刻工艺去除在沟槽外部的结构上生长或沉积的任何过量的多晶硅材料34。
仍参考图4,在可选的实施例中,膜36(例如氮化物或其他硬掩模材料)将覆盖或隔离多晶硅材料34,以防止在光电二极管33的顶部上形成硅化物。未硅化的顶表面将在光电二极管33的正面照明下提供最佳性能。并且,膜36(例如氮化物层)可用作背面照明的反射镜。替代地,对于背面照明,多晶硅材料34可被硅化以形成接触。
本领域技术人员应当理解,硅化工艺开始于在完全形成的且图案化的半导体器件(例如相应的器件24和/或多晶硅材料)上方沉积薄过渡金属层(例如镍、钴或钛)。在沉积材料之后,加热结构,从而使过渡金属与半导体器件的有源区(例如,源极区、漏极区、栅极接触区)中暴露的硅(或本文所述的其他半导体材料)发生反应而形成低电阻过渡金属硅化物。反应之后,通过化学蚀刻去除任何残留的过渡金属,从而在器件的有源区中留下硅化物接触。本领域技术人员应当理解,当栅极结构由金属材料构成时,在器件上将不需要硅化物接触。
图5示出了除其他特征之外的到光电二极管33的接触形成以及相应的制造工艺。在图5中,在结构上方沉积层级间电介质材料(例如氧化物)38。在层级间电介质材料(例如氧化物)38中形成多个沟槽,这些沟槽与光电二极管33、浅n阱注入物20、器件24的源极/漏极区42以及器件24本身对准。如本文已经描述的,通过常规的光刻和蚀刻工艺来形成沟槽。沟槽被金属材料(例如钨)填充,以形成相应的接触40a、40b、40c、40d。本领域技术人员应当理解,接触40a用于检测由撞击光电二极管33(例如光电二极管33的半导体材料32)的光子产生的电流。
本领域普通技术人员应当理解,当深n阱注入物18和浅n阱注入物20被与衬底不同的掺杂剂掺杂时,接触40a和接触40b可以是感测电极。此外,一些探测器甚至可以使用接触40a、40b进行差分感测,只要深n阱注入物18和浅n阱注入物20与衬底相反地掺杂即可。如果深n阱注入物18和浅n阱注入物20与衬底相同地掺杂,则仅利用接触40a进行感测。例如,如果接触40b是n阱接触并且衬底是P型,则可以使用接触40a或40b或同时使用这两者进行感测。另一方面,如果接触40b是衬底接触,则仅使用接触40a进行感测。
图6示出了根据本公开的另外方面的光电二极管结构10a。在该实施例中,光电二极管结构10a包括围绕多个垂直柱特征16制造的多个光电二极管33a、33b。在该实施例中,多个垂直柱特征16被间隔开,使得光电探测器材料32不会在其横向生长过程中融合在一起。而且,在该实施例中,光电二极管33a、33b中的每一者包括其自己的接触40a、40a'。
图7示出了根据本公开的进一步另外的方面的光电二极管结构10b。图7的光电二极管结构10b包括多个垂直柱特征16,这些垂直柱特征被间隔开,使得从每个垂直柱特征16生长的光电探测器材料32在横向生长过程中融合在一起。以此方式,可以制造具有多个垂直柱特征16的单个光电二极管33c。并且,在该实施例中,具有多个垂直柱特征16的单个光电二极管33c仅需要单个接触40a。
图8示出了根据本公开的附加方面的光电二极管10c。在该实施例中,垂直柱特征16a可以是n掺杂的半导体材料。例如,在该实施例中,作为示例,在浅n阱注入物20的形成期间,可将n掺杂的材料注入垂直柱特征16a。在这种情况下,n掺杂的垂直柱特征16a将与深n阱注入物18连接。为了形成n掺杂的垂直柱特征16a,现在消除上述在垂直柱特征上方使用的掩模。本领域普通技术人员还应当理解,光电二极管结构10a、10b还可以实现具有n掺杂注入的垂直柱特征。以此方式,每个不同的结构可以包括p-i-p-n雪崩光电二极管结构。
可以在片上系统(SoC)技术中利用光电二极管和/或pin二极管结构。本领域技术人员应当理解,SoC是将电子系统的所有组件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于组件集成在单个衬底上,因此与具有相同功能的多芯片设计相比,SoC消耗的功率少得多,占用的面积也少得多。因此,SoC正成为移动计算(例如智能手机)和边缘计算市场中的主导力量。SoC也常用于嵌入式系统和物联网。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶圆形式(即,作为具有多个未封装芯片的单个晶圆),作为裸芯片或以封装形式分发。在后一种情况下,芯片以单芯片封装(例如塑料载体,其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体,其具有表面互连和/或掩埋互连)的形式安装。在任何情况下,芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成,作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品,从玩具和其它低端应用到具有显示器、键盘或其它输入设备,以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已经出于说明的目的给出,但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下,许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择,旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的工艺改进,或者使本技术领域的其他普通技术人员能理解本文公开的各实施例。

Claims (20)

1.一种结构,包括:
位于沟槽内的至少一个垂直柱特征;
从所述至少一个垂直柱特征的侧壁横向延伸的光敏半导体材料;以及
电连接到所述光敏半导体材料的接触。
2.根据权利要求1所述的结构,进一步包括位于所述沟槽的底表面和所述至少一个垂直柱特征的顶部上的阻挡材料,其中,所述至少一个垂直柱由衬底材料构成,并且所述阻挡材料是反射性的绝缘体材料。
3.根据权利要求2所述的结构,其中,所述衬底材料是Si材料,并且所述光敏材料是未掺杂的Ge材料。
4.根据权利要求1所述的结构,其中,所述至少一个垂直柱特征被嵌入在所述光敏半导体材料内。
5.根据权利要求4所述的结构,其中,所述至少一个垂直柱特征是多个垂直柱特征。
6.根据权利要求5所述的结构,其中,所述光敏半导体材料在所述多个垂直柱特征周围融合。
7.根据权利要求5所述的结构,其中,所述光敏半导体材料使所述多个垂直柱特征中的每一个分别地嵌入且彼此不接触。
8.根据权利要求1所述的结构,其中,所述至少一个垂直柱特征是n掺杂材料,所述n掺杂材料连接到所述沟槽下方的n阱注入物。
9.根据权利要求1所述的结构,进一步包括位于所述沟槽外部的有源器件或无源器件。
10.根据权利要求1所述的结构,进一步包括围绕所述光敏半导体材料的p+多晶材料,并且所述接触连接到所述p+多晶材料。
11.根据权利要求1所述的结构,其中,所述光敏半导体材料在所述沟槽的表面上方呈圆顶状。
12.一种结构,包括:
位于衬底材料内的沟槽;
位于所述沟槽下方的深n阱注入区;
隔离所述沟槽的浅沟槽隔离区;
在所述沟槽内向上延伸的至少一个垂直柱特征;
位于所述沟槽的底部的绝缘体材料;
位于所述绝缘体材料上方并使所述至少一个垂直柱特征嵌入的光敏材料;以及
给所述光敏材料加衬里的半导体材料。
13.根据权利要求12所述的结构,其中,所述至少一个垂直柱是Si材料,所述光敏材料是未掺杂的Ge材料,所述绝缘体材料是反射性材料,并且所述半导体材料是p+多晶硅。
14.根据权利要求13所述的结构,其中,所述至少一个垂直柱是n掺杂材料,所述n掺杂材料连接到所述沟槽下方的所述深n阱注入区。
15.根据权利要求14所述的结构,其中,所述至少一个垂直柱特征是多个垂直柱特征。
16.根据权利要求15所述的结构,其中,所述光敏半导体材料在所述多个垂直柱特征周围融合。
17.根据权利要求15所述的结构,其中,所述光敏半导体材料使所述多个垂直柱特征中的每一个分别地嵌入且彼此不接触。
18.根据权利要求12所述的结构,进一步包括位于所述沟槽外部的有源器件或无源器件。
19.根据权利要求12所述的结构,其中,所述光敏半导体材料呈圆顶状。
20.一种方法,包括:
在沟槽内形成至少一个垂直柱特征;
形成从所述至少一个垂直柱特征的侧壁横向延伸的光敏半导体材料;以及
形成电连接到所述光敏半导体材料的接触。
CN202110591949.3A 2020-06-11 2021-05-28 光电二极管和/或pin二极管结构 Pending CN113809198A (zh)

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