CN113791556A - 应答机内外时钟自主检测和切换的方法及系统 - Google Patents
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Abstract
本发明提供了一种应答机内外时钟自主检测和切换的方法及系统，涉及航天测控通信技术领域，该方法包括：步骤S1：启动检波电路，检测外源输入的晶振信号，输出控制信号电平；步骤S2：根据所述控制信号电平，完成内外源晶振电源切换，监控FPGA重新加载基带FPGA复位。本发明能够实现深空应答机内外双晶振的自主检测和切换，解决了火星探测器干涉测量时下行信号频率稳定度要求较高的难题，通过双晶振的备份，提高了系统的可靠性。
Description
技术领域
本发明涉及航天测控通信技术领域，具体地，涉及一种应答机内外时钟自主检测和切换的方法及系统。
背景技术
现有技术中应答机仅配备一个稳定度低、体积小的内部时钟晶振作为时钟源，而火星探测器在深空VLBI干涉测量时需要的下行频率短期稳定度高达1×10-12/s(阿伦方差)，原有的应答机晶振能满足常规的深空上下行通信的需求，而无法满足深空VLBI干涉测量的需求。
公开号为CN106921406B的发明专利，公开了一种双晶振切换测控应答机及其切换方法，该测控应答机包括：接收前端、鉴相器、环路滤波器、压控晶振、移相器、乘法器、比较器、隔离开关、切换开关、温补晶振、稳压器、发射前端。该切换方法包括：使用其中一个晶振信号作为发射激励时关闭另一个晶振信号；在相干模式下，关闭温补晶振的供电电源，压控晶振提供激励；在非相干模式下，压控晶振与温补晶振均工作，但来自压控晶振的激励信号被切断，仅温补晶振提供激励。两路晶振信号之间的切换通过锁相环锁定指示电压来控制。其中晶振切换的方法采用应答机的相干和非相干状态作为判断标准，不涉及对输入的晶振信号进行自主判断、自主切换。
公开号为CN107422029B的发明专利，公开了一种精确检测金属板缺陷的装置和方法，包括信号源、桥式激励模块、激励线圈、接收线圈、信号处理模块以及电源。依次切换信号源中各晶振，对应的固定频率脉冲控制信号通过桥式激励模块使激励线圈产生多频激励信号，此时激励线圈接近被测金属板时，多频激励信号会在金属板不同深度产生涡流，使接收线圈产生感应电流。信号处理模块对接收线圈中的信号进行采集、频域转换及数值对比，最终检测出金属板缺陷的位置、形状等信息。具体涉及到晶振切换的操作，但不涉及到晶振自主切换的方法。
公开号为CN211349395U的实用新型专利，公开了一种新型轨道交通专用兼容阅读身份证信息的读写器，包括与CPU模块分别连接的RF模块、SAM模块，SAM模块包括CD4051、SAM卡槽、晶振切换控制电路，RF模块包括RF接口电路、RC663的13.56MHz射频电路，还包括与CPU模块连接的身份证密钥安全模块，身份证密钥安全模块包括SAM_V接口通讯电路和UART接口通讯电路；CPU模块通过UART接口通讯电路发送身份证安全模块指令，然后CPU模块通过SAM_V接口通讯电路将SAM_V接口通讯电路发出的指令与RF模块上的身份证进行交互，直到交互完成后，从UART接口通讯电路获取到身份证的照片和指纹等信息。读写器包含了晶振切换控制电路，但不涉及具体的内外晶振切换方法。
发明内容
针对现有技术中的缺陷，本发明提供一种应答机内外时钟自主检测和切换的方法及系统。
根据本发明提供的一种应答机内外时钟自主检测和切换的方法及系统，所述方案如下：
第一方面，提供了一种应答机内外时钟自主检测和切换的方法，所述方法包括：
步骤S1：启动检波电路，检测外源输入的晶振信号，输出控制信号电平；
步骤S2：根据所述控制信号电平，完成内外源晶振电源切换，监控FPGA重新加载基带FPGA复位。
优选的，所述步骤S1包括：深空应答机输入两路晶振信号，一路由外部高稳频率源输入，一路由单机内部嵌入的晶振模块输入，内部时钟晶振供电由应答机供电模块进行控制切换。
优选的，所述步骤S2包括：通过检波电路检测到外部高稳时钟时送出高电平控制信号，将射频开关切换到外部高稳时钟端，同时将内部时钟晶振供电关闭；
检波电路若未检测到外部高稳时钟则送出低电平，将射频开关切换到与内部时钟相连，同时开启内部时钟的供电电源，内部时钟工作。
优选的，综合电子采集检波开关遥测，控制信号输出高电平，遥测为1，输出低电平，遥测为0。
优选的，进行内外源切换的同时，对基带FPGA程序做重新加载的复位。
优选的，应答机监控FPGA对基带FPGA软件复位由控制信号上升沿或下降沿触发。
第二方面，提供了一种应答机内外时钟自主检测和切换的系统，所述系统包括：
模块M1：启动检波电路，检测外源输入的晶振信号，输出控制信号电平；
模块M2：根据所述控制信号电平，完成内外源晶振电源切换，监控FPGA重新加载基带FPGA复位。
优选的，所述模块M1包括：深空应答机输入两路晶振信号，一路由外部高稳频率源输入，一路由单机内部嵌入的晶振模块输入，内部时钟晶振供电由应答机供电模块进行控制切换。
优选的，所述模块M2包括：通过检波电路检测到外部高稳时钟时送出高电平控制信号，将射频开关切换到外部高稳时钟端，同时将内部时钟晶振供电关闭；
检波电路若未检测到外部高稳时钟则送出低电平，将射频开关切换到与内部时钟相连，同时开启内部时钟的供电电源，内部时钟工作。
优选的，综合电子采集检波开关遥测，控制信号输出高电平，遥测为1，输出低电平，遥测为0。
与现有技术相比，本发明具有如下的有益效果：
1、在深空VLBI干涉测量时将高稳频率源打开，实现深空应答机内部的内外时钟自主检测和切换电路完成晶振的自主检测和切换，解决了火星探测器在深空VLBI干涉测量时，下行信号频率短期稳定度高达1×10-12/s的难题；
2、本发明通过双晶振的备份，提高了系统的可靠性。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为内外源时钟自主切换流程图；
图2为内外源时钟自主切换示意图；
图3为内外源切换电路。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
本发明实施例提供了一种应答机内外时钟自主检测和切换的方法，参照图1所示，应答机内部检波模块对外源时钟信号进行监测，输出控制信号电平，通过控制信号完成内外源的切换和基带FPGA的复位，该方法具体步骤如下：
步骤S1：启动检波电路，检测外源输入的晶振信号，输出控制信号电平；
深空应答机输入两路晶振信号，一路由外部高稳频率源输入，一路由单机内部嵌入的晶振模块输入，内部时钟晶振供电由应答机供电模块进行控制切换。
步骤S2：根据控制信号电平，完成内外源晶振电源切换，监控FPGA重新加载基带FPGA复位。
通过检波电路检测到外部高稳时钟时送出高电平控制信号，将射频开关切换到外部高稳时钟端，同时将内部时钟晶振供电关闭；检波电路若未检测到外部高稳时钟则送出低电平，将射频开关切换到与内部时钟相连，同时开启内部时钟的供电电源，内部时钟工作。
综合电子采集检波开关遥测，控制信号输出高电平，遥测为“1”，输出低电平，遥测为“0”。无论是从内源切换外源还是由外源切换内源，切换的瞬间应答机会处于短暂无时钟状态，切换的同时对基带FPGA程序做重新加载的复位。应答机监控FPGA对基带FPGA软件复位由控制信号上升沿或下降沿触发。
接下来，对本发明进行更为具体的说明。
本发明提供的一种应答机内外时钟自主检测和切换的方法中，设计的时钟切换电路主要实现深空应答机内外时钟的自主检测、自主切换。
如图2所示，应答机加电默认状态为内源晶振输入10MHz参考频率，基带电路将检波开关输出的基准频率进行混频变换得到160MHz主FPGA参考时钟信号，用于上行和下行射频信道的参考源。
如图1所示，检波电路对外源输入进行监测，当检测到外源晶振输入的10MHz信号时，检波开关输出高电平控制信号ctrl，如图3所示，该控制信号接入晶振电源模块的INHIBIT接口，使振荡器OCXO的供电接口VCC无输入，内部时钟晶振停止工作。同理，当无法检测到外源晶振输入信号时，检波开关控制信号ctrl输出低电平信号，低电平信号重新打开电源模块，对OCXO重新供电，输出内部10MHz信号。检波开关产生的控制信号ctrl去往三个地方，1)OCXO电源控制信号；2)去往基带FPGA做外内外源的遥测信号；3)去往监控FPGA作为内外源切换时重新加载配置的依据信号。
监控FPGA对检波模块的ctrl信号进行监测，上升沿或下降沿会触发监控FPGA重新加载，使基带FPGA复位，重新配置上行信道和下行信道的时钟参考信号。
探测器通过上拉电阻的形式对检波信号进行遥测采集，当ctrl信号处于高电平时，遥测显示为“1”，表明当前晶振信号为外源输入，当ctrl信号处于低电平时，遥测显示为“0”，表明当前晶振信号为内源输入。
本发明实施例提供了一种应答机内外时钟自主检测和切换的方法及系统，在深空VLBI干涉测量时将高稳频率源打开，通过应答机内部的内外时钟自主检测和切换电路完成晶振的自主切换，解决了火星探测器在深空VLBI干涉测量时，下行信号频率短期稳定度高达1×10-12/s的难题。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
Claims (10)
1.一种应答机内外时钟自主检测和切换的方法，其特征在于，包括：
步骤S1：启动检波电路，检测外源输入的晶振信号，输出控制信号电平；
步骤S2：根据所述控制信号电平，完成内外源晶振电源切换，监控FPGA重新加载基带FPGA复位。
2.根据权利要求1所述的应答机内外时钟自主检测和切换的方法，其特征在于，所述步骤S1包括：深空应答机输入两路晶振信号，一路由外部高稳频率源输入，一路由单机内部嵌入的晶振模块输入，内部时钟晶振供电由应答机供电模块进行控制切换。
3.根据权利要求1所述的应答机内外时钟自主检测和切换的方法，其特征在于，所述步骤S2包括：通过检波电路检测到外部高稳时钟时送出高电平控制信号，将射频开关切换到外部高稳时钟端，同时将内部时钟晶振供电关闭；
检波电路若未检测到外部高稳时钟则送出低电平，将射频开关切换到与内部时钟相连，同时开启内部时钟的供电电源，内部时钟工作。
4.根据权利要求1所述的应答机内外时钟自主检测和切换的方法，其特征在于，综合电子采集检波开关遥测，控制信号输出高电平，遥测为1，输出低电平，遥测为0。
5.根据权利要求1所述的应答机内外时钟自主检测和切换的方法，其特征在于，进行内外源切换的同时，对基带FPGA程序做重新加载的复位。
6.根据权利要求1所述的应答机内外时钟自主检测和切换的方法，其特征在于，应答机监控FPGA对基带FPGA软件复位由控制信号上升沿或下降沿触发。
7.一种应答机内外时钟自主检测和切换的系统，其特征在于，包括：
模块M1：启动检波电路，检测外源输入的晶振信号，输出控制信号电平；
模块M2：根据所述控制信号电平，完成内外源晶振电源切换，监控FPGA重新加载基带FPGA复位。
8.根据权利要求7所述的应答机内外时钟自主检测和切换的系统，其特征在于，所述模块M1包括：深空应答机输入两路晶振信号，一路由外部高稳频率源输入，一路由单机内部嵌入的晶振模块输入，内部时钟晶振供电由应答机供电模块进行控制切换。
9.根据权利要求7所述的应答机内外时钟自主检测和切换的系统，其特征在于，所述模块M2包括：通过检波电路检测到外部高稳时钟时送出高电平控制信号，将射频开关切换到外部高稳时钟端，同时将内部时钟晶振供电关闭；
检波电路若未检测到外部高稳时钟则送出低电平，将射频开关切换到与内部时钟相连，同时开启内部时钟的供电电源，内部时钟工作。
10.根据权利要求6所述的应答机内外时钟自主检测和切换的系统，其特征在于，综合电子采集检波开关遥测，控制信号输出高电平，遥测为1，输出低电平，遥测为0。
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