CN113760039B - 量子比特控制系统及波形校准电路 - Google Patents

量子比特控制系统及波形校准电路 Download PDF

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Abstract

本申请公开了一种量子比特控制系统及波形校准电路，涉及计算机技术和数字信号处理技术领域。所述量子比特控制系统包括：信号源、波形校准电路、量子比特控制线和量子比特。信号源用于产生原始的控制信号。波形校准电路用于通过至少一个IIR数字滤波器对原始的控制信号进行波形校准，得到校准后的控制信号；其中，校准后的控制信号经过量子比特控制线之后作用在量子比特上，用于对量子比特进行控制。本申请通过在波形校准电路这一硬件电路上实现IIR数字滤波器对控制信号进行波形校准，相比于通过上位机实现波形校准，能够避免掉上位机的进程调用以及数据传输等操作所带来的通信延时，从而降低波形校准所需的耗时，满足低延迟的应用需求。

Description

量子比特控制系统及波形校准电路
技术领域
本申请实施例涉及计算机技术和数字信号处理技术领域，特别涉及一种量子比特控制系统及波形校准电路。
背景技术
波形校准是指对波形失真问题进行校准，从而将期望的波形输出或者施加在某一目标上。
在量子技术领域，针对量子比特控制线上的波形失真问题，相关技术通过在高层的PC(Personal Computer，个人计算机)或服务器等上位机中提前计算好校准后的波形，然后将校准后的波形通过网络传输给AWG(Arbitrary Waveform Generator，任意波形发生器)，AWG根据校准后的波形再产生相应的脉冲信号对量子比特进行调控。
然而，这种方式由于需要通过上位机的进程调用以及数据传输等操作，因此通信延时过高，无法满足低延迟的应用需求。
发明内容
本申请实施例提供了一种量子比特控制系统及波形校准电路，能够降低波形校准所需的耗时，满足低延迟的应用需求。所述技术方案如下：
根据本申请实施例的一个方面，提供了一种量子比特控制系统，所述量子比特控制系统包括：信号源、波形校准电路、量子比特控制线和量子比特；
所述信号源，用于产生原始的控制信号；
所述波形校准电路，用于通过至少一个IIR(Infinite Impulse Response，无限脉冲响应)数字滤波器对所述原始的控制信号进行波形校准，得到校准后的控制信号；其中，所述校准后的控制信号经过所述量子比特控制线之后作用在所述量子比特上，用于对所述量子比特进行控制。
根据本申请实施例的一个方面，提供了一种波形校准电路，所述波形校准电路包括至少一个IIR数字滤波器；
所述IIR数字滤波器用于对输入信号进行波形校准，得到输出信号；
其中，所述输出信号是根据所述输入信号和状态值计算得到的，所述状态值每隔一组采样点更新一次，每组采样点包括多个采样点。
本申请实施例提供的技术方案可以带来如下有益效果：
通过波形校准电路上的IIR数字滤波器，实现对量子比特的控制信号进行预补偿校准，从而使得该校准后的控制信号经过量子比特控制线之后，最终作用在量子比特上的控制信号是准确的、符合预期的控制信号，从而达到精确控制量子比特的目的。另外，本申请通过在波形校准电路这一硬件电路上实现IIR数字滤波器对控制信号进行波形校准，相比于通过上位机实现波形校准，能够避免掉上位机的进程调用以及数据传输等操作所带来的通信延时，从而降低波形校准所需的耗时，满足低延迟的应用需求。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个实施例提供的量子比特控制系统的示意图；
图2是本申请一个实施例提供的IIR滤波器的示意图；
图3示例性示出了IIR数字滤波器做模拟实验时数据的局部表现的示意图；
图4示例性示出了IIR数字滤波器做模拟实验时数据的全局表现的示意图；
图5示例性示出了IIR数字滤波器在真实电子学系统上的实验结果的示意图；
图6示例性示出了IIR数字滤波器做模拟实验时数据的局部表现的示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
本申请中涉及的一些关键术语的解释说明。
1.量子计算(Quantum Computation，QC)：利用量子态的叠加和纠缠性质快速完成特定计算任务的方式。
2.超导量子计算(Superconducting Quantum Computing，SQC)：基于超导技术用约瑟夫森结(Josephson Junction，JJ)实现量子计算的一种技术路线。
3.量子比特(Quantum bit，Qubit)：量子计算机的基本信息存储与处理单元，量子计算实际上就是对量子比特的操控。对于超导量子计算，量子比特工作在超低温环境中，其操控是通过施加脉冲信号(Pulse)来实现的。
4.现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)：是在PAL(Programmable Array Logic，可编程阵列逻辑)、GAL(Generic Array Logic，通用阵列逻辑)、CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。FPGA是作为ASIC(Application Specific IntegratedCircuit，专用集成电路)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。可以使用硬件编程语言Verilog HDL或VHDL(Very-High-Speed Integrated Circuit Hardware Description Language，超高速集成电路硬件描述语言)对其进行编程。
5.Verilog HDL：是一种硬件描述语言(Hardware Description Language，HDL)，简称Verilog。是以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
6.数字滤波器(Digital Filter)：是由数字乘法器、加法器和延时单元组成的一种算法或装置。数字滤波器的功能是对输入离散信号的数字代码进行运算处理，以达到改变信号频谱的目的。
7.模拟滤波器(Analog Filter)：能对模拟或连续时间信号进行滤波的电路和器件。
8.有限脉冲响应数字滤波器(Finite Impulse Response Digital Filter，FIRDF)：单位冲激响应h(n)只含有有限个非零样值的一类数字滤波器，简记为FIR。它的一般实现为非递归型结构，故也称为非递归型数字滤波器。其输入信号x[n]与输出信号y[n]的一个典型的关系式为：y[n]＝h[0]x[n]+h[1]x[n-1]+…+h[N]x[n-N]，其中N为数字滤波器单位冲激响应长度。
9.无限脉冲响应数字滤波器(Infinite Impulse Response Digital Filter，IIRDF)：与FIR相对应，无限脉冲响应数字滤波器是对单位冲激的输入信号h的响应为无限长序列的数字滤波器，简记为IIR。IIR滤波器的特征是其输出y[n]由当前的和过去的输入信号x[n]及过去的输出信号共同决定，通常其数学关系式为：y[n]＝b[0]x[n]+b[1]x[n-1]+…+b[N]x[n-N]-a[1]y[n-1]-a[2]y[n-2]-…-a[M]y[n-M]，可以看到，过去的输出信号y[n-1],…,y[n-M]参与了运算。
10.Z通道：超导量子计算设备中，对物理量子比特进行操控的通道有多条，包括：XY通道、Z通道、读取通道等。其中Z通道的用途是通过脉冲信号快速而短暂地改变量子比特的频率，在量子计算任务通常会被频繁地使用。
11.实时反馈控制(Real-time Feedback Control)：在未来的可编程量子计算机中，实时反馈控制是一个必要的功能。实时反馈控制要求在量子计算的任务中，经典的数据寄存器能够实时接收某些量子比特的测量结果，同时某些经典寄存器的值也可以用来决定下一步对应量子比特要执行的操作。整个计算过程中，量子数据和经典数据是交互的。
12.脉冲失真(Pulse distortion)：由于外界室温环境中器件(如波形发生的带宽、偏置器的高通滤波等)、稀释制冷机内部器件(低通滤波器、阻抗失谐、同轴电缆的趋肤效应等)以及量子芯片上信号走线的影响，作用在量子比特上的真实脉冲波形相比原始输入的脉冲波形会产生一定的畸变。此时需要对脉冲失真进行校准，才能保证量子比特操控的准确率。
请参考图1，其示出了本申请一个实施例提供的量子比特控制系统的示意图。该量子比特控制系统可以包括：信号源11、波形校准电路12、量子比特控制线13和量子比特14。
信号源11用于产生原始的控制信号。
波形校准电路12用于通过至少一个IIR数字滤波器对原始的控制信号进行波形校准，得到校准后的控制信号。该校准后的控制信号经过量子比特控制线13之后作用在量子比特14上，用于对量子比特14进行控制。
原始的控制信号是指由信号源11产生的用于对量子比特14进行控制的信号，例如该原始的控制信号可以是脉冲信号，用于对量子比特14的频率进行调节。
由于外界室温环境中器件(如波形发生的带宽、偏置器的高通滤波等)、稀释制冷机内部器件(低通滤波器、阻抗失谐、同轴电缆的趋肤效应等)以及量子芯片上信号走线的影响，作用在量子比特14上的真实脉冲波形相比原始输入的脉冲波形(也即“原始的控制信号”)会产生一定的畸变。此时需要对脉冲失真进行校准，才能保证量子比特操控的准确率。需要说明的是，在本申请中，脉冲失真、波形失真、脉冲波形失真、非线性失真、非线性畸变等名词，是表达同一含义的不同说法，但本领域技术人员可以理解其含义。
也就是说，如果直接将信号源11产生的原始的控制信号，经过量子比特控制线13作用在量子比特14上，由于量子比特控制线13上的LRC器件(电感、电阻、电容器件)以及一些其他原因，会造成波形失真，导致真实作用在量子比特14上的控制信号与原始的控制信号是不同的。因此，需要通过预补偿(或称为预校准)的方式，对信号源11产生的原始的控制信号进行波形校准，得到校准后的控制信号，该校准后的控制信号经过量子比特控制线13之后作用在量子比特14上，这样最终作用在量子比特14上的控制信号是准确的、符合预期的控制信号，如最终作用在量子比特14上的控制信号与原始的控制信号尽可能的相同，从而达到精确控制量子比特14的目的。
在本申请实施例中，通过波形校准电路12实现对原始的控制信号进行波形校准。具体来讲，波形校准电路12中包括至少一个IIR数字滤波器，通过该至少一个IIR数字滤波器对原始的控制信号进行波形校准，得到校准后的控制信号。IIR数字滤波器的数量可以结合实际情况进行设定，本申请对此不作限定。
例如，在仅用一个IIR数字滤波器实现波形校准的情况下，该IIR数字滤波器的输入信号即为原始的控制信号，输出信号即为校准后的控制信号。
又例如，在使用多个IIR数字滤波器实现波形校准的情况下，该多个IIR数字滤波器可以采用串联结构、并联结构，或者串并联混合结构等方式，经过该多个IIR数字滤波器的处理，最终实现将原始的控制信号转换为校准后的控制信号。
在一些实施例中，以采用N个IIR数字滤波器的串联结构为例，N为大于1的整数，该N个IIR数字滤波器依次串联，第1个IIR数字滤波器的输入信号即为原始的控制信号，该原始的控制信号经过第1个IIR数字滤波器的滤波处理，得到第1个IIR数字滤波器的输出信号；第1个IIR数字滤波器的输出信号即为第2个IIR数字滤波器的输入信号，经过第2个IIR数字滤波器的滤波处理，得到第2个IIR数字滤波器的输出信号；以此类推，第N-1个IIR数字滤波器的输出信号即为第N个IIR数字滤波器的输入信号，经过第N个IIR数字滤波器的滤波处理，得到第N个IIR数字滤波器的输出信号，该第N个IIR数字滤波器的输出信号即为校准后的控制信号。
在一个示例中，采用4个IIR数字滤波器的串联结构，实现对Z通道波形失真进行校准。信号源11产生原始的控制信号，该原始的控制信号用于对量子比特14的频率进行调节。波形校准电路12包括4个依次串联的IIR数字滤波器。第1个IIR数字滤波器的输入信号即为原始的控制信号，该原始的控制信号经过第1个IIR数字滤波器的滤波处理，得到第1个IIR数字滤波器的输出信号；第1个IIR数字滤波器的输出信号即为第2个IIR数字滤波器的输入信号，经过第2个IIR数字滤波器的滤波处理，得到第2个IIR数字滤波器的输出信号；第2个IIR数字滤波器的输出信号即为第3个IIR数字滤波器的输入信号，经过第3个IIR数字滤波器的滤波处理，得到第3个IIR数字滤波器的输出信号；第3个IIR数字滤波器的输出信号即为第4个IIR数字滤波器的输入信号，经过第4个IIR数字滤波器的滤波处理，得到第4个IIR数字滤波器的输出信号，该第4个IIR数字滤波器的输出信号即为校准后的控制信号。之后，该校准后的控制信号经过量子比特控制线13(可称为Z线或直流偏置线)后作用在量子比特14上，用于对量子比特14的频率进行调节。
在一些实施例中，波形校准电路12为FPGA。由于FPGA本身具有低延迟的特性，因此通过将波形校准系统直接实现于FPGA上，能够降低波形校准所需的耗时，达到低延迟的效果。经过实验发现，波形校准电路12采用FPGA实现，延迟能够控制在40纳秒以内，满足对量子比特进行控制的延时要求，为带实时反馈的经典——量子混合计算架构打下了基础。具体来说，在实时的经典——量子交互系统里，未来的输入信号是不确定的(可能由当下某些量子比特的测量结果决定)，此时IIR数字滤波器对低延迟的要求很高，将IIR数字滤波器实现于FPGA上，能够达到对于低延迟的要求。
可选地，FPGA具有8个通道，每个通道包含的IIR数字滤波器的最大数量是4。因此，单块FPGA上做多可容纳8×4＝32个IIR数字滤波器。假设采用4个IIR数字滤波器的串联结构，实现对Z通道波形失真进行校准，即一个量子比特需要4个IIR数字滤波器，那么单块FPGA能够满足8个量子比特的使用需求，实现对波形失真进行实时(延时仅为几十纳秒级别)、高通道密度(单块FPGA多个滤波器)的校准。
当然，在一些其他实施例中，波形校准电路12也可以采用ASIC领域的其他硬件集成方式，如CPLD或专用定制芯片等，只要能够达到低延迟的要求即可，本申请对此不作限定。
本申请实施例提供的技术方案，通过波形校准电路上的IIR数字滤波器，实现对量子比特的控制信号进行预补偿校准，从而使得该校准后的控制信号经过量子比特控制线之后，最终作用在量子比特上的控制信号是准确的、符合预期的控制信号，从而达到精确控制量子比特的目的。另外，本申请通过在波形校准电路这一硬件电路上实现IIR数字滤波器对控制信号进行波形校准，相比于通过上位机实现波形校准，能够避免掉上位机的进程调用以及数据传输等操作所带来的通信延时，从而降低波形校准所需的耗时，满足低延迟的应用需求。
在一些实施例中，对于波形校准电路12上的每一个IIR数字滤波器来说，该IIR数字滤波器用于根据自身的输入信号和自身的状态值，计算得到自身的输出信号。IIR数字滤波器的输入信号可能是原始的控制信号，也可能是其连接的一个或多个IIR数字滤波器的输出信号，具体请参见上文实施例中的介绍说明，此处不再赘述。IIR数字滤波器的滤波处理过程可以如下：按照一定的采样频率，从自身的输入信号中采样获取一系列的数据点(本申请中称为“采样点”)，然后对于每一个采样点，根据该采样点对应的输入信号的值和IIR数字滤波器自身的状态值，计算得到该采样点对应的输出信号的值。
原则上，IIR数字滤波器的状态值也应当是随着采样点逐个更新的，即对于每一个采样点，根据该采样点对应的输入信号的值和该采样点对应的状态值，计算得到该采样点对应的输出信号的值。但是，为了缩短波形校准所需的耗时，通常在波形校准电路12(如FPGA)上，每一拍(一拍为10纳秒)需要同时计算出多个采样点对应的输出信号，由于IIR数字滤波器的状态值是逐个采样点迭代更新的，也即当前采样点对应的状态值，需要基于前一个采样点对应的状态值计算得到，因此状态值是无法多个采样点同时并行计算的，如果状态值随采样点逐个更新，那么无法实现在每一拍同时计算出多个采样点对应的输出信号。以每一拍需要同时计算出20个采样点对应的输出信号为例，如果状态值随采样点逐个更新，那么需要按顺序先后进行20次运算，逐个计算出每个采样点对应的状态值，这一计算过程所需的耗时，将远远超过10纳秒。
在本申请实施例中，为了克服上述问题，实现在每一拍同时计算出多个采样点对应的输出信号，IIR数字滤波器的状态值每隔一组采样点更新一次，每组采样点包括多个采样点。也即，同一组采样点中包含的多个采样点，其分别对应的状态值是相同的，用同一个数值来近似表征多个连续采样点的状态值。显然，按组更新状态值的方式，相比于逐个采样点更新状态值的方式，将极大地减少状态值的计算次数，这样就能够实现在每一拍同时计算出多个采样点对应的输出信号。
可选地，每组采样点所包含的采样点数量，可以相同，也可以不同。为了简化运算过程，每组采样点所包含的采样点数量相同，每组采样点均包括k个采样点，k为大于1的整数。其中，k的取值大小与IIR数字滤波器的计算耗时呈负相关关系，与IIR数字滤波器的精度呈负相关关系。也即，k的取值越大，则说明越多数量的采样点使用同一个状态值，这一方面会减少状态值的计算次数，使得IIR数字滤波器的计算耗时降低，但也会导致IIR数字滤波器的精度相应降低；反之，k的取值越小，则说明越少数量的采样点使用同一个状态值，这虽然有助于提升IIR数字滤波器的精度，但也会增加状态值的计算次数，使得IIR数字滤波器的计算耗时增加。因此，在设计IIR数字滤波器时，需要综合权衡考虑计算耗时和精度的要求，最终选择合适的k值。
在一些实施例中，k的取值范围是[5,10]，即每组采样点包括的采样点数量为5至10。例如，针对Z通道波形失真进行校准的应用需求，通过实验发现，每组采样点包括10个采样点时，可以满足精度和实时性的要求。当然，如果在某些场景下需要提升精度，可以适当减小k的取值，例如每组采样点包括5个采样点，本申请对此不作限定。下文将给出每组采样点包括10个采样点和5个采样点时，分别对应的实验数据。
在一些实施例中，对于波形校准电路12上的每一个IIR数字滤波器来说，该IIR数字滤波器用于对自身的输入信号和自身的状态值进行加权求和，计算得到自身的输出信号。其中，输入信号和状态值分别对应的权重系数，可以预先设定。
在一些实施例中，IIR数字滤波器通过如下方式计算采样点对应的输出信号：根据第i组采样点中的各个采样点分别对应的输入信号的平均值和第i-1组采样点对应的状态值，计算得到第i组采样点对应的状态值，i为正整数；对于第i组采样点中的每一个采样点，根据该采样点对应的输入信号和第i组采样点对应的状态值，计算得到采样点对应的输出信号。可选地，在计算得到第i组采样点中的各个采样点分别对应的输入信号的平均值之后，将该平均值与第i-1组采样点对应的状态值进行加权求和，计算得到第i组采样点对应的状态值。之后，对于第i组采样点中的每一个采样点，对该采样点对应的输入信号和第i组采样点对应的状态值进行加权求和，计算得到采样点对应的输出信号。按照上文介绍，同一组采样点中的多个采样点，共用同一个近似的状态值，从而减少状态值的更新次数，缩减计算耗时。另外，在计算第i组采样点中的多个采样点分别对应的输出信号时，可以多个采样点同时(或称为并行)进行计算，从而缩减计算耗时。
在一些实施例中，IIR数字滤波器的计算过程采用流水线(pipeline)技术实现，以提升并行度，进一步缩减计算耗时。流水线技术是指在运算任务进行时分属不同部分的运算重叠进行操作的一种准并行处理实现技术。
在一些实施例中，IIR数字滤波器采用三级流水线实现，该三级流水线包括第一级流水线、第二级流水线和第三级流水线。其中，第一级流水线用于对第i组采样点中的各个采样点分别对应的输入信号进行初步处理，以为下一级流水线中的平均值计算和状态值计算做好准备。例如，第一级流水线用于计算第i组采样点中的各个采样点分别对应的输入信号的和值。第二级流水线用于根据第一级流水线的处理结果，计算第i组采样点中的各个采样点分别对应的输入信号的平均值，以及计算第i组采样点对应的状态值。例如，第二级流水线用于根据第i组采样点中的各个采样点分别对应的输入信号的和值，计算第i组采样点中的各个采样点分别对应的输入信号的平均值，以及根据第i组采样点中的各个采样点分别对应的输入信号的平均值和第i-1组采样点对应的状态值，计算得到第i组采样点对应的状态值。第三级流水线用于对于第i组采样点中的每一个采样点，根据采样点对应的输入信号和第i组采样点对应的状态值，计算得到采样点对应的输出信号。每一级流水线的计算耗时约为一拍(10纳秒)，如果不使用流水线技术，则每一轮计算所消耗的拍数至少是3拍(30纳秒)，通过流水线的实现，可以达到每一拍实现一轮计算的效果，进一步缩短了IIR数字滤波器的延迟。
下面，对本申请技术方案的实现推导过程进行介绍说明。
为了校准单个RLC器件所造成的脉冲波形失真，需要实现的阶跃响应函数如下：
这是一个连续函数，实际上对应一个模拟滤波器，其中g、A、τ都是通过实验测定或给定的系数，通常设定g＝1，u(t)为阶跃函数。根据模拟滤波器的系统函数H(s)我们用匹配Z变换法求取IIR数字滤波器的系统函数H(z)。然后由系统函数H(z)的表达式：
可以相应得到IIR数字滤波器的系数b0,b1,...,bN，a1,...,aM。其中，H(z)是描述数字滤波器的z域上的系统函数(在模拟滤波器→数字滤波器的系统函数求解时需要用到z变换)，系统函数就完整代表了一个滤波器的特征。z表示z域(复数的极坐标)，B(z)、A(z)分别对应后面要用到的滤波器系数bi和ai。
由于波形校准系统中目前所涉及的都是一阶IIR数字滤波器(多阶IIR数字滤波器可以分解为多个一阶IIR数字滤波器的串联或并联)，所以H(z)的形式通常是如下的：
阶跃响应所对应的传递函数为：
H(s)指模拟滤波器的系统函数。s表示s域或s平面(x，y坐标表示实部和虚部)。在实现模拟滤波器→数字滤波器的转换时，需要做s平面→z平面的转换(也即z变换：z＝esT，其中T是采样信号的周期(采样频率的倒数))，因此系统函数也从H(s)变成了H(z)。
因此，要对H(s)进行校准，其需要的额外的一个传递函数形式需要满足：
利用IIR数字滤波器实现该传递函数，可以利用匹配Z变换法来进行设计。此方法能够保持极点和零点不变。极点为s＝-1/(A+1)τ，零点为s＝-1/τ。因此IIR数字滤波器的系统函数H(z)为：
其中，kd为系数，fs为采样频率，e为自然常数。设定H(z＝0)＝1，则得到kd的具体结果。因此，根据匹配Z变换法设计出来的IIR数字滤波器的系数为：
b0＝kd，
b1＝-kdp1，
a1＝-p2，
其中：
kd＝(1-p2)/(1-p1)，
相应的IIR数字滤波器的形式为：
y[n]＝b0x[n]+b1x[n-1]-a1y[n-1]。
对上式进行变换，将其从IIR数字滤波器的直接一型表示法(direct form 1)转化为典范型表示法(canonical form)：
y[n]＝αx[n]+βu[n]；
其中，u[n]＝γx[n]+δu[n-1]，y[n]表示第n个采样点的输出信号，x[n]表示第n个采样点的输入信号，u[n]表示第n个采样点的状态值，n为正整数，α、β、γ和δ为可计算系数。
其中，α、β、γ和δ可以根据b0、b1和a1计算得到。具体地，βγ＝b0-b1/a1，δ＝-a1。为了方便我们可以取β＝1，γ＝b0-b1/a1。
这一典范型最重要的性质就是将y[n]中递归的部分u[n]提取了出来，u[n]即为IIR数字滤波器的状态值，这样我们在做近似的时候，只需要对u[n]取平均值做近似操作，从而最大化地减小对输入信号x[n]做近似所导致的偏差。这里的原因是，如果直接对x[n]取平均值做近似，则会有较大的近似偏差，以对x[n]每10个采样点取平均为例，偏差为/>而输入信号x[n]可能会发生跳变，如阶跃信号，其对输出信号y[n]的直接影响(偏差)可能很大。然而，如果对u[n]取平均值做近似，由于实际中系数β通常很小，所以对输出信号y[n]的影响(偏差)可控，避免了输入信号x[n]发生跳变时所带来的巨幅偏差。
示例性地，在每一拍计算输出信号时，同时计算20个采样点(或称为数据点)。假设当前这一拍要计算的数据点为y[n],y[n+1],…,y[n+19]，那么在已知u[n-1]和x[n],x[n+1],…,x[n+19]的情况下便可计算得到y[n],y[n+1],…,y[n+19]。由于实时得维护每一个u[n](即每个采样点更新一次u[n])是很困难的，所以在计算y[n],y[n+1],…,y[n+9]时，我们用到的不是u[n-1]，而是u[n-10],u[n-9],…,u[n-1]的平均值这样，我们每一拍只需要维护u的最近10个数据的平均值。特别需要注意的是，由于取平均后u[n]的计算是每10个点算一次平均，相当于相邻两个u[n]的跨度是原来的10倍，这可以近似地看成采样率变为了原来的十分之一。即由H(s)计算H(z)时需要用到f′s＝fs/10。
假设目前我们已经有了u[n-10],u[n-9],…,u[n-1]的平均值且当前这一拍的输入信号是x[n],x[n+1],…,x[n+19]，那么我们需要求解的是：y[n],y[n+1],…,y[n+19]这20个数据点和u[n+10],u[n+11],…,u[n+19]的平均值/>相应的推导如下：
令 那么/>且：
接着，对于0≤i≤9，我们有：
y[n+i]＝αx[n+i]+βu1；
y[n+i+10]＝αx[n+i+10]+βu2。
为了能满足100MHz的主频，我们采用三级流水线的方法来实现：我们大致在流水线的第一拍计算x[n]+x[n+1]+…+x[n+9]的中间结果，第二拍计算u1和u2，第三拍计算y[n],y[n+1],…,y[n+19]。实际上为了整个流水线的顺畅运行，还需要存储一部分的中间结果到寄存器中。整个流水线实现的示意图示例性如图2所示。
另外，如果对u[n]采用每5个数据点取一次平均的话，相比于每10个数据点取一次平均，IIR数字滤波器的结果会更为精确。相应地，需要将y[n],y[n+1],…,y[n+19]分为四段进行计算：y[n],…,y[n+4]、y[n+5],…,y[n+9]、y[n+10],…,y[n+14]和y[n+15],…,y[n+19]。在每一拍都维护u1、u2、u3和u4，其中每一个ui(1≤i≤4)都表示5个数据点的平均值。u1、u2、u3和u4的计算可以类比上文中u1、u2的计算方法，这一展开方法可称为时域交叉。另外，需要注意的一点是，由H(s)计算H(z)时采样率是降低5倍，即f″s＝fs/5。
可选地，在整个过程中采用定点数运算，定点数的优势在于精度位宽较高且运算稳定，但数值表示范围有限。每个一阶IIR数字滤波器有三拍延迟(30纳秒)，对于L个一阶IIR数字滤波器，如果使用串联方式，则总延迟为30L纳秒，但如果使用并联方式，则总延迟依然为30纳秒(不考虑输入数据的额外一拍延迟)。
另外，由于目前FPGA的资源支持我们对中间数据的位宽进行适当的扩充，所以使用浮点数也能达到与定点数比肩的数据精度(尾数位宽接近定点数位宽即可)。而浮点数的数值表示范围远大于定点数，这有着定点数无法比拟的灵活度，可能更适合未来各种不同的实验环境。但目前由于尚未找到方法直接在滤波器里使用浮点数相关IP核，因此浮点数运算可能需要自主编程实现浮点数表示和运算功能。
本申请提供的波形校准系统通过Verilog HDL实现于Intel Stratix-10 FPGA上。每块FPGA共有8个通道，在每个通道有4个一阶IIR数字滤波器。经过实验测算，单个通道的逻辑资源消耗仅为FPGA总逻辑资源的约2％，因此资源消耗是比较低的。其中，逻辑资源(Logic Elements)是FPGA的基本资源单位，用于实现基础的乘法、加法、多路选择器等运算逻辑。硬件编程在综合(Synthesis)时，EDA(Electronic Design Automation，电子设计自动化)软件会给出“逻辑资源”的消耗量，通常来说一个系统只要没超过FPGA芯片上总逻辑的80％就是比较安全的。这里1个通道占2％，8个通道总共占16％左右。
我们通过在Python(一种计算机编程语言)上做IIR数字滤波器的模拟实验和在电子学系统+示波器上进行真实物理实验，发现结果均能达到99.9％的精度。图3是IIR数字滤波器在Python上做模拟实验时数据的局部表现，图4是该次实验数据的全局表现。在图3和图4中，浅色线条是模拟的近似输出信号(示波器中应当会出现的结果)，深色线条是理想输出信号(不做近似，精确计算的结果)，横坐标表示采样点的个数，纵坐标表示模拟实验中波形在每一个采样点的值。该实验表明近似输出信号与理想输出信号之间的偏差约在千分之一以下，大约≤5/18000。
另外，我们进一步提供在真实电子学系统上的实验结果：我们对一个方波进行校准，首先是通过软件计算出校准后的结果，并将该结果直接上传至硬件进行输出；此外我们将方波上传至硬件并通过我们设计的IIR数字滤波器进行校准，并将结果输出。我们用示波器采集了两种情况下的波形输出数据如下图5所示，其中，图5中(a)部分是全局表现的示意图，(b)部分是局部表现的示意图。浅色线条代表IIR数字滤波器的输出，深色线条代表软件计算的输出，由于IIR数字滤波器的输出非常精准，很接近理想输出信号(即软件计算的输出)，因此从图中看两条线基本重合。
有了这一基于FPGA的片上快速波形校准系统，量子比特控制线上各种LRC器件所造成的信号失真能够以非常高的精度被校准，从而为实现超导量子计算的实时反馈打下了良好的基础。
另外，如果对u[n]采用每5个数据点取一次平均的话，则IIR数字滤波器的输出结果会更为精确。图6示出了对u[n]采用每5个数据点取一次平均的实验效果图。浅色线条是模拟的近似输出信号，深色线条是理想输出信号，横坐标表示采样点的个数，纵坐标表示模拟实验中波形在每一个采样点的值。
本申请一示例性实施例还提供了一种波形校准电路，该波形校准电路包括至少一个IIR数字滤波器。IIR数字滤波器用于对输入信号进行波形校准，得到输出信号。其中，输出信号是根据输入信号和状态值计算得到的。可选地，该状态值每隔一组采样点更新一次，每组采样点包括多个采样点。
在一些实施例中，IIR数字滤波器用于根据第i组采样点中的各个采样点分别对应的输入信号的平均值和第i-1组采样点对应的状态值，计算得到第i组采样点对应的状态值，i为正整数；对于第i组采样点中的每一个采样点，根据该采样点对应的输入信号和第i组采样点对应的状态值，计算得到该采样点对应的输出信号。
在一些实施例中，IIR数字滤波器采用三级流水线实现。其中，第一级流水线用于对第i组采样点中的各个采样点分别对应的输入信号进行初步处理。第二级流水线用于根据第一级流水线的处理结果，计算第i组采样点中的各个采样点分别对应的输入信号的平均值，以及根据第i组采样点中的各个采样点分别对应的输入信号的平均值和第i-1组采样点对应的状态值，计算得到第i组采样点对应的状态值。第三级流水线用于对于第i组采样点中的每一个采样点，根据该采样点对应的输入信号和第i组采样点对应的状态值，计算得到该采样点对应的输出信号。
在一些实施例中，每组采样点均包括k个采样点，k为大于1的整数。
在一些实施例中，波形校准电路为FPGA。
有关该波形校准电路的介绍说明，可参见上文实施例中的介绍说明，此处不再赘述。另外，在上文实施例中，主要以该波形校准电路在量子比特控制系统中的应用为例，对该波形校准电路的实现原理进行了介绍说明，应当理解的是，该波形校准电路同样适用于任何具有波形校准需求的其他应用场景中，本申请对此不作限定。
应当理解的是，在本文中提及的“多个”是指两个或两个以上。另外，本文中描述的步骤编号，仅示例性示出了步骤间的一种可能的执行先后顺序，在一些其它实施例中，上述步骤也可以不按照编号顺序来执行，如两个不同编号的步骤同时执行，或者两个不同编号的步骤按照与图示相反的顺序执行，本申请实施例对此不作限定。
以上所述仅为本申请的示例性实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

1.一种量子比特控制系统，其特征在于，所述量子比特控制系统包括：信号源、波形校准电路、量子比特控制线和量子比特；
所述信号源，用于产生原始的控制信号；
所述波形校准电路，用于通过至少一个无限脉冲响应IIR数字滤波器对所述原始的控制信号进行波形校准，得到校准后的控制信号；其中，所述IIR数字滤波器用于根据所述IIR数字滤波器的输入信号和所述IIR数字滤波器的状态值，计算得到所述IIR数字滤波器的输出信号，所述校准后的控制信号经过所述量子比特控制线之后作用在所述量子比特上，用于对所述量子比特进行控制。
2.根据权利要求1所述的量子比特控制系统，其特征在于，
所述IIR数字滤波器的状态值每隔一组采样点更新一次，每组采样点包括多个采样点。
3.根据权利要求2所述的量子比特控制系统，其特征在于，所述IIR数字滤波器用于：
根据第i组采样点中的各个采样点分别对应的输入信号的平均值和第i-1组采样点对应的状态值，计算得到所述第i组采样点对应的状态值，i为正整数；
对于所述第i组采样点中的每一个采样点，根据所述采样点对应的输入信号和所述第i组采样点对应的状态值，计算得到所述采样点对应的输出信号。
4.根据权利要求3所述的量子比特控制系统，其特征在于，所述IIR数字滤波器采用三级流水线实现；其中，
第一级流水线用于对所述第i组采样点中的各个采样点分别对应的输入信号进行初步处理；
第二级流水线用于根据所述第一级流水线的处理结果，计算所述第i组采样点中的各个采样点分别对应的输入信号的平均值，以及根据所述第i组采样点中的各个采样点分别对应的输入信号的平均值和所述第i-1组采样点对应的状态值，计算得到所述第i组采样点对应的状态值；
第三级流水线用于对于所述第i组采样点中的每一个采样点，根据所述采样点对应的输入信号和所述第i组采样点对应的状态值，计算得到所述采样点对应的输出信号。
5.根据权利要求2所述的量子比特控制系统，其特征在于，每组采样点均包括k个采样点，k为大于1的整数。
6.根据权利要求2所述的量子比特控制系统，其特征在于，每组采样点包括的采样点数量为5至10。
7.根据权利要求2所述的量子比特控制系统，其特征在于，所述IIR数字滤波器采用典范型表示法的形式为：
y[n]＝αx[n]+βu[n]；
其中，u[n]＝γx[n]+δu[n-1]，y[n]表示第n个采样点的输出信号，x[n]表示第n个采样点的输入信号，u[n]表示第n个采样点的状态值，n为正整数，α、β、γ和δ为可计算系数。
8.根据权利要求7所述的量子比特控制系统，其特征在于，所述IIR数字滤波器采用直接一型表示法的形式为：
y[n]＝b0x[n]+b1x[n-1]-a1y[n-1]；
其中，b0＝kd，b1＝-kdp1，a1＝-p2，kd＝(1-p2)/(1-p1)，e为自然常数，fs为采样频率，τ为设定系数；
并且，所述直接一型表示法的形式转化为所述典范型表示法的形式，βγ＝b0-b1/a1，δ＝-a1，A为设定系数。
9.根据权利要求8所述的量子比特控制系统，其特征在于，所述IIR数字滤波器的系统函数H(z)为：
其中，所述系统函数H(z)是采用匹配Z变换法对模拟滤波器的系统函数H(s)进行转换得到的，s表示s域，z表示z域。
10.根据权利要求1至9任一项所述的量子比特控制系统，其特征在于，所述波形校准电路为现场可编程逻辑门阵列FPGA。
11.根据权利要求10所述的量子比特控制系统，其特征在于，所述FPGA具有8个通道，每个通道包含的所述IIR数字滤波器的最大数量是4。
12.一种波形校准电路，其特征在于，所述波形校准电路包括至少一个无限脉冲响应IIR数字滤波器；
所述IIR数字滤波器用于根据所述IIR数字滤波器的状态值对输入信号进行波形校准，得到输出信号；
其中，所述输出信号是根据所述输入信号和状态值计算得到的，所述状态值每隔一组采样点更新一次，每组采样点包括多个采样点。
13.根据权利要求12所述的波形校准电路，其特征在于，所述IIR数字滤波器用于：
根据第i组采样点中的各个采样点分别对应的输入信号的平均值和第i-1组采样点对应的状态值，计算得到所述第i组采样点对应的状态值，i为正整数；
对于所述第i组采样点中的每一个采样点，根据所述采样点对应的输入信号和所述第i组采样点对应的状态值，计算得到所述采样点对应的输出信号。
14.根据权利要求13所述的波形校准电路，其特征在于，所述IIR数字滤波器采用三级流水线实现；其中，
第一级流水线用于对所述第i组采样点中的各个采样点分别对应的输入信号进行初步处理；
第二级流水线用于根据所述第一级流水线的处理结果，计算所述第i组采样点中的各个采样点分别对应的输入信号的平均值，以及根据所述第i组采样点中的各个采样点分别对应的输入信号的平均值和所述第i-1组采样点对应的状态值，计算得到所述第i组采样点对应的状态值；
第三级流水线用于对于所述第i组采样点中的每一个采样点，根据所述采样点对应的输入信号和所述第i组采样点对应的状态值，计算得到所述采样点对应的输出信号。
15.根据权利要求12至14任一项所述的波形校准电路，其特征在于，每组采样点均包括k个采样点，k为大于1的整数。
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