CN113726476A - 信道交织处理方法和处理模块 - Google Patents

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Abstract

本发明公开了一种信道交织处理方法，其用于国家电网双模通信，包括：编码器以K/2动作节拍每个节拍输出4个比特的数据写入交织缓存，K为编码器输入数据块长度；在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经并串转换后输出；其中，编码器每个节拍输出的4个数据中2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8比特，深度由最大的载荷块大小所决定。本发明还公开了一种信道交织处理模块。本发明能提高交织缓存使用效率，降低交织缓存容量需求，降低读取交织缓存所需读取操作数。

Description

信道交织处理方法和处理模块
技术领域
本发明涉及数字通信领域，特别是涉及一种用于国家电网双模通信中的信道交织处 理方法。本发明还涉及一种用于国家电网双模通信系统中的信道交织处理模块。
背景技术
在数字通信系统中，不管是传输媒质是无线信道还是有线信道，由于信道条件的复 杂多变，在接收端容易造成突发性的错误。数字通信系统中虽然通常都有强大的信道纠错码保护机制，但是一般的纠错码译码算法，比如说常见的针对卷积码的维特比译码算法、Turbo码译码算法和LDPC码译码算法，都是在高斯白噪声信道条件下具有最优性能， 而当存在突发性错误，即短时间内出现很多错误，甚至是连续出现很多错误时的情况下 译码纠错性能会受到影响，容易出现无法纠正错误从而导致丢包或者错包的结果。里德 所罗门码适合于应对突发性错误，但是反过来不太适合于应对高斯错误(在高斯白噪声 条件下出现的随机分布的错误称之为高斯错误)。所以在有些通信系统中采用卷积码和 里德所罗门码相结合的信道纠错码机制，由卷积码充当内码先解决高斯错误，针对卷积 码的维特比译码算法所无法纠正的错误通常呈现突发性特征，这些突发性错误再由充当 外码的里德所罗门码译码算法来解决。
在进入信道纠错码译码器之前，如果能够将接收数据中可能存在的突发性错误通过 某种方法转变为随机分布的近似高斯错误的话，有利于最大限度地发挥信道纠错码译码 器的纠错能力。交织就是这样一种常用于数字通信系统的技术，在发射端，将纠错码编码器输出的数据在保持其内容不变的前提条件下将数据按照比特单位或者比特组(或者说码字或者说符号)单位以伪随机的方式将其排列顺序进行打乱重组。然后在接收端的 纠错码译码器的输入端，进行与发射端相对称的处理(称之为反交织或者解交织处理) 以恢复其原本的顺序。在发射端的交织处理和接收端的解交织处理相互抵消，因此对于 数据本身没有影响，但是在信道传输过程中出现的错误的位置排列(可称之为错误模式) 因为只受到接收端解交织的影响导致被以伪随机的方式打乱重组。当错误模式本来就是 高斯错误模式的话，以伪随机的方式打乱重组后不会改变其高斯错误模式的属性，但是 如果错误模式本来是突发性错误模式的话，以伪随机的方式打乱重组后就会变成近似于 高斯错误模式。这样，在高斯白噪声信道条件下，接收端纠错译码的纠错性能不会受到 影响，而在其它会导致突发性错误的信道条件下，接收端纠错译码的纠错性能可以得到 有效的提升(相比不采用交织的情况下)。
国网双模通信互联互通技术(《国家电网有限公司企业标准：双模通信互联互通技术规范第4—1部分:物理层通信协议》)包含两个物理层标准，一个是通过电力线传输 的高速载波物理层，简称为HPLC；另一个是通过空中无线传输的无线物理层，简称为 HRF。两个物理层的帧结构图分别如图1和图2所示。
在国网双模通信系统中，信道交织的输入数据来自Turbo编码输出，Turbo编码按载荷块(Payload Block，简称为PB)为单位进行，国网双模通信系统中定义了PB16、 PB40、PB72、PB136、PB264和PB520等6种大小的载荷块，PB后所跟的数值代表按字 节数计算的载荷块的大小PB_SIZE，比如说，PB16即表示数据块大小为16个字节。将 按照比特数计算的载荷块大小记为K＝8*PB_SIZE。国网双模通信系统中的Turbo码 是双二元卷积Turbo码，一个载荷块的Turbo编码分K/2个节拍进行，每个节拍并行输 入两个比特数据，输出4比特数据，第i个节拍输出的4比特数据记为{u2i,u2i+1,p2i,p2i+1}，
Figure BDA0003179270080000021
其中u2i,u2i+1为原输入的信息比特，p2i,p2i+1为编码器计算得到的校验 比特。Turbo编码输出要进行打孔处理，将一部分校验比特删除，不同的打孔模式对应 三种不同等效码率，分别如图4、图5和图6所示。
在国家电网双模通信互联互通技术规范中定义的信道交织处理过程如下所述：
信道交织单元用来在多次拷贝和传送到信道之前，将Turbo编码器输出并经过打孔 处理的信息比特和校验比特进行随机化。信息比特的交织：信息比特分成4个子块，每个子块大小为K/4比特。信息比特按列写入K/4行4列的矩阵，按行读出。第一轮读 (0,StepSize,2*StepSize…)行直到矩阵尾部；第二轮读 (1,1+StepSize,1+2*StepSize…)行直到矩阵尾部；经过StepSize轮后全部行读取完毕。
校验比特的交织：校验比特分成4个子块，每个子块大小为T＝(N-K)/4比特。校验比特按列写入T行4列的矩阵，按行读出。第一轮读(offset,offset+StepSize, offset+2*StepSize…)mod T行；第二轮读(offset+1,offset+1+StepSize, offset+1+2*StepSize…)mod T行，每轮读T/StepSize行，经过StepSize轮后全部T 行读取完毕。
信道交织中使用的参数交织步长StepSize和交织偏移值offset如图3所示，其中PHR只有PB16模式，PSDU兼容所有PB模式。这里，PHR是指国网双模通信系统中物理 帧中的帧控制数据部分，而PSDU是指国网双模通信系统中物理帧中的载荷数据部分。 从交织缓存中读出的信息码和校验码还要进行半字节移位处理：半字节移位以4比特为 单位进行移位，不论信息比特还是校验比特，每两个半字节调整一次顺序，b0表示比特 来自信息或者校验比特的区块1，以此类推，b1表示来自区块2，b2表示来自区块3， b3表示来自区块4。比特串行输出时，4个比特中最左边的比特先输出，从左向右，规 则如图7所示。
最后，还要经过信息码与校验码之间的交织处理：对于1/2码率，输出的每2个半字节中前4比特为信息码，接着4比特为校验码，以此类推。对于4/5码率，输出的每 5个半字节中首先是2个4位的信息比特，然后是1个4位的校验比特，最后是2个4 位的信息比特，以此类推。对于16/18码率，输出的每9个半字节中，首先是3个4位 的信息比特，然后是4位的校验比特，最后是5个4位的信息比特，重复这一模式。在 常规的实现方式中，Turbo编码输出比特组序列
Figure BDA0003179270080000031
{u2i,u2i+1,p2i,p2i+1}按 照标准所定义的顺序先进行打孔处理，然后分别按比特写入信息比特用交织缓存和校验 比特用交织缓存。交织缓存以双缓存的结构实现，交替用于写入和读出以便于能够以流 水线的方式进行连续处理。一方面，一个载荷块(PB)的Turbo编码输出结果经过打孔 处理、然后分别写入第一组的信息比特交织缓存和校验比特交织缓存，另一方面，交织 控制器从第二组交织缓存中读取数据进行半字节交换以及信息比特与校验比特的交织 处理后再经过并串转换后输出给后级模块。完成一个载荷块的处理后，切换为对第二组 交织缓存进行写入，以及从第一组交织缓存中读取数据，。。。，然后这样一直交替进行直 到所有的数据块都处理完毕。
国网双模通信系统中的信道交织是属于比特级(bit-level)块交织，即交织是以比特为单位进行处理的。首先将待交织数据块，即Turbo编码器输出数据，按照以上所 定义的方式，将信息比特逐比特按列写入K/4行4列(以下记为用[a,b]表示矩阵的大小， 其中a表示矩阵的行数，b表示矩阵的列数)的矩阵，将校验比特逐比特按列写入[T/4,4] 的矩阵，其中矩阵的一个元素表示一个信息比特或者校验比特。这里的矩阵是一个逻辑 概念，在计算机系统中(无论是FPGA芯片或者专用集成电路或者计算机软件实现)实 现中，可以用一维的存储模块来实现矩阵数据的存储，比如说，1个1024字节的存储器 可以用来存储128行8列的矩阵数据，其中每个字节存储矩阵的一个数据元素，第1个 到第8个存储单元存储矩阵的第1行，第9个到第16个存储单元存储矩阵的第2行…… 以下依此类推。在计算机系统(无论是FPGA芯片或者专用集成电路或者计算机软件实 现)中，存储模块的最小位宽通常是8比特，即一个存储单元可以存储8比特即1个字 节的数据，而且存储模块的访问通常只能按照8比特的存储单元进行访问(读取或者写 入修改)。
写入交织缓存是需要逐比特写入，而计算机系统中的存储单元只能按照8比特的存 储单元进行访问，所以在常规的实现方式中，交织缓存是用一个8比特的存储单元存储一个比特的数据。这样，信息比特的交织缓存由于需要存储K/4行4列的矩阵，实际上 需要用4个深度为K/4存储块，每个存储块对应一个子块或者说一列。同样，校验比特 的交织缓存由于需要存储T/4行4列的矩阵，实际上需要用4个深度为T/4存储块，每 个存储块对应一个子块或者说一列。进一步，交织缓存需要以双缓存的结构实现，因此 信息比特用交织缓存需要8个深度为K/4存储块，校验比特用交织缓存需要8个深度为 T/4存储块。进一步，在从交织缓存中读出数据时是按行读取的。虽然在同一交织行的 数据因为属于不同的列，因此存储在不同存储块而且对应的存储地址相同而可以同时读 取，但是由于交织缓存是使用8个存储块(信息比特和校验比特各4个)实现，所以实 际上需要8次读操作来实现同一交织行的数据的读取。
综上所述，常规国网双模通信信号交织处理方案存在以下缺陷：
1、交织缓存用一个8比特的存储单元存储1比特的数据，有7比特的存储空间无 法另作它用因而被浪费了，有效利用率只有12.5％。
2、在读取操作中，读取一行中的8个比特的数据需要8次读操作，与理论上只需 要1次读操作相比，动作有效率也仅有12.5％，这个对应于动作功耗的巨大浪费。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现 有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种能提高交织缓存使用效率，降低交织缓存容量 需求，降低读取交织缓存所需操作次数的信道交织处理方法。
相应的，本发明还提供了一种能提高交织缓存使用效率，降低交织缓存容量需求，降低读取交织缓存所需操作次数的信道交织处理模块。
为解决上述技术问题，本发明提供用于国家电网双模通信的信道交织处理方法，其 用于国家电网双模通信，包括以下步骤：
S1，将编码器分K/2个动作节拍每个节拍输出的4个比特的数据写入交织缓存，K为编码器输入数据块按比特数计算的长度；
S2，在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经并串转换后输出；
其中，编码器每个节拍输出的4个数据中2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8比特，深度由最大的载荷块大小所决定。
所述S2中每个节拍从交织缓存中读取的8个比特中高4个比特为信息比特，低4 个比特为为校验比特。
可选择的，进一步改进所述的信道交织处理方法，步骤S1将第
Figure BDA0003179270080000051
个节拍的数据{u2i,u2i+1,p2i,p2i+1}，u代表信息比特，p代表校验比特，写入交织缓存包括 以下子步骤：
S1.1,确定当前节拍要写入的交织缓存的第一个地址addr1；
S1.2,从交织缓存中将地址addr1的8个比特数据读出，记为rval1；
S1.3，将u2i，p2i替换rval1中2个比特；
S1.4，将更新后的rval1重新写回到交织缓存的地址addr1中；
S1.5，确定当前节拍要写入的交织缓存的第二个地址addr2；
S1.6，从交织缓存中将地址addr2的8个比特数据读出，记为rval2；
S1.7，将u2i+1，p2i+1替换rval2中2个比特；
S1.8，将更新后的rval2重新写回到交织缓存的地址addr2中。
可选择的，进一步改进所述的信道交织处理方法，步骤S2将第
Figure BDA0003179270080000061
个节拍数据的打孔处理、半字节交换、信息比特交织和校验比特交织后，经过并串转换后 输出，包括以下子步骤：
S2.1,从交织缓存地址j读取数据得到rdat；
S2.2,确定当前读出的8个比特数据的低4个比特数据是否应该被丢弃；对高4个比特数据和低4个比特数据分别计数，高4个比特数据的计数与当前读地址相等，低4 个比特数据的计数只对未被丢弃的有效数据进行计数，高4个比特数据的计数值记为 hcnt，低4个比特数据的计数值记为lcnt；
S2.3，基于hcnt和lcnt分别对高4个比特数据和未被丢弃的低4个比特数据进行半字节交换处理，所述半字节交换处理是对原4比特数据进行循环右移处理，右移量由 于hcnt和lcnt决定；
S2.4,将经过打孔处理和半字节交换后的高4个比特数据和低4个比特数据重新排列顺序并经过并串转换输出。
为解决上述技术问题，本发明提供一种用于国家电网双模通信系统的信道交织处理 模块，包括：
编码器，其适用于分K/2动作节拍每个节拍输出4个比特的数据写入交织缓存，K为编码器输入数据块长度；
交织处理单元，其适用于从交织缓存中按地址顺序以K/4个动作节拍逐个地址读出 8个比特的数据，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经 并串转换后输出。
其中，编码器每个节拍输出的4个数据中2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8比特，深度由最大的载荷块大小所决定。
所述每个节拍从交织缓存中读出的8个比特中高4个比特为信息比特，低4个比特为为校验比特。
可选择的，进一步改进所述的信道交织处理模块，所述编码器将第
Figure BDA0003179270080000071
个节拍的数据{u2i,u2i+1,p2i,p2i+1}，u代表信息比特，p代表校验比特，写入交织缓存采 用以下步骤：
S1.1,确定当前节拍要写入的交织缓存的第一个地址addr1；
S1.2,从交织缓存中将地址addr1的8个比特数据读出，记为rval1；
S1.3，将u2i，p2i替换rval1中2个比特；
S1.4，将更新后的rval1重新写回到交织缓存的地址addr1中；
S1.5，确定当前节拍要写入的交织缓存的第二个地址addr2；
S1.6，从交织缓存中将地址addr2的8个比特数据读出，记为rval2；
S1.7，将u2i+1，p2i+1替换rval2中2个比特；
S1.8，将更新后的rval2重新写回到交织缓存的地址addr2中。
可选择的，进一步改进所述的信道交织处理模块，所述交织处理单元将第
Figure BDA0003179270080000072
个节拍数据的打孔处理、半字节交换、信息比特交织和校验比特交织 后，经过并串转换后输出，采用以下步骤：
S2.1,从交织缓存地址j读取数据得到rdat；
S2.2,确定当前读出的8个比特数据的低4个比特数据是否应该被丢弃；对高4个比特数据和低4个比特数据分别计数，高4个比特数据的计数与当前读地址相等，低4 个比特数据的计数只对未被丢弃的有效数据进行计数，高4个比特数据的计数值记为 hcnt，低4个比特数据的计数值记为lcnt；
S2.3，基于hcnt和lcnt分别对高4个比特数据和未被丢弃的低4个比特数据进行半字节交换处理，所述半字节交换处理是对原4比特数据进行循环右移处理，右移量由 于hcnt和lcnt决定；
S2.4,将经过打孔处理和半字节交换后的高4个比特数据和低4个比特数据重新排列顺序并经过并串转换输出。
与常规技术实现方式不同的是，在本发明的方案中交织缓存不是用一个存储单元存 储一个比特，而是交织矩阵的每一行包括信息比特和校验比特的8比特占用一个存储单元。而且，打孔处理不是在写入交织缓存之前进行，而是在从交织缓存中读出时进行。 因此写入交织缓存的处理对于不同码率是共通的。写入交织缓存时，仍然是逐比特写入， 但是，交织矩阵中占用一个存储单元的每一行的8比特数据不是一次性写入，而是分4 次写入，每次写入1个信息比特和对应的1个校验比特。在同一行所占用的一个存储单 元的每次写入的时候，必须保证之前已经写入的比特不会被篡改。其实现方法是，在写 入一个地址时，先将其读出，然后将需要写入的信息比特和校验比特更新到这个读出数 据的根据交织规则计算出的对应的比特位置，然后再写回交织缓存的同一地址中去。这 样就既将新的比特写入到了预定的比特位置中去，又确保了该存储单元中其它比特位置 的数据不会被篡改。
本发明缓存的深度需求仍然不变，但是由原来需要8块缓存缩减为只需要一块，节约了87.5％的存储资源。而且在从交织缓存中，同一行的8比特数据只需要一次读操作 就可以全部读出，读取数据时所需要的读取操作数也削减为常规方案的1/8。
本发明的信息比特交织和校验比特交织共使用两块8比特宽度的存储块，两个存储 块构成双缓存结构，交替地分别用于写入和读出，以保证多个载荷块需要处理时的流水线处理。存储块的深度由原载荷块大小决定。假定PB_SIZE表示PB的字节数，则深度 要求为
Figure BDA0003179270080000081
比如说，在国网双模通信标准中，最大的PB为PB520， 因此交织缓存的深度要求为1040，换句话说交织缓存由2个1040字节的存储块构成。
交织缓存的高4个比特存储信息比特，低4个比特存储校验比特。在不同码率条件下经过打孔删除后遗留下来的校验比特数据量不同。交织缓存的高4个比特区域的每个 地址都要存储信息比特。在CR＝1/2时，校验比特数据量与信息比特相同，交织缓存的 低4个比特区域的每个地址都用于存储有效的(即不被打孔处理删除的)校验比特； CR＝4/5时，校验比特数据量是信息比特的1/4，低4个比特区域的满足addr％4＝＝0(地 址从0开始计数)的地址存储有效的校验比特，其它地址存储的为预定在打孔处理中要 被删除的校验比特；CR＝16/18时，校验比特数据量是信息比特的1/8，低4个比特区域 的满足addr％8＝＝0的地址存储校验比特，其它地址存储的为预定在打孔处理中要被删 除的校验比特。以PB16为例，写入交织缓存后数据在交织缓存中的存储方式如图8、图 9和图10所示，每一行表示一个存储单元，最左边为MSB(bit[7])，用于存储同一交织 行中最早写入的比特，最右边定义为LSB(bit[0])，用于存储同一交织行中最晚写入的 比特。当然本领域的有经验的工程师应该知道，这个比特顺序定义并不是必然的。比如 说，将最左边定义为LSB(bit[7])，用于存储同一交织行中最晚写入的比特，最右边定 义为MSB(bit[0]，用于存储同一交织行中最早写入的比特，也完全没有影响，后续处理 方式只需要相应地调整并保持前后连贯一致即可。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或 材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附 图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范 围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是高速载波物理层帧结构示意图。
图2是无线物理层帧结构示意图。
图3是信道交织参数表。
图4是码率为1/2时的打孔处理示意图。
图5是码率为16/18时的打孔处理示意图。
图6是码率为4/5时的打孔处理示意图。
图7是半字节移位表。
图8是PB16,CR＝1/2交织缓存写入处理后的数据。
图9是PB16,CR＝4/5交织缓存写入处理后的数据。
图10是PB16,CR＝16/18交织缓存写入处理后的数据。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书 所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体 实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以 下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形 式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供 这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术 方案充分传达给本领域技术人员。
第一实施例；
本发明提供一种用于国家电网双模通信的信道交织处理方法，包括以下步骤：
S1，编码器以K/2动作节拍每个节拍输出4个比特的数据写入交织缓存，K为编码器输入数据块长度；
S2，在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经并串转换后输出；
其中，编码器每个节拍输出的4个数据中2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8比特，深度由最大的载荷块大小所决定。
第二实施例；
以PB16为例说明本发明的信道交织处理方法，PB16表示该载荷块的大小为16字节即128比特数据，所以缓存深度为
Figure BDA0003179270080000101
本发明提供用于国家电网 双模通信的信道交织处理方法，包括以下步骤：
S1，编码器以K/2动作节拍输出4个比特的数据写入交织缓存，每4个比特数据中 2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8比特，深度由最 大的载荷块大小所决定，K为编码器输入数据块长度；
信道交织的输入数据是Turbo编码器的输出。Turbo编码器的每个动作节拍是输入两个比特，输出4个比特—其中包含原输入的两个信息比特，以及编码器计算得到的两 个校验比特。因此信道交织模块在每个动作节拍并行输入4个比特，记为以第
Figure BDA0003179270080000111
个节拍的数据{u2i,u2i+1,p2i,p2i+1}为例，u代表信息比特，p代表校验比 特；
如前所述，在本发明的实现方法中打孔处理移到交织缓存读出时进行，因此对于不 同码率，写入交织缓存的处理是完全相同的。
S1.1，在第1个动作节拍，即i＝0时，交织输入数据为{u0,u1,p0,p1}，参考图8、 图9和图10所示，这4个比特应该分别写入到交织缓存的第1个存储单元(地址0)和 第2个存储单元(地址1)的bit[7]和bit[3]中，此处写入包括以下子步骤：
S1.2，确定当前节拍要写入的交织缓存的第一个地址addr1＝0；
从交织缓存中将地址addr1的8个比特数据读出，存储在变量rval[7:0]中。实际上，对于地址0和地址1的写入，因为没有更早写入的比特，先读出这个环节是多余的。 但是这样做的好处是使得所有节拍的处理完全一致，即可以确保在所有节拍的处理的规 整性；
S1.3，将rval[7]重新赋值为u0,rval[3]重新赋值为p0；
S1.4，将rval重新写回到地址0中去；
S1.5，确定当前节拍要写入的交织缓存的第二个地址addr1＝1；
S1.6，将地址1的数据读出，存储在变量rval[7:0]中；
S1.6，将rval[7]重新赋值为u1,rval[3]重新赋值为p1；
S1.8，将rval重新写回到地址1中；
……
在第(i+1)个动作节拍，交织输入数据为{u2i,u2i+1,p2i,p2i+1}，参考图8、图9和图10所示，这4个比特应该分别写入到交织缓存的地址为(2i％32)的存储单元和 ((2i+1)％32)的存储单元的
Figure BDA0003179270080000112
和
Figure BDA0003179270080000113
中去，这里
Figure BDA0003179270080000114
表示对x 做向下取整处理。这里，x％y表示x对y取模的运算,此处写入包括以下子步骤：
S1.1，确定当前节拍要写入的交织缓存的第一个地址addr1＝(2i％32)；
S1.2，将地址addr1的数据读出，存储在变量rval[7:0]中；
S1.3，将
Figure BDA0003179270080000121
重新赋值为u2i,
Figure BDA0003179270080000122
重新赋值为p2i；
S1.4，将rval重新写回到地址addr1中；
S1.5，确定当前节拍要写入的交织缓存的第二个地址addr2＝((2i+1)％32)；
S1.6，将地址addr2的数据读出，存储在变量rval[7:0]中；
S1.7，将rval
Figure BDA0003179270080000123
重新赋值为u2i+1,
Figure BDA0003179270080000124
重新赋值为p2i+1；
S1.8，将rval重新写回到地址((2i+1)％32)中；
……
以上处理一直持续到
Figure BDA0003179270080000125
为止，即完成了对应一个PB数据块的Turbo编码输出数据的信道交织处理的缓存写入。
由于每次写入之前都将对应地址的存储单元中的数据先读取出来并且在只更新相 应待写入比特位置的数据后重新写入，因此在同一地址位置的在此前写入的比特数据不 会被篡改。比如说，在i＝32时，此时输入数据中的{u64,p64}分别需要写入到地址为(2i％32)＝0的bit[7]和bit[3]中去。这个地址在此前已经分别在bit[7]、bit[6]、 bit[3]、bit[2]写入了{u0,u32,p0,p32}。此时将地址0读出来后得到的值为 rval＝{u0,u32,X,X,p0,p32,X,X}，这里X表示不确定的值，或者说don’t-care。接下 来分别将
Figure RE-GDA0003309523990000126
(即rval[5])和
Figure RE-GDA0003309523990000127
(即rval[1])分别 更新为u64和p64得到更新后的rval＝{u0,u32,u64,X,p0,p32,p64,X}，然后再写回到地址0 中去。由此可见，地址0的bit[5]和bit[1]被正确地更新了，而此前写入的bit[7]、 bit[6]、bit[1]、bit[0]的数据则保持不变。
交织缓存读出处理是按照自然的行序进行，因为每行恰好对应一个地址，所以按照 0,1,2,…的自然地址顺序读出即可。针对从交织缓存按照自然行序读出的数据，接下来进行打孔处理、半字节移位处理、以及信息比特和校验比特的顺序调整。
打孔处理依码率不同而不同，不同码率条件下的处理规则分别如图4、图5和图6所示。参照图8、图9和图10，按照处理步骤S1所述方式将数据写入交织缓存后，图8、 图9和图10中的p0,p32,p64,p96部分就对应着打孔处理中要被删除的校验比特数据。信 息码与校验码之间的交织处理是指按半字节为单位的经过块交织输出的信息码和校验 码之间的排序调整，对于1/2码率，从交织缓存读出的有效的信息码和校验码的每两个 半字节中，前4比特为信息码，接着4比特为校验码，以此类推。对于16/18码率，首 先是3个4位的信息比特，然后是4位的校验比特，最后是5个4位的信息比特，重复 这一模式。对于4/5码率，首先是2个4位的信息比特，然后是1个4位的校验比特， 最后是2个4位的信息比特，以此类推。
半字节移位是指无论信息比特还是校验比特，每两个半字节调整一次顺序，交换规 则如图7所示。其中，区块1对应于图8、图9和图10中的从左往右数第1列(信息码) 和第4列(校验码)，区块2对应于图8、图9和图10中的从左往右数第2列(信息码) 和第5列(校验码)，以下依此类推。
S2，在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，每次读出的8个比特中高4个比特为信息比特，低4个比特为为校验比特，并进行打孔处理、 半字节交换、信息比特交织和校验比特交织后，经并串转换后输出；
处理步骤S2分K/4个动作节拍完成，不同码率条件下的处理步骤S2由于打孔处理不同而不同。记处理步骤S2的动作节拍序号为
Figure BDA0003179270080000131
不同码率条件下描 述处理步骤S2的一个动作节拍以如下所述的方式进行分解,分别以码率1/2、码率4/5 和码率16/18进一步说明；
在码率1/2条件下，相当于没有打孔处理，如图8所示。码率1/2条件下的处理步 骤2的一个节拍的动作如下所示：
S2.1,从交织缓存的地址K中读取数据，读取的数据存储在变量rdat，其中高4个比特位信息比特，低4个比特为校验比特；
S2.2,令
Figure BDA0003179270080000141
将rdat的高低半字节分别各执行i次循环右移。其中，如果i等于0的话，相当于不做循环移位即保持不变。也即是说当
Figure BDA0003179270080000142
保持 rdat不变；
当
Figure BDA0003179270080000143
将rdat的高低半字节分别执行一次循环右移得到 rdat1[7:0]←{rdat[4],rdat[7],rdat[6],rdat[5],rdat[0],rdat[3],rdat[2],rdat[1]}，其中←表示将右边的数据按相同比特位置分别赋值给左边的变量，上式即表示将rdat[4]赋值 给rdat1[7],将rdat[7]赋值给rdat1[6]，以此类推。
当
Figure BDA0003179270080000144
将rdat的高低半字节分别执行两次循环右移得到 rdat1[7:0]←{rdat[5],rdat[4],rdat[7],rdat[6],rdat[1],rdat[0],rdat[3],rdat[2]}当
Figure BDA0003179270080000145
将rdat的高低半字节分别执行三次循环右移得到 rdat1[7:0]←{rdat[6],rdat[5],rdat[4],rdat[7],rdat[2],rdat[1],rdat[0],rdat[3]
S2.3,在码率1/2条件下，由于没有打孔处理，经过以上半字节移位处理后的8比特数据rdat1直接按照“从高位到低位”的顺序输出。
在码率4/5条件下，如图9所示，3/4的校验码需要被打孔删除，只有存储在地址 满足(k％4)＝0的存储单元的校验码需要保留。码率4/5条件下的处理步骤S2的一个节 拍的动作如下：
S2.1,从交织缓存的地址k中读取数据，读取的数据存储在变量rdat，其中高4个比特位信息比特，低4个比特为校验比特。
S2.2,令
Figure BDA0003179270080000146
将rdat的高半字节执行i次循环右移，将rdat的低半字节执行j次循环右移。如果i或者j等于0的话，相当于不必做循 环移位即保持不变。例如，当k等于36时，
Figure BDA0003179270080000147
Figure BDA0003179270080000151
将rdat的高4个比特执行2次循环右移，rdat的低4个比 特保持不变，得到：
rdat1[7:0]←{rdat[5],rdat[4],rdat[7],rdat[6],rdat[3],rdat[2],rdat[1],rdat[0]}。
当k等于17时，
Figure BDA0003179270080000152
将rdat的高4个 比特执行0次循环右移，rdat的低4个比特执行2次循环右移，得到：
dat1[7:0]←{rdat[7],rdat[6],rdat[5],rdat[4],rdat[1],rdat[0],rdat[3],rdat[2]}。尽管如 图9所示，存储在地址#17的校验码是需要被打孔删除的，但是这里仍然对它进行循环 移位处理，目的是为了保持处理的规整性，这样比特意区分出来不做处理更加有利于实 现。
S2.3,在(k％4)＝＝0时，按照“从高位到低位”的顺序输出rdat 1的高4个比特，并将低4个比特暂存于变量rdat2[3:0]；
在(k％4)＝＝1时，按照“从高位到低位”的顺序输出rdat 1的高4个比特，并将低4个比特丢弃；
在(k％4)＝＝2时，先将rdat2[3:0]按照“从高位到低位”的顺序输出，然后按照“从高位到低位”的顺序输出rdat的高4个比特,并将低4个比特丢弃；
在(k％4)＝＝3时，按照“从高位到低位”的顺序输出rdat的高4个比特，并将低4个比特丢弃。
在码率16/18条件下，如图10所示，7/8的校验码需要被打孔删除，只有存储在地址满足(k％8)＝＝0的存储单元的校验码需要保留。码率16/18条件下的处理步骤S2的 一个节拍的动作如下所示：
S2.1从交织缓存的地址k中读取数据，读取的数据存储在变量rdat，其中高4个 比特位信息比特，低4个比特为校验比特。
S2.2令
Figure BDA0003179270080000153
将rdat的高半字节执行i次循环右移，将rdat的低半字节执行j次循环右移。如果i或者j等于0的话，相当于不做对应 的循环移位即保持不变。例如，当k等于80时，
Figure BDA0003179270080000161
Figure BDA0003179270080000162
将rdat的高4个比特执行0次循环右移，rdat的低4个比 特执行2次循环右移，得到：
rdat1[7:0]←{rdat[7],rdat[6],rdat[5],rdat[4],rdat[1],rdat[0],rdat[3],rdat[2]}。
当k等于26时，
Figure BDA0003179270080000163
将rdat的高4 个比特执行1次循环右移，rdat的低4个比特执行3次循环右移，得到：
{rdat[0],rdat[7],rdat[6],rdat[5],rdat[2],rdat[1],rdat[0],rdat[3]}。尽管如图10所示， 存储在地址#26的校验码是需要被打孔删除的，但是这里仍然对它进行循环移位处理是 为了保持处理的规整性，这样比特意区分出来不做处理更加有利于实现。
S2.3,在(k％8)＝＝0时，按照“从高位到低位”的顺序输出rdat1的高4个比特，并将低4个比特暂存于变量rdat2[3:0]。
在(k％8)＝＝1时，按照“从高位到低位”的顺序输出rdat1的高4个比特，并将低4个比特丢 弃。
在(k％8)＝＝2时，按照“从高位到低位”的顺序输出rdat1的高4个比特，并将低4个比特丢 弃.
在(k％8)＝＝3时，先将rdat2[3:0]按照“从高位到低位”的顺序输出，然后按照“从高位到低 位”的顺序输出rdat1的高4个比特,并将低4个比特丢。
在(k％8)＝＝4时，按照“从高位到低位”的顺序输出rdat1的高4个比特，并将低4个比特丢 弃。
在(k％8)＝＝5时，按照“从高位到低位”的顺序输出rdat1的高4个比特，并将低4个比特丢 弃。
在(k％8)＝＝6时，按照“从高位到低位”的顺序输出rdat1的高4个比特，并将低4个比特丢 弃。
在(k％8)＝＝7时，按照“从高位到低位”的顺序输出rdat1的高4个比特，并将低4个比特丢 弃。
第三实施例；
本发明提供一种用于国家电网双模通信系统的信道交织处理模块，包括：
编码器，其适用于以K/2动作节拍每个节拍输出4个比特的数据写入交织缓存，K为编码器输入数据块长度；
交织处理单元，其适用于在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经并 串转换后输出。
第四实施例
本发明提供一种用于国家电网双模通信系统的信道交织处理模块，本发明第四实施 例原理与上述第三实施例相同，包括：
编码器，其适用于以K/2动作节拍每个节拍输出4个比特的数据写入交织缓存，每4个比特数据中2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8 比特，深度由最大的载荷块大小所决定，K为编码器输入数据块长度；
以第
Figure BDA0003179270080000171
个节拍的数据{u2i,u2i+1,p2i,p2i+1}，u代表信息比特，p代表校验比特，写入交织缓存为例采用以下步骤：
S1.1,确定当前节拍要写入的交织缓存的第一个地址addr1；
S1.2,从交织缓存中将地址addr1的8个比特数据读出，记为rval1；
S1.3，将u2i，p2i替换rval1中2个比特；
S1.4，将更新后的rval1重新写回到交织缓存的地址addr1中；
S1.5，确定当前节拍要写入的交织缓存的第二个地址addr2；
S1.6，从交织缓存中将地址addr2的8个比特数据读出，记为rval2；
S1.7，将u2i+1，p2i+1替换rval2中2个比特；
S1.8，将更新后的rval2重新写回到交织缓存的地址addr2中；
交织处理单元，其适用于在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，每次读出的8个比特中高4个比特为信息比特，低4个比特为为校验比 特，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经并串转换后输 出；
以第
Figure BDA0003179270080000181
个节拍数据的打孔处理、半字节交换、信息比特交织和校验比特交织后，经过并串转换后输出为例，采用以下步骤：
S2.1,从交织缓存地址j读取数据得到rdat；
S2.2,确定当前读出的8个比特数据的低4个比特数据是否应该被丢弃；对高4个比特数据和低4个比特数据分别计数，高4个比特数据的计数与当前读地址相等，低4 个比特数据的计数只对未被丢弃的有效数据进行计数，高4个比特数据的计数值记为 hcnt，低4个比特数据的计数值记为lcnt；
S2.3，基于hcnt和lcnt分别对高4个比特数据和未被丢弃的低4个比特数据进行半字节交换处理，所述半字节交换处理是对原4比特数据进行循环右移处理，右移量由 于hcnt和lcnt决定；
S2.4,将经过打孔处理和半字节交换后的高4个比特数据和低4个比特数据重新排列顺序并经过并串转换输出。
除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里 明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关 领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形 和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种信道交织处理方法，其用于国家电网双模通信，其特征在于，包括以下步骤：
S1，编码器以K/2动作节拍每个节拍输出4个比特的数据写入交织缓存，K为编码器输入数据块长度；
S2，在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经并串转换后输出；
其中，编码器每个节拍输出的4个数据中2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8比特，深度由最大的载荷块大小所决定。
2.如权利要求1所述的信道交织处理方法，其特征在于：每次读出的8个比特中高4个比特为信息比特，低4个比特为为校验比特。
3.如权利要求1所述的信道交织处理方法，其特征在于：步骤S1将第
Figure FDA0003179270070000011
个节拍的数据{u2i,u2i+1,p2i,p2i+1}，u代表信息比特，p代表校验比特，写入交织缓存包括以下子步骤：
S1.1,确定当前节拍要写入的交织缓存的第一个地址addr1；
S1.2,从交织缓存中将地址addr1的8个比特数据读出，记为rval1；
S1.3，将u2i，p2i替换rval1中2个比特；
S1.4，将更新后的rval1重新写回到交织缓存的地址addr1中；
S1.5，确定当前节拍要写入的交织缓存的第二个地址addr2；
S1.6，从交织缓存中将地址addr2的8个比特数据读出，记为rval2；
S1.7，将u2i+1，p2i+1替换rval2中2个比特；
S1.8，将更新后的rval2重新写回到交织缓存的地址addr2中。
4.如权利要求1所述的信道交织处理方法，其特征在于：步骤S2将第
Figure FDA0003179270070000012
个节拍数据的打孔处理、半字节交换、信息比特交织和校验比特交织后，经过并串转换后输出，包括以下子步骤：
S2.1,从交织缓存地址j读取数据得到rdat；
S2.2,确定当前读出的8个比特数据的低4个比特数据是否应该被丢弃；对高4个比特数据和低4个比特数据分别计数，高4个比特数据的计数与当前读地址相等，低4个比特数据的计数只对未被丢弃的有效数据进行计数，高4个比特数据的计数值记为hcnt，低4个比特数据的计数值记为lcnt；
S2.3，基于hcnt和lcnt分别对高4个比特数据和未被丢弃的低4个比特数据进行半字节交换处理，所述半字节交换处理是对原4比特数据进行循环右移处理，右移量由于hcnt和lcnt决定；
S2.4,将经过打孔处理和半字节交换后的高4个比特数据和低4个比特数据重新排列顺序并经过并串转换输出。
5.一种信道交织处理模块，其用于国家电网双模通信系统，其特征在于，包括：
编码器，其适用于以K/2动作节拍输出4个比特的数据写入交织缓存，K为编码器输入数据块长度；
交织处理单元，其适用于在交织缓存中按地址顺序以K/4动作节拍逐个地址读出8个比特的数据，并进行打孔处理、半字节交换、信息比特交织和校验比特交织后，经并串转换后输出；
其中，编码器每个节拍输出的4个数据中2个比特为信息比特，2个比特为校验比特，所述交织缓存的宽度为8比特，深度由最大的载荷块大小所决定。
6.如权利要求5所述的信道交织处理模块，其特征在于：每次读出的8个比特中高4个比特为信息比特，低4个比特为为校验比特。
7.如权利要求5所述的信道交织处理模块，其特征在于：所述编码器将第
Figure FDA0003179270070000021
个节拍的数据{u2i,u2i+1,p2i,p2i+1}，u代表信息比特，p代表校验比特，写入交织缓存采用以下步骤：
S1.1,确定当前节拍要写入的交织缓存的第一个地址addr1；
S1.2,从交织缓存中将地址addr1的8个比特数据读出，记为rval1；
S1.3，将u2i，p2i替换rval1中2个比特；
S1.4，将更新后的rval1重新写回到交织缓存的地址addr1中；
S1.5，确定当前节拍要写入的交织缓存的第二个地址addr2；
S1.6，从交织缓存中将地址addr2的8个比特数据读出，记为rval2；
S1.7，将u2i+1，p2i+1替换rval2中2个比特；
S1.8，将更新后的rval2重新写回到交织缓存的地址addr2中。
8.如权利要求5所述的信道交织处理模块，其特征在于：所述交织处理单元将第
Figure FDA0003179270070000031
个节拍数据的打孔处理、半字节交换、信息比特交织和校验比特交织后，经过并串转换后输出，采用以下步骤：
S2.1,从交织缓存地址j读取数据得到rdat；
S2.2,确定当前读出的8个比特数据的低4个比特数据是否应该被丢弃；对高4个比特数据和低4个比特数据分别计数，高4个比特数据的计数与当前读地址相等，低4个比特数据的计数只对未被丢弃的有效数据进行计数，高4个比特数据的计数值记为hcnt，低4个比特数据的计数值记为lcnt；
S2.3，基于hcnt和lcnt分别对高4个比特数据和未被丢弃的低4个比特数据进行半字节交换处理，所述半字节交换处理是对原4比特数据进行循环右移处理，右移量由于hcnt和lcnt决定；
S2.4,将经过打孔处理和半字节交换后的高4个比特数据和低4个比特数据重新排列顺序并经过并串转换输出。
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