CN113723129A - 具有不稳定的基准时钟的调幅信号的射频载波跟踪 - Google Patents

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Abstract

描述了用于在不稳定的基准时钟环境中，对调幅信号进行射频(RF)载波的准确跟踪的技术。例如，一些实施例在用于近场通信(NFC)卡模拟(CE)模式配置的设备中的时钟电路的上下文中运行。时钟电路试图通过跟踪时钟基准，例如RF载波，来生成内部时钟信号。在某些情况下，时钟基准可能会在一段时间不可预测地变得不可靠，在此期间，持续跟踪不可靠的时钟基准可以在生成的内部时钟信号中产生明显的频率和相位误差。实施例利用限时来实现相位差量检测，以限制内部时钟信号中的在跟踪不可靠的时钟基准时引入的此类误差的大小。例如，实施例强制选通相位跟踪信号，以限制其持续时间，从而限制这些相位跟踪信号对时钟电路输出的影响。

Description

具有不稳定的基准时钟的调幅信号的射频载波跟踪
本申请要求于2020年12月03日提交美国专利局、申请号为17/110,303的美国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明总体上涉及时钟恢复电路。更具体地，实施例涉及在不稳定的基准时钟环境中，对调幅信号的进行射频(radiofrequency，RF)载波的快速和准确跟踪，例如，用于集成在与近场通信(near-field communication，NFC)卡模拟(card emulation，CE)模式通信联用的移动电子设备中的锁相环(phase-lock loop，PLL)电路。
背景技术
各种类型的短程射频(RF)通信变得无处不在，广泛的应用，例如，非接触式访问卡、非接触式支付卡、设备和外围设备之间的非接触式接口等。近场通信(NFC)是一种这样的RF通信技术，其使用设备之间的电感耦合来在短程(例如大约1.5英寸)上实现设备之间数据的非接触式交换。许多NFC应用支持无源的NFC设备，例如无源卡或无源标签。在这样的应用中，无源设备包括一个或多个集成芯片和集成天线，但没有电池。当无源设备在被有源的读卡器设备读取时，读卡器(通常通过载波信号的幅移键控(amplitude shift key，ASK)调制)在RF载波上发送命令传输。RF载波在无源设备的天线中感应电流，该电流可以被无源设备收集，以为其集成芯片供电和计时。然后，激活的芯片可以通过在RF载波上发送回信号，以根据存储在无源设备上的数据被有源调制的响应信号来自动响应。读卡器可以检测和处理响应信号，以恢复传输的数据。
在这种无源NFC交易中，无源设备的运行可能依赖于生成和维持准确跟踪RF载波的可靠时钟。然而，在一些运行模式中，RF载波往往不为无源设备提供可靠的时钟基准。例如，在所谓的卡模拟(CE)模式中，智能电话或便携式电子设备用于模拟无源的NFC设备。便携式电子设备可以有较小的天线，使得从读卡器仅接收小的信号电平；以及便携式电子设备可能依赖于锁相环(PLL)或其他用于根据接收到的小信号RF载波生成稳定且准确的内部时钟信号的时钟电路。在这样的情况下，由读卡器进行的RF载波的ASK调制和/或由无源设备进行的有源负载调制(active load modulation，ALM)往往能够限制无源设备根据RF载波生成和维持准确的内部时钟信号的能力。
发明内容
实施例提供了用于在不稳定的基准时钟环境中，对调幅RF信号进行射频(RF)载波的准确跟踪的电路、设备和方法。例如，一些实施例可以在集成在与近场通信(NFC)卡模拟(CE)运行模式联用的移动电子设备中的锁相环(PPL)电路的上下文中运行。运行期间，由于例如由读卡器进行的RF载波的振幅调制和/或由模拟的无源设备(即，以NFC CE模式运行的电子设备)进行的RF载波的有源负载调制，RF载波可以成为用于模拟的无源设备的不可靠时钟基准。期望在RF载波不可靠(即，作为时钟基准)期间，阻止PLL跟踪RF载波。然而，检测RF载波变得不可靠会花费时间，从而留下时间窗口，在该时间窗口期间，PLL继续跟踪不可靠基准。本文中描述的实施例试图在跟踪不可靠基准的同时限制PLL输入中引入的相位和/或频率误差的量。例如，跟踪期间，PLL通常断言相位跟踪信号，以维持其输出和其输入基准之间的相位对齐。实施例可以提供这些相位跟踪信号的可调整限时的选通，从而限制通过PLL引入的相位的变化量。
根据一组实施例，提供了一种用于与锁相环(PLL)的相位检测器集成的限时器电路。所述限时器电路包括：绝对相位检测子电路，用于检测相位跟踪信号是否被所述相位检测器断言，所述相位跟踪信号指示所述PLL的输出信号和所述PLL的输入基准信号之间的检测到的相位差；延迟计时器子电路，与所述绝对相位检测子电路耦合，以自动响应于所述绝对相位检测子电路检测到所述相位跟踪信号被断言，以确定所述相位跟踪信号的信号持续时间是否超过阈值持续时间；和脉冲选通子电路，与所述延迟计时器子电路耦合，以自动响应于所述延迟计时器子电路确定所述信号持续时间超过所述阈值持续时间，以在所述PLL的当前运行周期的至少剩余部分强制取消断言所述相位跟踪信号。
根据另一组实施例，提供了一种锁相环(PLL)电路。所述PLL电路包括：PLL输入节点，用于接收基准时钟信号；PLL输出节点，用于输出生成的时钟信号；和相位检测器，与所述PLL输入节点和所述PLL输出节点耦合，以生成指示所述基准时钟信号和所述生成的时钟信号之间的相位差的相位跟踪信号，所述相位跟踪信号包括响应于所述基准时钟信号的相位在所述生成的时钟信号的相位之前的第一相位跟踪信号，和响应于所述生成的时钟信号的所述相位在所述基准时钟信号的所述相位之前的第二相位跟踪信号，所述相位检测器具有限时器电路，所述限时器电路包括：绝对相位检测子电路，用于检测所述相位跟踪信号是否被所述相位检测器断言；延迟计时器子电路，与所述绝对相位检测子电路耦合，以自动响应于所述绝对相位检测子电路检测到所述相位跟踪信号被断言，确定所述相位跟踪信号的信号持续时间是否超过阈值持续时间；和脉冲选通子电路，与所述延迟计时器子电路耦合，以自动响应于所述延迟计时器子电路确定所述信号持续时间超过所述阈值持续时间，以在所述PLL的当前运行周期的剩余部分强制取消断言所述相位跟踪信号。在一些这样的实施例中，提供了一种便携式电子设备，其中集成有PLL电路，其中：所述便携式电子设备与存储的数据相关联，并且包括有源负载调制电路，所述有源负载调制电路用于根据近场通信(NFC)卡模仿(CE)运行模式，基于所述生成的时钟信号的有源负载调制，生成响应信号。
根据另一组实施例，提供了一种方法。所述方法包括：检测相位跟踪信号是否被PLL的相位检测器断言，所述相位跟踪信号指示所述PLL的输出信号和所述PLL的输入基准信号之间的检测到的相位差；自动响应于检测到所述相位跟踪信号被断言，以确定所述相位跟踪信号的信号持续时间是否超过阈值持续时间；以及自动响应于确定所述信号持续时间超过所述阈值持续时间，以在所述PLL的当前运行周期的剩余部分强制取消断言所述相位跟踪信号。
附图说明
本文提及的并构成本文一部分的附图示出了本公开的实施例。附图连同说明书一起用于解释本发明的原理。
图1示出了具有以所谓的卡模拟(CE)模式运行的设备的示意性近场通信(NFC)交易环境，作为本文中描述的各种实施例的上下文；
图2A示出了示意性锁相环(PLL)电路，作为各种实施例的上下文；
图2B示出了常规的相位比较块的示意性实现；
图3示出了根据各种实施例的示意性新型相位检测器；
图4示出了根据各种实施例的用于集成在时钟模块的相位比较块中的限时器的示意性电路实现；
图5和图6示出了如本文中所述的具有新型限时器的相位检测器的各种信号的示意性曲线；以及
图7示出了根据各种实施例的用于在时钟电路的相位检测器中进行限时的载波相位跟踪的示意性方法的流程图。
在所附附图中，相似的组件和/或特征可以具有相同的附图标记。此外，相同类型的各种组件可以通过在附图标记之后跟有区分相似组件的第二标记来区分。如果说明书中仅使用第一附图标记，则该描述可应用于具有相同第一附图标记的相似组件中的任何一个组件，而不考虑第二附图标记。
具体实施方式
在以下描述中，为了彻底理解本发明，提供了许多具体细节。然而，本领域技术人员应当理解，本发明可以在没有这些细节中的一个或多个的情况下实现。在其他示例中，出于简洁的目的，本领域已知的特征和技术将不再描述。
各种类型的短程射频(RF)通信变得无处不在，广泛的应用。例如，无源的非接触式数据设备用于授权访问安全设施，在销售点实现电子支付交易、在自动柜员机提取现金，将外围设备(例如，耳机、打印机、驱动器等)快速注册和/或连接到电子设备等。近场通信(NFC)是一种这样的RF通信技术，其使用设备之间的电感耦合来在短程(例如大约1.5英寸)上实现设备之间数据的非接触式交换。许多NFC应用支持无源的NFC设备，例如，无源卡或无源标签。在这样的应用中，无源设备包括一个或多个集成芯片和集成天线，但没有电池。当无源设备在被有源的读卡器设备读取时，读卡器(通常通过载波信号的幅移键控(ASK)调制)在RF载波上发送命令传输。RF载波在无源设备的天线中感应电流，该电流可以被无源设备收集，以为其集成芯片供电和计时。然后，激活的芯片可以通过在RF载波上发送回信号，以根据存储在无源设备上的数据被积极调制的响应信号来自动响应。读卡器可以检测和处理响应信号，以恢复传输的数据。在这种无源NFC交易中，无源设备的运行可能依赖于生成和维持准确跟踪RF载波的可靠时钟。然而，在一些运行模式中，RF载波往往不为无源设备提供可靠的时钟基准
为了说明，图1示出了具有以所谓的卡模拟(CE)模式运行的设备的示意性近场通信(NFC)交易环境，作为本文中描述的各种实施例的上下文。CE设备120可以是智能电话、可穿戴设备(例如，智能手表或健身跟踪器)或任何其他合适的便携式电子设备。在该上下文中，CE设备120通常是有源设备，但是，CE设备120用于以其模拟无源的NFC设备例如无源的非接触式卡或标签的模式运行。例如，智能电话可以用于支持NFC CE运行模式，以便即使在断电时或在待机电源模式中，该智能电话可以用于实现移动支付交易等。
如上所述，典型的NFC交易可以涉及被诸如电子锁、销售点终端等读卡器110读取的CE设备120。读卡器110可以在通常为13.56兆赫兹的ASK调制的RF载波115上广播信号。RF载波115在CE设备120的天线130中感应电流，并且天线130可以专用于NFC通信。如图所示，CE设备120的天线130可以与一个或多个集成电路和/或数据存储器耦合。在一些实现中，一些或全部的集成电路是用于例如通过将集成NFC(或NFC CE模式)芯片组包括到智能电话中，来实现NFC CE运行模式的专用电路。在其他实现中，一些或全部的集成电路是由CE设备120的多功能组件实现的，例如由智能电话的主处理器和/或其他电路实现的。集成电路可以实现解调器模块140、功率调节器和/或恢复(power regulator and/or recovery，PRR)模块145、时钟模块150、控制器模块160和有源负载调制(ALM)模块165中的一些或全部。CE设备120的控制器模块160和/或其他模块可以包括以下组件或利用以下组件来实现：中央处理单元CPU、专用集成电路(application-specific integrated circuit，ASIC)、专用指令集处理器(application-specific instruction-set processor，ASIP)、数字信号处理器(digital signal processor，DSP)、现场可编程门阵列(field-programmable gatearray，FPGA)、可编程逻辑器件(programmable logic device，PLD)、控制器、微控制器单元、精简指令集(reduced instruction set，RISC)处理器、复杂指令集处理器(complexinstruction set processor，CISC)、微处理器等，或其任意组合。在一些情况下，由处于NFC CE模式的CE设备120传送的数据被存储在CE设备120的板载数据存储器155中，例如在所谓的安全元件中。在其他情况下，一些或全部的数据被存储在CE设备120外，例如在所谓的主机卡模拟(Host Card Emulation，HCE)实现等中。
在典型的运行示例中，RF载波115在CE设备120的天线130中感应电流信号。来自电流信号的能量可以被PRR模块145采集和调节，以给其他组件模块供电。在具有无源设备的典型的NFC读卡器/写入器模式中，可能根本没有电源，使得必须从接收到的RF载波115采集用于运行的所有功率。在NFC CE模式中，CE设备120通常包括电源147，例如集成电池。然而，期望的是，当CE设备120以NFC CE模式运行时，从集成电源147汲取最少的功率。
从RF载波115感应的电流信号也可以被解调器模块140解调，并且被时钟模块150用来生成内部时钟信号(或多个时钟信号)。如本文中所述，期望内部时钟信号跟踪RF载波115，以便可以用内部时钟信号来生成从CE设备120返回到读卡器110的响应传输。还可以用内部时钟信号来为其他组件计时，例如控制器模块160和ALM模块165。例如，控制器模块160在NFC CE模式中控制系统的一个或多个组件的运行，同时至少部分地由PRR模块输出的采集功率供电，并且同时由时钟模块150输出的内部时钟信号计时。以这种方式，控制器模块160可以根据与CE设备120相关联的特定数据，指挥ALM模块165通过切换负载(例如，通过切换功率放大器的开启和关闭)来有源调制内部时钟信号。例如，内部时钟信号的有源负载调制可以用于传送识别码、生物特征数据、图像数据等。
ALM模块165的输出是通过内部时钟信号输出的有源负载调制生成的ALM响应信号125。生成的ALM响应信号125用于驱动天线130，使得天线130将ALM响应信号125(例如，以与13.56兆赫兹相同的载波频率)广播回读卡器110。因此，在典型的NFC CE模式交易中，CE设备120检测来自读卡器110的ASK调制的RF载波115信号的广播，并以ALM响应信号125的广播自动响应。读卡器可以检测和处理ALM响应信号125，以恢复传输的数据，根据该传输数据，读卡器110可以做出适当的决定，例如，是否授权访问，是否授权支付交易，是否实现进一步的数据交换等。
值得注意的是，读卡器110和CE设备120依赖于特定的载波频率来进行通信，使得有效的交易可能依赖于CE设备120能够生成和维持准确跟踪接收到的RF载波115的可靠的内部时钟信号。然而，特别是在NFC CE模式中，RF载波115往往不为CE设备120提供可靠的时钟基准。例如，在NFC读卡器/写入器模式中，专用无源智能卡和/或智能标签通常利用能够接收较大的信号电平的较大天线来实现，并且专用无源智能卡和/或智能标签通常使用所谓的无源负载调制(passive load modulation，PLM)而不是ALM。出于至少这些原因，这样的专用无源设备通常能够根据接收到的RF载波115生成足够可靠的内部时钟信号。然而，CE设备120通常包括明显较小的天线(例如，天线130)，该天线往往接收明显较小的信号电平。因此，可以期望CE设备120的时钟模块150包括更复杂的时钟电路，以根据接收到的小信号的RF载波115帮助生成稳定且准确的内部时钟信号，同时从电源147仅汲取最少的功率。时钟模块150的实施例包括锁相环(PLL)。PLL通过动态控制环路参数来运行，以试图维持其生成的输出和接收到的基准之间的跟踪。
对于增添的上下文，图2A示出了示意性锁相环(PLL)电路200。PLL电路200根据接收到的PLL输入信号(PLLin)205生成PLL输出信号(PLLout)240。例如，PLLin 205可以是从以NFC载波频率的RF载波115接收的时钟基准信号。PLL电路200使用反馈环路来生成PLLout240，以试图将PLLout 240保持锁定到期望的输出频率(例如，PLLin 205的频率，或者PLLin205的输入频率的整数倍或分数倍)。如图所示，PLL电路200包括相位比较块210、环路滤波器块220、压控振荡器块230。一些实现还包括分频器块250。
相位比较块210可以被实现为相位/频率检测器(phase/frequency detector，PFD)或任何其他合适的组件，其以输入基准频率(fREF)接收PLLin 205，并将PLLin 205与由PLL电路200的反馈环路反馈的信号进行比较。反馈信号(PLLfdbk 207)在反馈频率(fFDBK)上。相位比较块210的输出是比较的函数，并且被馈送到环路滤波器块220。环路滤波器块220可以包括用于通过反馈环路促进滤波的任何合适的组件，例如电荷泵和低通滤波器。在一些实现中，电荷泵被实现为相位比较块210的一部分，并且用于驱动环路滤波器220。
环路滤波器块220的输出可以用作控制VCO块230的控制电压。VCO块230可以包括任何合适的振荡器，例如电感-电容(inductive-capacitive，LC)振荡器、环形振荡器等。因此，PLL电路200的输出频率(即，PLLout 240的频率)或fOUT可以至少部分地由VCO块230控制。在一些实现中，PLLout 240被直接反馈到相位比较块210，以完成PLL电路200的反馈环路。在其他实现中，fOUT进一步是与分频器块250相关联的分频值的函数。例如，如果分频器块250被设计为将fOUT除以N(例如，其中，N是非零整数)，则PLL电路200试图将fOUT锁定到N倍的fREF(PLLin 205的频率)的频率。这样，与分频器块250相关联的分频值可以有效地定义PLLout 240和PLLin 205的频率之间的数学关系，从而有效地控制fOUT。本文中描述的实施例总体上假设，PLL电路200用于生成PLLout 240，以跟踪PLLin 205的频率和相位(即，生成的内部时钟信号跟踪RF载波115)。因此，图1的时钟模块150的PLL电路200可以在没有分频器块250的情况下或N＝1的情况下实现。
对于进一步的上下文，图2B示出了常规的相位比较块210(标记为210’)的示意性实现。第一触发器212a被配置为用于检测PLLin 205(时钟基准信号)的上升边缘的边缘检测器，并且第二触发器212b被配置为用于检测PLLfdbk 207(与生成的内部时钟信号相对应的环路反馈信号)的上升边缘的边缘检测器。当第一触发器212a被触发时，其输出(并保持)第一相位跟踪信号215a(例如，“向上”信号)。当第二触发器212b被触发时，其输出(并保持)第二相位跟踪信号215b(例如，“向下”信号)。第一和第二相位跟踪信号215与生成环路滤波器电流输出217的电荷泵214耦合。具体地，第一相位跟踪信号215a将第一电流源耦合到环路滤波器电流输出217，增加了被泵送到环路滤波器的电流的量，并且第二相位跟踪信号215b将第二电流源耦合到环路滤波器电流输出217，减少了被泵送到环路滤波器的电流的量。两个相位跟踪信号215都与与门216耦合，该与门216输出复位信号209。因此，当两个相位跟踪信号215都被断言(即，上升边缘被两个触发器212检测到)时，复位信号209被断言，使触发器212复位，直到下一个PLL环路周期。
如本文中所用，诸如“断言”信号、信号“被断言”等的术语总体上旨在指示将信号设置为指示存在特定关联条件的逻辑值。在一些实施例中，信号通过具有高、正确或‘1’等的逻辑值被断言，例如通过将信号保持在与该逻辑值相关联的特定电压电平。例如，每个示出的触发器212被示为用于响应于检测到在其输入处接收的触发信号(即，PLLin 205或PLLfdbk 207)的上升边缘，通过在其“Q”输出处将各自的相位跟踪信号215切换到高电压电平，来断言相位跟踪信号215。然而，本领域技术人员认识到，由于本文中示出的和描述的实现的细微的变型，当特定信号被设置为逻辑低、错误、‘0’等时，认为“被断言”。例如，将每个相应的相位跟踪信号215耦合到其相关联的触发器212的Q条输出(Q的补码)，并且在到电荷泵214的路径中添加非门，从而产生基本等效电路，其中，相位跟踪信号215通过将其值设置为‘0’被“断言”。
实际上，如果PLLin 205的相位相对于PLLfdbk 207左移(即，比其快)，则第一触发器212a首先触发，从而断言第一相位跟踪信号215a(“向上”信号)。当第一相位跟踪信号215a被断言时，更多的电流经由电荷泵214被泵入环路滤波器220，以补偿相位差。当PLLfdbk 207边缘被第二触发器212b检测到时，第二相位跟踪信号215b瞬时被断言，使与门216断言复位信号209，并复位触发器212(以及取消断言相位跟踪信号215)。按照推论，如果PLLfdbk 207的相位相对于PLLin 205左移(即，比其快)，则第二触发器212b首先触发，从而断言第二相位跟踪信号215b(“向下”信号)。当第二相位跟踪信号215b被断言时，电流经由电荷泵214被降低到环路滤波器220，以补偿相位差。当PLLin 205边缘被第一触发器212a检测到时，第一相位跟踪信号215a瞬时被断言，使与门216断言复位信号209，并复位触发器212(以及取消断言相位跟踪信号215)。
如上所述，PLL运行通常涉及环路参数的动态调整，以维持输出信号对输入基准的跟踪。只要在通过其进行跟踪的PLL的输入处存在稳定的时钟基准，所描述的常规相位跟踪(例如，根据图2B)往往工作良好。然而，在NFC CE模式的情况下，输入基准通常是天线130上的信号，该信号可能不可靠。例如，当CE设备120正在进行接收时，天线上的信号(RF载波115)正被ASK调制，使得PLL的时钟基准在存在和不存在之间不可预测地切换(即，假设NFC读卡器使用的典型的百分之百ASK调制)。同理，当CE设备120正在进行发射时，天线上的信号(ALM响应信号125)被有源地负载调制，使得信号的幅度根据数据信号而变化。如果使用PLL来跟踪不可靠的时钟基准，则PLL的输出同样是不可靠的输出信号。例如，在时钟基准变得不可靠的时期，相位和频率误差(相对于期望的载波相位和频率)可能会有很大的摆动，尽管可靠的时钟基准恢复时PLL试图重新跟踪。
因此，一些相位比较块210用于基于时钟基准的可靠性，在开环模式和闭环模式之间选择性地切换PLL。当时钟基准可靠时，期望PLL以闭环模式运行，从而通过动态地更新环路参数，跟踪PLL输出到其输入处的时钟基准。当时钟基准不可靠时，期望PLL在以开环模式运行，从而不跟踪PLL输出到其输入处的时钟基准，而是在最后更新的条件下维持其环路参数。如图所示，实现可以包括暂停信号211，该暂停信号响应于检测到载波处于不可靠条件而被断言。在这样的实现中，与门216的输出和暂停信号211可以是非门218的输入，该非门218输出复位信号209。例如，当时钟基准不可靠时，暂停信号211被断言，从而将触发器212保持在复位状态。没有边缘触发，没有断言相位跟踪信号215，也没有对提供给环路滤波器220的电流进行调整。因此，当暂停信号211被断言时，存在将不可靠的时钟基准与环路参数调整的有效解耦，并且PLL以开环方式运行。
一旦确定时钟基准不可靠，断言这种暂停信号211可以是触发PLL的开环运行的有效方法。然而，在某些情况下，可能难以精确检测时钟基准何时变得不可靠。例如，在NFC CE模式中，CE设备120的控制器模块160可以用来检测可靠的基准信号的损失，并且可以将暂停信号211断言为对时钟模块150的控制信号。然而，特别是在接收来自读卡器110的RF载波115时，控制器模块160可能无法准确地知道ASK调制的RF载波115何时会突然消失。而且，当ASK调制在高电平和低电平之间切换时，通常在天线130中会有一段时间继续存在感应信号，但该信号实际具有随机相位；因此，在该时间范围期间，基准不可靠。由于这些和其他原因，在时钟基准变得不可靠的时刻与触发PLL以开环方式运行的时间之间通常存在延迟。即使当该延迟较短时，可以将明显的相位误差引入内部时钟信号。当切换回闭环运行时，也会出现类似的效果。例如，控制器模块160可能无法准确地知道ASK调制的RF载波115何时会突然再出现，和/或天线130中引起的信号何时会回到可靠的时钟基准。由于这些和其他原因，在时钟基准变得可靠的时刻与触发PLL以闭环方式运行的时间之间通常存在另一延迟。进一步地，如本文中所述，当PLL被切换回闭环模式时，最初可能做出不正确的跟踪决定，这可能导致进一步的延迟，直到PLL被准确地锁定回到再次可靠的时钟基准。
在NFC CE运行模式中，成功的运行可以依赖于所有通信阶段期间的准确载波跟踪，包括保护时间阶段、帧延迟时间(frame delay time，FDT)阶段、命令接收阶段和ALM阶段期间。一些应用具有对这种载波跟踪的相关运行约束(例如，由标准等指定的约束)。例如，即使在命令接收阶段和/或ALM阶段时间较长(例如，明显长于十毫秒)时，NFC CE模式应用可能需要以小于几度(例如，小于5度)的相位漂移来运行。这种跟踪在保护时间和帧延迟时间期间总体上可以是直接的，其中，RF载波115往往保持可靠。然而，如本文中所述，这种跟踪在由于RF载波115的ASK调制的命令接收阶段以及在由于ALM响应信号125的有源负载调制的ALM阶段变得更加困难。进一步地，基于以上内容，在不可靠的时钟基准的上下文中，存在涉及维持对期望载波的准确跟踪的问题的至少三个的时间范围，例如在命令接收阶段和ALM阶段期间。第一个时间范围在时钟基准变得不可靠时开始，在PLL进入开环模式并停止跟踪时结束，在此期间，常规的PLL会继续跟踪不可靠的时钟基准。第二个时间范围是PLL运行开环期间的时间范围，在此期间，PLL往往可以频率和/或相位漂移。第三个时间范围在PLL恢复到闭环模式并开始跟踪时钟基准时开始，在PLL成功锁定回到基准相位和频率时结束。
本文中描述的一些实施例试图解决涉及第一时间范围的问题。在典型的NFC CE实现中，当RF载波115的ASK调制导致作为时钟基准的载波的可靠性不可预测时，这样的实施例可能往往最适用于命令接收阶段。相反，在ALM阶段期间，CE设备120(例如，控制器模块160和/或ALM模块165)通常控制何时以及如何调制载波。因此，CE设备120可以准确地知道用于PLL的时钟基准何时可靠和不可靠，并且可以准确地控制PLL何时以开环和闭环模式运行的时序。可以仔细控制这种时序，以基本上消除时钟基准变得不可靠和PLL进入开环模式之间的任何延迟，从而基本上消除第一时间范围的影响。此外，本文中描述的实施例可以应用于任何合适的通信环境的任何合适的阶段，在该环境中，时钟模块150试图利用不可预测的不可靠的时钟基准来维持跟踪。
图3示出了根据各种实施例的示意性新型相位检测器300。相位检测器300可以是图2的PLL电路200的相位比较块210的实现，其可以包括在图1的CE设备120的时钟模块150的实现中。如图所示，相位检测器300的实施例包括边缘检测器310、限时器320和电荷泵214。在一些实施例中，边缘检测器310和电荷泵214包括与图2B的相位比较块210’的相似标记的组件相似的组件，并以与该相似的组件相似的方式运行。如上所述，边缘检测器310可以使用触发器212或其他合适的组件来检测PLLin 205信号(时钟基准信号)和(从由PLL生成的内部时钟信号反馈的)PLLfdbk 207信号的边缘。当检测到PLLin 205边缘时，第一相位跟踪信号215a被断言；当检测到PLLfdbk 207边缘时，第二相位跟踪信号215b被断言；并且当两个相位跟踪信号215都被断言时，一组逻辑门(与门216和非门218)断言复位信号，以复位触发器212，直到PLL的下一个环路迭代。如图所示，实现也可以包括暂停信号211，该暂停信号211可以有效地阻止相位检测器300跟踪时钟基准，从而将PLL设置为以开环模式运行。
在图2B所示的常规实现中，由触发器212断言的相位跟踪信号215直接控制电荷泵214。例如，第一相位跟踪信号215a的断言对应于PLLfdbk 207滞后于PLLin 205，这直接导致在电荷泵输出317处环路滤波器电流的补偿增加；并且第二相位跟踪信号215b对应于PLLfdbk 207领先于PLLin 205，这直接导致在电荷泵输出317处环路滤波器电流的补偿降低。然而，当PLL正在跟踪不可靠的时钟基准时，这可能导致明显的相位和频率误差(例如，直到暂停信号211最终被断言)。在图3的新型相位检测器300中，限时器320的实施例可以限制任何相位跟踪信号215的影响，从而限制在PLL跟踪不可靠的时钟基准的情况下可以被引入内部时钟信号的相位和频率误差的量。
如图所示，限时器320可以包括绝对相位检测(absolute phase detection，APD)子电路330、延迟计时器子电路340和脉冲选通子电路350。APD子电路330的实施例可以检测在PLL的当前运行周期相位跟踪信号215(第一或第二相位跟踪信号215之一)是否被边缘检测器310断言。如本文中所述，相位跟踪信号215指示PLLfdbk 207和PLLin 205之间检测到的相位差。响应于检测到基于相位跟踪信号215的PLLfdbk 207和PLLin 205之间的相位差，APD子电路330可以输出绝对相位信号335，使得绝对相位信号335被断言，而不管相位差的方向(即，不管PLLfdbk 207是领先于还是落后于PLLin 205)。例如，每当任一相位跟踪信号215为高电平时，绝对相位信号335自动升高，并且当相位跟踪信号215复位时，绝对相位信号335自动变为取消断言(恢复到低电平)。
延迟计时器子电路340的实施例与APD子电路330耦合，以确定被断言的相位跟踪信号215的信号持续时间是否超过阈值持续时间。在一些实施例中，例如通过硬编码到延迟计时器子电路340的电路中，阈值持续时间是固定的。在其他实施例中，阈值持续时间是可调整的。所示的实施例示出了与控制输入节点耦合的延迟计时器子电路340，以接收持续时间调整信号341，持续时间调整信号341可以有效地设置阈值持续时间。这种设置可以以任何合适的方式来实现。在一种实现中，持续时间调整信号341是硬件或固件控制的，例如使用开关、晶体管、可编程固件等。在另一实现中，持续时间调整信号341由软件、控制器模块160等动态可控制的。例如，在CE设备120的软件环境中可以设置与持续时间调整信号341相关联的值，从而调整阈值持续时间。
在一些实现中，APD子电路330基于绝对相位信号335确定信号持续时间是否超过阈值持续时间。例如，当绝对相位信号335被断言时，延迟计时器开始记录绝对相位信号335被断言的持续时间。如果延迟计时器子电路340检测到持续时间已经达到或超过阈值持续时间，则延迟计时器子电路340可以断言门极触发信号345。如图所示，延迟计时器子电路340的实施例与复位信号209耦合，从而门极触发信号345与相位跟踪信号215一起被有效地复位。通常，当时钟基准不可靠时，例如当没有RF载波时，限时功能生效。这时，可能没有PLLin 205的边缘要检测，从而可能没有相位跟踪信号215的复位(例如，直到再次存在时钟基准)。在其他情况下，可能存在RF载波；而它可能在其他方面不可靠(例如，具有不确定的相位等)。在这样的情况下，在PLL的每次环路迭代中，绝对相位信号335可以从检测到第一上升边缘(即，在该环路迭代中较快的PLLin 205或PLLfdbk 207的上升边缘)时被断言到检测到下一个上升边缘(即，在该环路迭代中较慢的PLLin 205或PLLfdbk 207的上升边缘)，在检测到下一个上升边缘时，相位跟踪信号215的复位被边缘检测器310触发。同理，可以看出，在PLL的每次环路迭代中，门极触发信号345可以从绝对相位信号335的断言首先超过阈值持续时间时被断言到在该环路迭代指示相位跟踪信号215的复位的复位信号209被断言。
脉冲选通子电路350的实施例与延迟计时器子电路340耦合，以选通被断言超过由延迟计时器子电路340控制的阈值持续时间的任何相位跟踪信号215的持续时间。在一些实施例中，自动响应于延时计时器子电路340对门极触发信号345的断言，脉冲选通子电路350强制取消断言任何被断言的相位跟踪信号215，直到触发器212的下次复位发生(例如，在至少PLL的当前环路迭代的剩余时间)。脉冲选通子电路350的输出是限时的相位跟踪信号集合215，表示为相位跟踪信号215’。该相位跟踪信号的限时集合215’可以用于控制电荷泵214。实际上，每个限时相位跟踪信号215’可以等于相位跟踪信号215中对应的一个相位跟踪信号，只要其持续时间不超过阈值持续时间。例如，仅当对应的第一相位跟踪信号215a为高电平且门极触发信号345为低电平时，限时的第一相位跟踪信号215a’为高电平；当门极触发信号345为高电平时，限时的第一相位跟踪信号215a’为低电平，不管对应的第一相位跟踪信号215a的状态。
在一些实施例中，限时器320包括使能输入节点，用于接收时延使能信号331。在所示的实现中，时延使能信号331与APD子电路330耦合，可以有效地禁用限时器320。由于这种实现，当时延使能信号331被取消断言时，APD子电路330被有效地禁用，使得没有绝对相位信号335的断言。因此，绝对相位信号335不能超过阈值持续时间，使得没有门极触发信号345的任何断言，并且限时的相位跟踪信号集合215始终跟随它们对应的相位跟踪信号215。其他实现可以以任何其他合适的方式使用时延使能信号331，来提供限时器320的选择性启用和禁用。在一种这样的实现中，时延使能信号331与延迟计时器子电路340耦合，以在时延使能信号331被取消断言时将门极触发信号345保持在取消断言的状态。
一些实现使用时延使能信号331来在运行的某些阶段期间选择性地禁用限时器320。如上所述，限时器320的结果可以是限制PLL在任何一个或多个运行周期中进行动态调整的能力，从而将在跟踪不可靠基准时可能发生的相位和/或频率偏移的量最小化。然而，在运行的某些阶段，限制PLL的动态调整能力可以造成不期望的PLL功能的减慢。例如，在PLL启动期间，或者当PLL试图锁定到时钟基准时，可以期望这种锁定尽快发生。在那些阶段禁用限时器320可以允许PLL更大的每周期动态调整，这可以使PLL更快地锁定到时钟基准。
限时器320可以使用任何合适的组件以任何合适的布置来实现。图4示出了根据各种实施例的用于集成在时钟模块150的相位比较块中的限时器400的示意性电路实现。例如，限时器400可以是图3的相位检测器300中的限时器320的实现。所示的限时器400电路可以集成在其他组件的电路中，实现为专用集成电路，或以任何其他合适的方式实现。如图所示，限时器400可以具有输入和/或输出节点，用于将限时器400的组件与信号路径耦合，例如边缘检测器310和电荷泵214的信号路径。如参考图3所述，限时器400可以包括APD子电路330、延迟计时器子电路340和脉冲选通子电路350。
所示的APD子电路330包括具有与相位跟踪信号215耦合的输入的非门432，使得在第一和/或第二相位跟踪信号215被断言时，非门432断言其输出。因此，在非门432的输出处的被断言的信号指示PLLin 205和PLLfdbk 207之间存在相位差。在一些实现中，非门432的输出用作绝对相位信号335。在其他实现中，APD子电路330还包括具有与非门432的输出和时延使能信号331耦合的输入的与门434，使得仅在非门432输出和时延使能信号331都被断言时，与门434断言其输出。在这样的实现中，与门434的输出用作绝对相位信号335，使得绝对相位信号335指示在PLLin 205和PLLfdbk 207之间存在相位差并且限时被启用。
所示的延迟计时器子电路340通过绝对相位信号335可以与APD子电路330耦合。如图所示，延迟计时器子电路340可以包括多个时延元件，例如以链方式耦合在一起的多个触发器442。触发器442链可以由明显快于PLL的输出频率(例如，载波频率)的任何合适的延迟计时器时钟信号443计时。运行中，当绝对相位信号335被断言时，它被计时到触发器442链中的第一个触发器442；并且绝对相位信号335的断言通过触发器442链传播，导致在延迟计时器时钟信号443的每个周期的情况下断言链中每个后续触发器442的输出。通过整个触发器442链传播所花费的时间量是链中触发器442的数量和延迟计时器时钟信号443的频率的函数，其有效地设置了阈值持续时间(即，触发器442链有效地实现了设置有阈值持续时间的延迟计时器)。如果继续通过整个触发器442链传播直到链中最后一个触发器442的输出最终被断言，则该输出可以用于断言作为指示已到达完整阈值持续时间的的门极触发信号345。如图所示，触发器442链与复位信号209(例如，通过缓冲器)耦合。因此，如果在PLL的当前运行周期中发生复位，则触发器442复位，这有效地复位延迟计时器。例如，在PLL的特定运行周期中，当相位跟踪信号215中的任一个被断言时，绝对相位信号335可以被断言，并且被断言的绝对相位信号335可以通过触发器442链开始传播。如果在传播到达链中的最后一个触发器442之前另一个相位跟踪信号215被断言，则复位被触发，导致断言复位信号209并复位延迟计时器。然而，如果在传播到达链中的最后一个触发器442之前另一个相位跟踪信号215未被断言，则链中最后一个触发器442的输出导致门极触发信号345被断言。门极触发信号345可以保持被断言，直到触发器212的下次复位。
在一些实现中，如图所示，延迟计时器子电路340包括选择器组件，例如多路复用器444。多路复用器444的输入与链中一些或所有触发器442的相应输出耦合，并且多路复用器444的输出是这些输入中选定的一个，这由持续时间调整信号341控制。在所示的实现中，通过选择某个触发器442输出用于断言门极触发信号345，设置持续时间调整信号341有效地控制触发器442链的长度。链中可以包括任何合适数量的延迟组件，这取决于期望的阈值延迟范围、期望调谐阈值延迟的精细程度和/或其他因素。在一些实现中，多路复用器444输出直接用作门极触发信号345。
所示的脉冲选通子电路350通过门极触发信号345与延迟计时器子电路340耦合。如图所示，脉冲选通子电路350可以包括反相器和一对与门452。响应于一个输入与门极触发信号345的补码的耦合以及另一个输入与相位跟踪信号215的相应的一个相位跟踪信号215耦合，每个与门452可以在其输出处生成相位跟踪信号的限时集合215’中的相应一个。在这种配置中，当对应的相位跟踪信号215被断言且门极触发信号345未被断言时，每个限时的相位跟踪信号215’被断言。例如，每个限时的相位跟踪信号215’等于其对应的相位跟踪信号215，只要其持续时间不超过阈值持续时间。当超过阈值持续时间时，门极触发信号345强制取消断言任何被断言的限时的相位跟踪信号215’，不管其对应的相位跟踪信号215是否被断言。
图5和图6中可以看出相位跟踪信号215的这种限时，其示出了如本文中所述的具有新型限时器的相位检测器的各种信号的示意性曲线500和600。首先转向图5，曲线500在达到稳态的时间范围时开始，使得时钟基准可靠，并且PLL已经锁定到并准确地跟踪时钟基准。例如，PLLin 205处的时钟基准由PLLfdbk 207真实地表示，对应于PLLout 240信号的反馈。在这种稳态条件下，在PLLin 205和PLLfdbk 207的每个上升边缘处，边缘检测器310可以在触发复位之前短暂地断言第一相位跟踪信号215a和第二相位跟踪信号215b。在限时器320的输出处，当持续时间正好在阈值持续时间之内时，限时的相位跟踪信号215’可以基本上等于其对应的相位跟踪信号215。
在某个时间510，时钟基准变得不可靠(例如，示为立即消失)。可以看出，在这发生之后，下一个上升边缘必然来自PLLfdbk 207信号，这触发了第二相位跟踪信号215b的断言。这实际上是个“向下”信号，向PLL指示其输出太快，并且需要补偿来减慢PLL输出。因为PLLin 205已经消失，所以在运行周期中没有检测到PLLin 205的边缘，也没有信号可用来触发复位。因此，第二相位跟踪信号215b保持被断言。在没有限时器320的情况下，第二相位跟踪信号215b可以保持被断言，直到检测到暂停信号211。同时，PLL继续尝试跟踪不可用的时钟基准，反复做出不合适的补偿确定。
然而，这种影响可以通过限时器320来减轻。如图所示，限时器320的实施例响应于在时间510之后检测到PLLfdbk 207的上升边缘，仍然可以断言限时的第二相位跟踪信号215b’(对应于第二相位跟踪信号215b)。然而，被断言的限时的第二相位跟踪信号215b’的持续时间一达到阈值持续时间(示为基准520)，限时器320就强制取消断言并复位延迟计时器。如上所述，在时间510后没有PLLin 205的上升边缘来触发相位跟踪信号215的复位的情况下，第二相位跟踪信号215b保持被断言。然而，由于限时，限时的第二相位跟踪信号215b’仅在阈值持续时间520保持被断言，从而限制了不正确的补偿决定的影响。即使PLLin 205中的某个不可靠伪像造成相位跟踪信号215的复位，限时也仍将相位跟踪信号215’的断言限制在PLL的每个运行周期的一小部分，从而在每个运行周期中限制不正确的补偿决定的影响。
转向图6，曲线600示出了图5中所示的时间范围的延伸。再次，PLLin 205曲线示出了时钟基准在某个时间510变得不存在。在额外的时间过去之后，最终检测到不存在时钟基准，并且在时间610暂停信号211被断言。在没有限时器320的情况下，所产生的电荷泵电流输出(例如，图2B的示意性常规实现中所示的电荷泵电流217)可以由相位跟踪信号215直接控制。因此，在时间510之后检测到的下一个上升边缘(来自PLLfdbk 207信号)时，第二相位跟踪信号215b被断言(如图5所示)，导致电荷泵电流217下降到负电平(-I_cp)。在没有限时的情况下，电荷泵电流217继续保持在负电平，直到暂停信号211被断言211，从而强制复位。
在具有限时器320的情况下，电荷泵电流反而由限时的相位跟踪信号215’控制，如图3的电荷泵电流317。如图所示，限时器320的实施例响应于在时间510之后检测到PLLfdbk207的上升边缘，仍然可以断言限时的第二相位跟踪信号215b’(对应于第二相位跟踪信号215b)，从而触发相应的将电荷泵电流切换到负电平(-I_cp)。然而，被断言的限时的第二相位跟踪信号215b’的持续时间一达到阈值持续时间(示为基准520)，限时器320就强制取消断言并复位延迟计时器，从而将电荷泵电流317归零。
图6的最底部图示出了PLLfdbk 207和PLLin 205之间相对相位误差的两个曲线。第一个相对相位误差曲线615对应于没有限时器320情况下的电荷泵电流217的曲线。可以看出，在时间510和时间610之间的时间范围内，相位误差的大小快速且连续地增加(即远离零移动)。第二个相对相位误差曲线620对应于具有限时器320情况下的电荷泵电流317的曲线。可以看出，在时间510和时间610之间的时间范围内，相位误差的大小仍然增加，但只是略微增加。具体地，仅在限时的相位跟踪信号215’被断言的小窗口期间，对应于阈值持续时间，相位误差的大小首先改变。与不包括限时器320的实现相比，在一些实现中，设定阈值持续时间以将脉冲宽度限制在大约十度左右可以将频率误差减少月36倍。因此，将限时器320集成在PLL中可以促进许多特征，例如支持更宽的PLL环路带宽、更短的PLL启动时间、减少的环路滤波器面积等。
图7示出了根据各种实施例的用于在时钟电路的相位检测器中进行限时的载波相位跟踪的示意性方法700的流程图。在一些实施例中，在时钟电路(例如，PLL)的每个运行周期迭代地执行方法700的一些或所有步骤。在其他实施例中，方法700的一些或所有步骤仅在复位相位跟踪信号之后执行。例如，一些这样的实施例700可以在阶段701开始，确定相位跟踪信号是否已经被复位(例如，通过断言复位触发相位检测器的触发器的边缘的复位信号)。在这样的实施例中，方法700的一些或所有其他步骤仅在这种复位发生之后执行，否则，方法700继续等待这种复位。在其他实施例中，仅在启用该方法的情况下，在时钟电路的每个运行周期迭代地执行方法700的一些或所有步骤。例如，一些这样的实施例700可以在阶段702开始，确定时延使能信号(例如，时延使能信号331)是否被断言，以及仅当时延使能信号被断言时，执行方法700的一些或所有步骤而。
方法700的一些实施例在阶段704开始，检测相位跟踪信号(例如，第一和/或第二相位跟踪信号215)是否被相位检测器(例如，在运行周期)断言。相位跟踪信号指示PLL的输出信号(例如，PLLfdbk 207)和PLL的输入基准信号(例如，PLLin 205)之间的检测到的相位差。在阶段708，实施例可以自动响应于检测到相位跟踪信号被断言，以确定相位跟踪信号的信号持续时间是否超过阈值持续时间。如果没有超过阈值持续时间，实施例可以返回到方法700的合适阶段(例如，通过返回到阶段701，等待预期的下一个运行周期的复位，在阶段704继续检测信号持续时间是否已经超过阈值持续时间等)。
在阶段708中，如果检测到相位跟踪信号的信号持续时间超过阈值持续时间，则实施例可以在阶段712强制取消断言相位跟踪信号(例如，在运行周期的剩余时间和/或直到发生复位)。例如，在阶段708中检测到相位跟踪信号的信号持续时间超过阈值持续时间，可以导致断言门极触发信号345，该门极触发信号345可以用于选通相位跟踪信号215。根据这种选通，方法700可以确保相位跟踪信号215不会在超过阈值持续时间之后保持被断言。在一些实施例中，在阶段706，方法700可以包括根据持续时间调整信号，以确定阈值持续时间。在这样的实施例中，阈值持续时间可通过持续时间调整信号调整。在一些实施例中，在阶段704中的检测之前，方法700可以复位延迟计时器。在这样的实施例中，延迟时间可以用阈值持续时间设置，并且可以阶段708中的确定。
应理解，当元件或组件在本文中被称为“连接到”或“耦合到”另一元件或组件时，其可以连接或耦合到另一元件或组件，或者也可以存在介于中间的元件或组件。相反，当元件或组件被称为“直接连接到”或“直接耦合到”另一元件或组件时，它们之间不存在介于中间的元件或组件。应理解，尽管可以使用本文中的术语“第一”、“第二”、“第三”等描述各种元件、组件，但是这些元件、组件、区域不应受这些术语的限制。这些术语仅用于将一个元件，组件与另一个元件，组件区分开。因此，在不脱离本发明的教导的情况下，以下讨论的第一元件，组件可以被称为第二元件，组件。如本文中使用的，术语“逻辑低”、“低状态”、“低电平”、“逻辑低电平”、“低”或“0”可互换使用。术语“逻辑高”、“高状态”、“高电平”、“逻辑高电平”、“高”或“1”可互换使用。
如本文中使用的，术语“一”、“一个”和“该”可以包括单数和复数引用。将进一步理解，当本说明书中使用术语“包括”、“包含”、“具有”及其变型时，说明存在所述特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、组件和/或其组合。相反，当本说明书中使用术语“由......组成”时，说明所述特征、步骤、操作、元件和/或组件，并且排除附加特征、步骤、操作、元件和/或组件。此外，如本文中使用的，词语“和/或”可以指代并涵盖相关联的所列项目中的一个或多个项目的任何可能的组合。
虽然本文中参考示意性实施例描述了本发明，但是该描述并不旨在以限制意义来解释。相反，示意性实施例的目的是使本发明的精神更好地被本领域技术人员理解。为了不模糊本发明的范围，省略了众所周知的过程和制造技术的许多细节。参考该描述，示意性实施例的各种修改以及其他实施例对本领域技术人员来说是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改。
此外，可以有利地使用本发明的优选实施例的一些特征而无需相应地使用其他特征。因此，前述描述应该被认为仅仅是对本发明原理的说明，而不是对其的限制。本领域技术人员将理解落入本发明范围内的上述实施例的变型。因此，本发明不限于以上讨论的特定实施例和图示，而是由所附权利要求及其等同物限制。

Claims (20)

1.一种用于与锁相环PLL的相位检测器集成的限时器电路，所述限时器电路包括：
绝对相位检测子电路，用于检测相位跟踪信号是否被所述相位检测器断言，所述相位跟踪信号指示所述PLL的输出信号和所述PLL的输入基准信号之间检测到的相位差；
延迟计时器子电路，与所述绝对相位检测子电路耦合，以自动响应于所述绝对相位检测子电路检测到所述相位跟踪信号被断言，以确定所述相位跟踪信号的信号持续时间是否超过阈值持续时间；和
脉冲选通子电路，与所述延迟计时器子电路耦合，以自动响应于所述延迟计时器子电路确定所述信号持续时间超过所述阈值持续时间，以在所述PLL的当前运行周期的至少剩余部分强制取消断言所述相位跟踪信号。
2.根据权利要求1所述的限时器电路，还包括：
使能输入节点，用于接收时延使能信号，
其中，所述脉冲选通子电路仅在所述时延使能信号被断言时强制所述取消断言。
3.根据权利要求1所述的限时器电路，其中：
所述绝对相位检测子电路响应于检测到所述相位跟踪信号被所述相位检测器断言，而生成绝对相位信号；
所述延迟计时器子电路自动响应于基于所述绝对相位信号确定所述信号持续时间超过所述阈值持续时间，而生成门极触发信号；以及
所述脉冲选通子电路生成限时跟踪信号，使得所述限时跟踪信号的持续时间受强制取消断言的所述脉冲选通子电路的限制，所述强制取消断言响应于所述信号持续时间超过所述阈值持续时间时的门极触发信号，否则，所述限时跟踪信号的持续时间受所述相位跟踪信号的所述持续时间的限制。
4.根据权利要求3所述的限时器电路，其中：
所述相位跟踪信号是向上信号或向下信号之一，使得所述向上信号的断言增加注入所述PLL的环路滤波器的电流，并且所述向下信号的断言减少注入所述环路滤波器的电流；以及
所述绝对相位检测子电路生成所述绝对相位信号，使得所述绝对相位信号响应于所述向上信号被断言和/或所述向下信号被断言而被断言。
5.根据权利要求1所述的限时器电路，其中，所述延迟计时器子电路包括：
控制输入节点，用于接收持续时间调整信号；和
多个延迟元件，根据所述持续时间调整信号可控制，以调整所述阈值持续时间。
6.根据权利要求1所述的限时器电路，其中，所述延迟计时器子电路包括：
复位节点，用于接收复位信号；和
一或多个延迟元件，用于设定所述阈值持续时间，其中，在确定所述信号持续时间是否超过设定的所述阈值持续时间之前，所述一或多个延迟元件根据所述复位信号被复位。
7.一种锁相环PLL电路，包括：
PLL输入节点，用于接收基准时钟信号；
PLL输出节点，用于输出生成的时钟信号；和
相位检测器，与所述PLL输入节点和所述PLL输出节点耦合，以生成指示所述基准时钟信号和所述生成的时钟信号之间的相位差的相位跟踪信号，所述相位跟踪信号包括响应于所述基准时钟信号的相位在所述生成的时钟信号的相位之前的第一相位跟踪信号，和响应于所述生成的时钟信号的所述相位在所述基准时钟信号的所述相位之前的第二相位跟踪信号，所述相位检测器具有限时器电路，所述限时器电路包括：
绝对相位检测子电路，用于检测所述相位跟踪信号是否被所述相位检测器断言；
延迟计时器子电路，与所述绝对相位检测子电路耦合，以自动响应于所述绝对相位检测子电路检测到所述相位跟踪信号被断言，以确定所述相位跟踪信号的信号持续时间是否超过阈值持续时间；和
脉冲选通子电路，与所述延迟计时器子电路耦合，以自动响应于所述延迟计时器子电路确定所述信号持续时间超过所述阈值持续时间，以在所述PLL的当前运行周期的至少剩余部分强制取消断言所述相位跟踪信号。
8.根据权利要求7所述的PLL电路，其中，所述限时器电路还包括：
使能输入节点，用于接收时延使能信号，
其中，所述脉冲选通子电路仅在所述时延使能信号被断言时强制所述取消断言。
9.根据权利要求7所述的PLL电路，其中：
所述绝对相位检测子电路响应于检测到所述相位跟踪信号被所述相位检测器断言，而生成绝对相位信号；
所述延迟计时器子电路自动响应于基于所述绝对相位信号确定所述信号持续时间超过所述阈值持续时间，而生成门极触发信号；以及
所述脉冲选通子电路生成限时跟踪信号，使得所述限时跟踪信号的持续时间受强制取消断言的所述脉冲选通子电路的限制，所述强制取消断言响应于所述信号持续时间超过所述阈值持续时间时的门极触发信号，否则，所述限时跟踪信号的持续时间受所述相位跟踪信号的所述持续时间的限制。
10.根据权利要求9所述的PLL电路，还包括：
环路滤波器，与所述相位检测器耦合，使得所述第一相位跟踪信号的断言增加注入所述PLL的环路滤波器的电流，并且所述第二相位跟踪信号的断言减少注入所述环路滤波器的电流。
11.根据权利要求7所述的PLL电路，其中，所述延迟计时器子电路包括：
控制输入节点，用于接收持续时间调整信号；和
多个延迟元件，根据所述持续时间调整信号可控制，以调整所述阈值持续时间。
12.根据权利要求7所述的PLL电路，其中，所述延迟计时器子电路包括：
复位节点，用于接收复位信号；和
一或多个延迟元件，用于设定所述阈值持续时间，其中，在确定所述信号持续时间是否超过设定的所述阈值持续时间之前，所述一或多个延迟元件根据所述复位信号被复位。
13.根据权利要求7所述的PLL电路，其中：
所述基准时钟信号是幅移键控ASK调制的射频载波信号。
14.一种便携式电子设备，其中集成有根据权利要求7所述的PPL电路，其中：
所述便携式电子设备与存储的数据相关联，并且包括有源负载调制电路，所述有源负载调制电路用于根据近场通信NFC卡模仿CE运行模式，基于所述生成的时钟信号的有源负载调制，生成响应信号。
15.一种方法，包括：
检测相位跟踪信号是否被锁相环PLL的相位检测器断言：
所述相位跟踪信号指示所述PLL的输出信号和所述PLL的输入基准信号之间的检测到的相位差；
自动响应于检测到所述相位跟踪信号被断言，以确定所述相位跟踪信号的信号持续时间是否超过阈值持续时间；以及
自动响应于确定所述信号持续时间超过所述阈值持续时间，以在所述PLL的当前运行周期的剩余部分强制取消断言所述相位跟踪信号。
16.根据权利要求15所述的方法，还包括：在多个运行周期中的每个运行周期：
确定时延使能信号是否被断言，
其中，所述强制取消断言仅在所述时延使能信号被断言时执行。
17.根据权利要求15所述的方法，其中：
所述相位跟踪信号是向上信号或向下信号之一；
所述向上信号的断言增加注入所述PLL的环路滤波器的电流：以及
所述向下信号的断言减少注入所述环路滤波器的电流。
18.根据权利要求15所述的方法，还包括：在多个运行周期中的每个运行周期：
根据持续时间调整信号，以确定所述阈值持续时间，
其中，所述阈值持续时间通过所述持续时间调整信号可调整。
19.根据权利要求15所述的方法，还包括：在多个运行周期中的每个运行周期：
在所述检测之前复位延迟计时器，所述延迟计时器执行所述确定过程。
20.根据权利要求15所述的方法，其中：
所述PLL的所述输入基准信号是幅移键控ASK调制的射频载波信号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11558057B1 (en) * 2021-11-04 2023-01-17 International Business Machines Corporation Phase locked loop pulse truncation

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629651A (en) * 1994-08-12 1997-05-13 Nec Corporation Phase lock loop having a reduced synchronization transfer period
JP2000323982A (ja) * 1999-05-12 2000-11-24 Nec Corp Ｐｌｌ回路
US20080080658A1 (en) * 2006-09-29 2008-04-03 Chun-Che Huang Lock detection circuit and method for phase locked loop system
CN101846746A (zh) * 2010-03-24 2010-09-29 中国科学院空间科学与应用研究中心 一种基于gnss-r技术的载波相位测高装置及其方法
US20100308793A1 (en) * 2009-06-08 2010-12-09 Freescale Semiconductor., Inc. Phase locked loop device and method thereof
US20100310030A1 (en) * 2009-06-08 2010-12-09 Freescale Semiconductor, Inc. Phase locked loop device and method thereof
US20140219406A1 (en) * 2013-02-07 2014-08-07 Phison Electronics Corp. Clock data recovery circuit module and method for generating data recovery clock
CN104467821A (zh) * 2013-09-18 2015-03-25 美国亚德诺半导体公司 锁相环的锁定检测器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7043655B2 (en) * 2002-11-06 2006-05-09 Sun Microsystems, Inc. Redundant clock synthesizer
DE102007001934B3 (de) * 2007-01-12 2008-07-31 Texas Instruments Deutschland Gmbh Phasenregelkreis
DE102008011845A1 (de) * 2007-09-21 2009-04-02 Rohde & Schwarz Gmbh & Co. Kg Verfahren und Vorrichtung zur Taktrückgewinnung
JP2012105049A (ja) * 2010-11-10 2012-05-31 Renesas Electronics Corp 位相周波数比較回路及びｐｌｌ回路
US9124413B2 (en) * 2011-10-26 2015-09-01 Qualcomm Incorporated Clock and data recovery for NFC transceivers
EP2903163B1 (en) * 2014-02-04 2019-08-21 Hittite Microwave LLC Apparatus and methods for fast charge pump holdover on signal interruption

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629651A (en) * 1994-08-12 1997-05-13 Nec Corporation Phase lock loop having a reduced synchronization transfer period
JP2000323982A (ja) * 1999-05-12 2000-11-24 Nec Corp Ｐｌｌ回路
US20080080658A1 (en) * 2006-09-29 2008-04-03 Chun-Che Huang Lock detection circuit and method for phase locked loop system
US20100308793A1 (en) * 2009-06-08 2010-12-09 Freescale Semiconductor., Inc. Phase locked loop device and method thereof
US20100310030A1 (en) * 2009-06-08 2010-12-09 Freescale Semiconductor, Inc. Phase locked loop device and method thereof
CN101846746A (zh) * 2010-03-24 2010-09-29 中国科学院空间科学与应用研究中心 一种基于gnss-r技术的载波相位测高装置及其方法
US20140219406A1 (en) * 2013-02-07 2014-08-07 Phison Electronics Corp. Clock data recovery circuit module and method for generating data recovery clock
CN104467821A (zh) * 2013-09-18 2015-03-25 美国亚德诺半导体公司 锁相环的锁定检测器

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