CN113628576A - 驱动电路 - Google Patents

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Abstract

本申请实施例公开了一种驱动电路，其采用第一上拉模块用于拉高第一节点的电位；第一下拉模块连接于第一节点，第一下拉模块用于下拉第一节点的电位；输出模块连接于第一节点，且输出第三控制信号；第二下拉模块用于下拉第二节点的电位；第二上拉模块用于拉高第二节点的电位；下拉维持模块分别连接于第一节点和第二节点，下拉维持模块用于下拉第一节点的电位；第三下拉模块连接于第二节点和输出模块，第三下拉模块用于拉低第三控制信号的电位。本申请实施例采用第一上拉模块接入第一控制信号以控制第三控制信号的上升时刻，第二上拉模块接入第二控制信号以控制第三控制信号的下降时刻，从而实现控制第三控制信号的脉宽。

Description

驱动电路
技术领域
本申请涉及显示技术领域，具体涉及一种驱动电路。
背景技术
在对现有技术的研究和实践过程中，本申请的发明人发现，在现有的像素补偿电路中，出于补偿精度的需求，要求栅极驱动器输出宽度可调的脉冲信号，以达到显示面板补偿和调整的目的。
但是采用时钟信号驱动显示面板的栅极驱动器较难实现移位输出脉宽可调的波形。
发明内容
本申请实施例提供一种驱动电路，以实现输出脉宽可调的控制信号。
本申请实施例提供一种驱动电路，其包括：
第一上拉模块，所述第一上拉模块用于接入第一控制信号和高电平信号，并拉高第一节点的电位；
第一下拉模块，所述第一下拉模块连接于所述第一节点，所述第一下拉模块用于接入第二控制信号和第一低电平信号，且下拉所述第一节点的电位；
输出模块，所述输出模块连接于所述第一节点，所述输出模块用于接入所述高电平信号，且输出第三控制信号；
第二下拉模块，所述第二下拉模块连接于所述第一节点，所述第二下拉模块用于接入所述第一低电平信号，且下拉第二节点的电位；
第二上拉模块，所述第二上拉模块连接于所述第二节点，所述第二上拉模块用于接入所述第二控制信号、级传信号和所述高电平信号，且用于拉高所述第二节点的电位；
下拉维持模块，所述下拉维持模块分别连接于所述第一节点和所述第二节点，所述下拉维持模块用于接入所述第一低电平信号，且下拉所述第一节点的电位；以及
第三下拉模块，所述第三下拉模块连接于所述第二节点和所述输出模块，所述第三下拉模块用于接入第二低电平信号，且拉低所述第三控制信号的电位。
可选的，在本申请的一些实施例中，所述第一上拉模块包括第一晶体管和第二晶体管；
所述第一晶体管的栅极用于接入所述第一控制信号，所述第一晶体管的栅极连接于所述第二晶体管的栅极，所述第一晶体管的漏极接入所述高电平信号，所述第一晶体管的源极连接于所述第二晶体管的漏极，所述第二晶体管的源极连接于所述第一节点。
可选的，在本申请的一些实施例中，所述第一下拉模块包括第三晶体管和第四晶体管；
所述第三晶体管的栅极用于接入所述第二控制信号，所述第三晶体管的栅极连接于所述第四晶体管的栅极，所述第三晶体管的漏极接入所述第一低电平信号，所述第三晶体管的源极连接于所述第四晶体管的漏极，所述第四晶体管的源极连接于所述第一节点。
可选的，在本申请的一些实施例中，所述输出模块包括第五晶体管和第一电容，所述第五晶体管的栅极连接于所述第一节点，所述第五晶体管的漏极接入所述高电平信号，所述第五晶体管的源极输出所述第三控制信号；
所述第一电容的一端连接于所述第一节点和所述第五晶体管的栅极，所述第一电容的另一端连接于所述第五晶体管的源极。
可选的，在本申请的一些实施例中，所述第二下拉模块包括第六晶体管，所述第六晶体管的栅极连接于所述第一节点，所述第六晶体管的漏极接入所述第一低电平信号，所述第六晶体管的源极连接于所述第二节点。
可选的，在本申请的一些实施例中，所述第二上拉模块包括第七晶体管、第八晶体管和第二电容；
所述第七晶体管的栅极接入所述级传信号，所述第七晶体管的漏极接入所述第二控制信号，所述第七晶体管的源极连接于所述第八晶体管的栅极，所述第八晶体管的漏极接入所述高电平信号，所述第八晶体管的源极连接于所述第二节点；
所述第二电容的一端分别连接于所述第七晶体管的源极和所述第八晶体管的栅极，所述第二电容的另一端连接于所述第八晶体管的漏极。
可选的，在本申请的一些实施例中，所述下拉维持模块包括第九晶体管、第十晶体管和第十一晶体管；
所述第九晶体管的栅极连接于所述第一节点，所述第九晶体管的漏极接入所述高电平信号，所述第九晶体管的源极连接于所述第四晶体管的漏极；所述第十晶体管的栅极连接于所述第二节点，所述第十晶体管的漏极接入所述第一低电平信号，所述第十晶体管的源极连接于所述第十一晶体管的漏极；所述第十一晶体管的栅极连接于所述第二节点，所述第十一晶体管的漏极连接于所述第九晶体管的源极，所述第十一晶体管的源极连接于所述第一节点。
可选的，在本申请的一些实施例中，所述第三下拉模块包括第十二晶体管，所述第十二晶体管的栅极连接于所述第二节点，所述第十二晶体管的漏极接入所述第二低电平信号，所述第十二晶体管的源极连接于所述第五晶体管的源极。
可选的，在本申请的一些实施例中，所述级传信号包括第一脉冲和第二脉冲，所述第一脉冲的上升时刻和所述第一控制信号的上升时刻相同，所述第二脉冲的上升时刻和所述第二控制信号的上升时刻相同。
可选的，在本申请的一些实施例中，所述第三控制信号的上升时刻与所述第一控制信号的上升时刻相同，所述第三控制信号的下降时刻与所述第二控制信号的上升时刻相同。
本申请实施例的驱动电路采用第一上拉模块接入第一控制信号和高电平信号，并拉高第一节点的电位；第一下拉模块连接于第一节点，第一下拉模块接入第二控制信号和第一低电平信号，且下拉第一节点的电位；输出模块连接于第一节点，输出模块接入高电平信号，且输出第三控制信号；第二下拉模块连接于第一节点，第二下拉模块用于接入第一低电平信号，且下拉第二节点的电位；第二上拉模块连接于第二节点，第二上拉模块用于接入第二控制信号、级传信号和高电平信号，且用于拉高第二节点的电位；下拉维持模块分别连接于第一节点和第二节点，下拉维持模块接入第一低电平信号，且下拉第一节点的电位；第三下拉模块连接于第二节点和输出模块，第三下拉模块接入第二低电平信号，且拉低第三控制信号的电位。本申请实施例采用第一上拉模块接入第一控制信号以控制第三控制信号的上升时刻，第二上拉模块接入第二控制信号以控制第三控制信号的下降时刻，从而实现控制第三控制信号的脉宽。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的驱动电路的等效电路图；
图2是本申请实施例提供的驱动电路的时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
本申请实施例提供一种驱动电路，下文进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
需要说明的是，本申请所有实施例的驱动电路可以用于控制像素补偿电路，也即通过输出第三控制信号以控制像素补偿电路的补偿时长；当然本申请所有实施例的驱动电路也可以用于控制其他电路，只要被控制的电路需要可调的信号即可。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、信号输出端为源极。
请参阅图1，本申请实施例提供一种驱动电路100，其包括第一上拉模块11、第一下拉模块12、输出模块13、第二下拉模块14、第二上拉模块15、下拉维持模块16和第三下拉模块17。
第一控制模11块用于接入第一控制信号G1和高电平信号VGH，并拉高第一节点Q的电位。
第一下拉模块12连接于第一节点Q。第一下拉模12块用于接入第二控制信号G2和第一低电平信号VGL1，且下拉第一节点Q的电位。
输出模块13连接于第一节点Q。输出模块13用于接入所述高电平信号VGH，且输出第三控制信号G3。
第二下拉模块14连接于第一节点Q。第二下拉模块14用于接入第一低电平信号VGL1，且下拉第二节点D的电位。
第二上拉模块15连接于第二节点D。第二上拉模块15用于接入第二控制信号G2、级传信号Cout和高电平信号VGH，且用于拉高第二节点G的电位。
下拉维持模块16分别连接于第一节点Q和第二节点D。下拉维持模块16用于接入第一低电平信号VGL1，且下拉第一节点Q的电位。
第三下拉模块17连接于第二节点D和输出模块13。第三下拉模块17用于接入第二低电平信号VGL2，且拉低第三控制信号G3的电位。
本申请实施例采用第一上拉模块11接入第一控制信号G1以控制第三控制信号G3的上升时刻，第二上拉模块15接入第二控制信号G2以控制第三控制信号G3的下降时刻，从而实现控制第三控制信号G3的脉宽。
可选的，高电平信号VGH可以是恒压高电平信号，也可以是非恒压高电平信号。第一低电平信号VGL1可以是恒压低电平信号，也可以是非恒压低电平信号。第二低电平信号VGL2可以是恒压低电平信号，也可以是非恒压低电平信号。
可选的，第一上拉模块11包括第一晶体管T1和第二晶体管T2。
第一晶体管T1的栅极用于接入第一控制信号G1，第一晶体管T1的栅极连接于第二晶体管T2的栅极。第一晶体管T1的漏极接入高电平信号VGH，第一晶体管T1的源极连接于第二晶体管T2的漏极，第二晶体管T2的源极连接于第一节点Q。
可选的，第一下拉模块12包括第三晶体管T3和第四晶体管T4。
第三晶体管T3的栅极用于接入第二控制信号G2。第三晶体管T3的栅极连接于第四晶体管T4的栅极。第三晶体管T3的漏极接入第一低电平信号VGL1。第三晶体管T3的源极连接于第四晶体管T4的漏极。第四晶体管T4的源极连接于第一节点Q。
可选的，输出模块13包括第五晶体管T5和第一电容C1。第五晶体管T5的栅极连接于第一节点Q。第五晶体管T5的漏极接入高电平信号VGH。第五晶体管T5的源极输出第三控制信号G3。
第一电容C1的一端连接于第一节点Q和第五晶体管T5的栅极。第一电容C1的另一端连接第五晶体管T5的源极。
可选的，第二下拉模块14包括第六晶体管T6。第六晶体管T6的栅极连接于第一节点Q。第六晶体管T6的漏极接入第一低电平信号VGL1。第六晶体管T6的源极连接于第二节点D。
可选的，第二上拉模块15包括第七晶体管T7、第八晶体管T8和第二电容C2。
第七晶体管T7的栅极接入级传信号Cout。第七晶体管T7的漏极接入第二控制信号G2。第七晶体管T7的源极连接于第八晶体管T8的栅极。第八晶体管T8的漏极接入高电平信号VGH。第八晶体管T8的源极连接于第二节点D。
第二电容C2的一端分别连接于第七晶体管T7的源极和第八晶体管T8的栅极。第二电容C2的另一端连接于第八晶体管T8的漏极和高电平信号VGH。
可选的，下拉维持模块16包括第九晶体管T9、第十晶体管T10和第十一晶体管T11。
第九晶体管T9的栅极连接于第一节点Q。第九晶体管T9的漏极接入高电平信号VGH。第九晶体管T9的源极连接于第四晶体管T4的漏极。第十晶体管T10的栅极于所述第二节点D。第十晶体管T10的漏极接入第一低电平信号VGL1。第十晶体管T10的源极连接于第十一晶体管T11的漏极。第十一晶体管T11的栅极连接于第二节点D。第十一晶体管T11的漏极连接于第九晶体管T9的源极。第十一晶体管T11的源极连接于第一节点Q。
可选的，第三下拉模块17包括第十二晶体管T12。第十二晶体管T12的栅极连接于第二节点D。第十二晶体管T12的漏极接入第二低电平信号VGL2。第十二晶体管T12的源极连接于第五晶体管T5的源极。
可选的，请参照图2，级传信号Cout包括第一脉冲和第二脉冲。第一脉冲的上升时刻和第一控制信号G1的上升时刻相同，第二脉冲的上升时刻和第二控制信号G2的上升时刻相同。
可选的，第三控制信号G3的上升时刻与所述第一控制信号G1的上升时刻相同，所述第三控制信号G3的下降时刻与所述第二控制信号G2的上升时刻相同。
其中，级传信号Cout可以为扫描控制驱动电路的级传信号。第一控制信号G1和第二控制信号G2各自可以扫描控制驱动电路的驱动信号。
请参照图2，驱动电路100的时序包括输出阶段P1和复位阶段P2。在输出阶段P1中，当级传信号Cout与第一控制信号G1为高电平信号VGH时，第一晶体管T1和第二晶体管T2打开，第一节点Q被充电拉高至高电平，进而将第五晶体管T5和第六晶体管T6打开；与此同时第二控制信号G2为低电平信号，打开状态的第七晶体管T7将第八晶体管T8的栅极放电至低电平；第二节点D通过第六晶体管T6被充分放电至低电平，关闭第十二晶体管T12，第三控制信号G3开始输出高电平。
在复位阶段P2中。当级传信号Cout与第二控制信号G2为高电平时，第三晶体管T3和第四晶体管T4打开，第一节点Q被放电至低电平进而将第五晶体管T5和第六晶体管T6关闭；与此同时第二控制信号G2为高电平，打开状态的第七晶体管T7将第八晶体管T8的栅极充电至高电平。第二节点D通过第八晶体管T8被充电至高电平，将第十二晶体管T12打开，第三控制信号G3输出低电平，复位完成，进入空闲阶段。
本申请实施例的驱动电路100采用第一上拉模块11接入第一控制信号G1和高电平信号VGH，并拉高第一节点Q的电位；第一下拉模块12连接于第一节点Q，第一下拉模块12接入第二控制信号G2和第一低电平信号VGL1，且下拉第一节点Q的电位；输出模块13连接于第一节点Q，输出模块13接入高电平信号VGH，且输出第三控制信号G3；第二下拉模块14连接于第一节点Q，第二下拉模块14用于接入第一低电平信号VGL1，且下拉第二节点D的电位；第二上拉模块15连接于第二节点D，第二上拉模块15用于接入第二控制信号G2、级传信号Cout和高电平信号VGH，且用于拉高第二节点D的电位；下拉维持模块16分别连接于第一节点Q和第二节点D，下拉维持模块16接入第一低电平信号VGL1，且下拉第一节点Q的电位；第三下拉模块17连接于第二节点D和输出模块13，第三下拉模块17接入第二低电平信号VGL2，且拉低第三控制信号G3的电位。本申请实施例采用第一上拉模块11接入第一控制信号G1以控制第三控制信号G3的上升时刻，第二上拉模块15接入第二控制信号G2以控制第三控制信号G3的下降时刻，从而实现控制第三控制信号G3的脉宽。
以上对本申请实施例所提供的一种驱动电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种驱动电路，其特征在于，包括：
第一上拉模块，所述第一上拉模块用于接入第一控制信号和高电平信号，并拉高第一节点的电位；
第一下拉模块，所述第一下拉模块连接于所述第一节点，所述第一下拉模块用于接入第二控制信号和第一低电平信号，且下拉所述第一节点的电位；
输出模块，所述输出模块连接于所述第一节点，所述输出模块用于接入所述高电平信号，且输出第三控制信号；
第二下拉模块，所述第二下拉模块连接于所述第一节点，所述第二下拉模块用于接入所述第一低电平信号，且下拉第二节点的电位；
第二上拉模块，所述第二上拉模块连接于所述第二节点，所述第二上拉模块用于接入所述第二控制信号、级传信号和所述高电平信号，且用于拉高所述第二节点的电位；
下拉维持模块，所述下拉维持模块分别连接于所述第一节点和所述第二节点，所述下拉维持模块用于接入所述第一低电平信号，且下拉所述第一节点的电位；以及
第三下拉模块，所述第三下拉模块连接于所述第二节点和所述输出模块，所述第三下拉模块用于接入第二低电平信号，且拉低所述第三控制信号的电位。
2.根据权利要求1所述的驱动电路，其特征在于，所述第一上拉模块包括第一晶体管和第二晶体管；
所述第一晶体管的栅极用于接入所述第一控制信号，所述第一晶体管的栅极连接于所述第二晶体管的栅极，所述第一晶体管的漏极接入所述高电平信号，所述第一晶体管的源极连接于所述第二晶体管的漏极，所述第二晶体管的源极连接于所述第一节点。
3.根据权利要求2所述的驱动电路，其特征在于，所述第一下拉模块包括第三晶体管和第四晶体管；
所述第三晶体管的栅极用于接入所述第二控制信号，所述第三晶体管的栅极连接于所述第四晶体管的栅极，所述第三晶体管的漏极接入所述第一低电平信号，所述第三晶体管的源极连接于所述第四晶体管的漏极，所述第四晶体管的源极连接于所述第一节点。
4.根据权利要求3所述的驱动电路，其特征在于，所述输出模块包括第五晶体管和第一电容，所述第五晶体管的栅极连接于所述第一节点，所述第五晶体管的漏极接入所述高电平信号，所述第五晶体管的源极输出所述第三控制信号；
所述第一电容的一端连接于所述第一节点和所述第五晶体管的栅极，所述第一电容的另一端连接于所述第五晶体管的源极。
5.根据权利要求4所述的驱动电路，其特征在于，所述第二下拉模块包括第六晶体管，所述第六晶体管的栅极连接于所述第一节点，所述第六晶体管的漏极接入所述第一低电平信号，所述第六晶体管的源极连接于所述第二节点。
6.根据权利要求5所述的驱动电路，其特征在于，所述第二上拉模块包括第七晶体管、第八晶体管和第二电容；
所述第七晶体管的栅极接入所述级传信号，所述第七晶体管的漏极接入所述第二控制信号，所述第七晶体管的源极连接于所述第八晶体管的栅极，所述第八晶体管的漏极接入所述高电平信号，所述第八晶体管的源极连接于所述第二节点；
所述第二电容的一端分别连接于所述第七晶体管的源极和所述第八晶体管的栅极，所述第二电容的另一端连接于所述第八晶体管的漏极。
7.根据权利要求6所述的驱动电路，其特征在于，所述下拉维持模块包括第九晶体管、第十晶体管和第十一晶体管；
所述第九晶体管的栅极连接于所述第一节点，所述第九晶体管的漏极接入所述高电平信号，所述第九晶体管的源极连接于所述第四晶体管的漏极；所述第十晶体管的栅极连接于所述第二节点，所述第十晶体管的漏极接入所述第一低电平信号，所述第十晶体管的源极连接于所述第十一晶体管的漏极；所述第十一晶体管的栅极连接于所述第二节点，所述第十一晶体管的漏极连接于所述第九晶体管的源极，所述第十一晶体管的源极连接于所述第一节点。
8.根据权利要求7所述的驱动电路，其特征在于，所述第三下拉模块包括第十二晶体管，所述第十二晶体管的栅极连接于所述第二节点，所述第十二晶体管的漏极接入所述第二低电平信号，所述第十二晶体管的源极连接于所述第五晶体管的源极。
9.根据权利要求1所述的驱动电路，其特征在于，所述级传信号包括第一脉冲和第二脉冲，所述第一脉冲的上升时刻和所述第一控制信号的上升时刻相同，所述第二脉冲的上升时刻和所述第二控制信号的上升时刻相同。
10.根据权利要求1所述的驱动电路，其特征在于，所述第三控制信号的上升时刻与所述第一控制信号的上升时刻相同，所述第三控制信号的下降时刻与所述第二控制信号的上升时刻相同。
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