CN113593848B - 集成电感和电子设备 - Google Patents

Abstract

本申请提供一种集成电感和电子设备。该集成电感包括：第一磁芯和多个绕组。第一磁芯呈闭环状，第一磁芯具有相对的两个磁体。每个绕组缠绕在任意一个磁体上，总匝数相同的至少两个支路中的绕组和第一磁芯共同形成一个共模电感，每个支路包括至少一个绕组，任意两个支路中不存在相同的绕组。从而，减小了共模电感的尺寸，解决了由于共模电感的尺寸过大而无法兼容大通流的耐流走线问题以及导致功率密度较低的问题。

Description

集成电感和电子设备

技术领域

本申请涉及电子技术领域，尤其涉及一种集成电感和电子设备。

背景技术

共模电感是逆变器或者开关电源等电子设备抑制电磁干扰的关键器件之一。随着功率等级的提升，为满足电磁兼容性(Electro Magnetic Compatibility，EMC)的滤波特性要求，以及充分考虑磁芯不饱和的限制条件，所设计的共模电感的尺寸会相应增大较多，进而占用较大的空间结构。

以图1所示的三相共模电感为例，如图1所示，共模电感通常为圆环结构，共模电感由内部的环形磁芯和三个匝数相同的绕组a1、a2、a3构成，其中，绕组a1的连接端口1、绕组a2的连接端口3和绕组a3的连接端口6分别接入三相电流，绕组a1的连接端口2、绕组a2的连接端口4和绕组a3的连接端口5分别接出三相电流，进而共模电感的进线区域为Aa，共模电感的出线区域为Bb。由于共模电感中绕组的连接端口位于圆环结构的内部，因此，相较于共模电感的进线区域Aa，共模电感的出线区域Bb的布线难度大，也很难兼顾大通流的耐流走线问题。

目前，为了保证布线通流能力，共模电感需要更大的圆环结构。然而，随着共模电感尺寸的增大，不仅会降低共模电感的内部空间利用率，影响电子设备的整体布局，还会降低共模电感的功率密度，影响电子设备的性能指标，从而增加电子设备的成本。

发明内容

本申请提供一种集成电感和电子设备，以解决由于共模电感的尺寸过大而无法兼容大通流的耐流走线问题以及导致功率密度较低的问题，减小了共模电感的尺寸，提升了共模电感的共模感量和功率密度，降低了成本。

第一方面，本申请提供一种集成电感，包括：第一磁芯和多个绕组。第一磁芯呈闭环状，第一磁芯具有相对的两个磁体。多个绕组中的每个绕组缠绕在任意一个磁体上。集成电感包括多个支路，每个支路包括多个绕组中的至少一个，任意两个支路中不存在相同的绕组。总匝数相同的至少两个支路中的绕组和第一磁芯共同形成一个共模电感。

通过第一方面提供的集成电感，将第一磁芯设置为呈闭环状，且第一磁芯具有相对的两个磁体，使得第一磁芯不会呈圆环状。多个绕组缠绕在任意一个磁体上或者缠绕在每个磁体上，从而，多个绕组和第一磁芯可以共同形成一个或者多个共模电感。其中，任意一个共模电感中包括两个或者两个以上支路，且同时形成的任意两个共模电感中不存在相同的支路。每个支路的总匝数相同，每个支路中包括一个绕组或者多个连接的绕组，且任意两个支路中不存在相同的绕组。本申请中，通过减小磁芯的体积，使得共模电感的尺寸变小，解决了由于共模电感的尺寸过大而无法兼容大通流的耐流走线问题以及导致功率密度较低的问题，不仅提高了共模电感的内部空间利用率，有利于包括共模电感的电子设备的整体布局，还可以满足大通流应用场合，提升了共模电感的共模感量，提高了共模电感的功率密度，有效改善了电子设备的性能指标，同时，各种类型或者多个共模电感可供多系统共用，从而降低了电子设备的成本，有益于量产。

其中，第一磁芯呈闭环状，第一磁芯具有相对的两个磁体，使得两个磁体可以相对设置，其中，两个磁体可以平行，也可以既不平行又不相交，本申请对此不做限定。进而，第一磁芯将不会呈圆环状(如正圆环状或者椭圆环状)，使得第一磁芯的体积相较于圆环状结构的磁芯而言变小，从而减小了集成电感的体积。

在一种可能的设计中，第一磁芯的形状为长条孔形或者方框形。

其中，第一磁芯可以采用铁氧体或纳米晶等材料，利于提高电感量以及第一磁芯1不会饱和。第一磁芯可以为一体成型，也可以采用拼接的工艺制作而成，本申请对此不做限定。

其中，每个绕组缠绕在任意一个磁体上，即本申请对每个磁体上的绕组的数量不做限定。

在一种可能的设计中，当支路包括多个绕组时，多个绕组缠绕在同一磁体上，即同一磁体上相邻的绕组可以连接，和/或，同一磁体上不相邻的绕组可以连接。

在一种可能的设计中，当支路包括多个绕组时，多个绕组分别缠绕在不同磁体上，即不同磁体上对称设置的两个绕组可以连接，和/或，不同磁体上交错设置的多个绕组可以连接。

另外，两个磁体中，其中一个磁体上的任意一个绕组与另一个磁体上的任意一个绕组可以对称设置，也可以交错设置，本申请对此不做限定。

其中，任意一个共模电感的形成过程为：总匝数相同的至少两个支路中的绕组和第一磁芯可以共同形成一个共模电感，即，任意一个共模电感中可以包括两个或者两个以上支路，且该共模电感中，每个支路的总匝数相同，即每个支路中的绕组的总匝数相同。

另外，在形成多个共模电感的场景中，任意一个共模电感中的任意一个支路和其他共模电感中的任意一个支路的总匝数可以相同，也可以不同，本申请对此不做限定。

需要说明的是，当任意一个支路中包括多个连接的绕组时，该支路的总匝数为各绕组的匝数之和。

其中，本申请可以结合实际应用场景所需共模电感的类型，确定共模电感的数量以及共模电感中的支路的数量。例如，在单相电网的场景中，通常所需共模电感的类型为单相共模电感，一个单相共模电感中，支路的数量为2个。又如，在三相并网的场景中，通常所需共模电感的类型为三相共模电感，一个三相共模电感中，支路的数量为3个。又如，在既有单相电网又有三相并网的场景中，通常所需共模电感的类型包括单相共模电感和三相共模电感，一个单相共模电感和一个三相共模电感中，支路的数量为5个。

在一种可能的设计中，多个绕组的绕线方向相同。在任意一个支路包含的多个连接的绕组中，当两个绕组采用相同的绕线方向时，两个绕组的同名端可以作为共模电感的输入接口/输出接口，两个绕组的异名端可以通过金属线或者印制电路板PCB布线连接。

在一种可能的设计中，多个绕组的绕线方向不同。在任意一个支路包含的多个连接的绕组中，当两个绕组采用不同的绕线反向时，一个绕组的同名端和另一个绕组的异名端可以作为共模电感的输入接口/输出接口，一个绕组的异名端和另一个绕组的同名端可以通过金属线或者印制电路板PCB布线连接。

其中，共模电感的进线区域和出线区域可以同时位于任意一个磁体的一侧，也可以分别位于不同磁体的不同侧，还可以同时位于不同磁体的不同侧，本申请对此不做限定。

例如，针对任意一个共模电感，该共模电感的进线区和出线区可以同时位于任意一个所述磁体的一侧。又如，该共模电感的进线区可以位于一个所述磁体的一侧，该共模电感的出线区可以位于另一个所述磁体的一侧，其中一个磁体的一侧与另一个磁体的一侧可以相同方向的一侧，也可以为不同方向的一侧，本申请对此不做限定。

在一种可能的设计中，共模电感的进线区域位于一个磁体的一侧，共模电感的出线区域位于另一个磁体的一侧。从而，通过第一磁芯可以将共模电感的进线区域和共模电感的出线区域分离开来，降低了进线区域和出线区域中信号的布线难度，有利于在大通流应用场合下提升共模电感的通流能力。

在一种可能的设计中，缠绕在同一磁体上的相邻的两个绕组之间具有间隙。

在一种可能的设计中，缠绕于不同磁体上的绕组之间具有间隙。

在一种可能的设计中，集成电感还包括：多个第二磁芯，多个磁芯用于构建差模电感。多个第二磁芯分别位于一个绕组的相对侧。基于该绕组和多个第二磁芯共同形成一个差模电感。

在一种可能的设计中，多个第二磁芯分别位于一个绕组的相对侧。该绕组和多个第二磁芯共同形成一个差模电感。

或者，在一种可能的设计中，多个第二磁芯分别位于依次连接的多个绕组中的每个绕组的相对侧。多个绕组和多个第二磁芯共同形成一个差模电感。

通过该实施方式提供的集成电感，通过复用共模电感中的绕组，从而，集成电感在包括共模电感的基础上还可以包括差模电感。其中，任意一个差模电感中包括一个绕组或者依次连接的多个绕组，且多个第二磁芯分别位于上述全部绕组的两侧。且同时形成的任意两个差模电感中不存在相同的绕组。从而，实现了共模电感和差模电感的集成方案，降低了成本。

其中，本申请对第二磁芯的具体数量、大小、形状和材料不做限定。可选地，多个第二磁芯可以呈不规则状，也可以呈条形状或者圆柱状，本申请对多个第二磁芯的形状不做限定。

其中，本申请对差模电感的类型不做限定。并且，当差模电感包括多个时，多个差模电感可以为相同类型，也可以为不同类型，本申请对此不做限定，只需满足多个差模电感中不存在相同的绕组即可。另外，任意一个差模电感中的任意一个绕组与其他差模电感中的任意一个绕组的匝数可以相同，也可以不同，本申请对此不做限定

在一种可能的设计中，多个第二磁芯设置在第一磁芯上，以便固定多个第二磁芯。

在一种可能的设计中，集成电感还包括一隔板，该隔板与第一磁芯相对设置，如平行设置，不仅可以起到固定第一磁芯和多个第二磁芯的作用，还可以隔离本申请集成电感以避免受到外部因素的影响。

其中，第二磁芯与绕组之间的位置关系可以包括多种。

一种可行的表现方式中，一个或多个第二磁芯可以位于任意一个绕组的一侧，或者，一个或多个第二磁芯可以位于该绕组的另一侧。

由于一个磁体上的任意一个绕组可以存在一个相邻设置的绕组，也可以存在两个相邻设置的绕组，因此，本申请根据上述两种情况，对设置在该绕组的相对侧的多个第二磁芯12的可实现位置进行描述。

当一个磁体上存在与该绕组相邻设置的一个绕组(简称相邻绕组)时，一个或者多个第二磁芯可以位于该绕组的无相邻绕组一侧的所在区域，一个或者多个第二磁芯位于该绕组和相邻绕组之间的间隙中的任意区域。

当一个磁体上存在与该绕组相邻设置的两个绕组时，一个或者多个第二磁芯可以位于该绕组和其中一个相邻绕组之间的间隙中的任意区域，一个或者多个第二磁芯可以位于该绕组和另一个相邻绕组之间的间隙中的任意区域。

在一种可能的设计中，不同磁体上对称设置的绕组的同一侧共用第二磁芯。

在一种可能的设计中，同一磁体上相邻设置的绕组的不同侧共用第二磁芯。

另一种可行的表现方式中，由于同一个磁体上相邻设置的绕组之间具有间隙，且一个磁体上的绕组与另一个磁体上的绕组相对设置，因此，一个第二磁芯可以横跨两个磁体，且该第二磁芯可以同时位于这两个磁体上相对设置的绕组的任意一侧，即这两个绕组的任意一侧的第二磁芯可以相同。

在一种可能的设计中，多个第二磁芯呈条形状或者圆柱状。

在一种可能的设计中，为了形成差模电感，多个第二磁芯的材料为粉芯或铁氧体磁芯。另外，多个第二磁芯可以为相同的大小、形状和材料，也可以为不同的大小、形状和材料，本申请对此不做限定。

在一种可能的设计中，当集成电感包括N个差模电感，N>1，N为正整数时，集成电感还包括：N个电容。N个差模电感与N个电容的一端一一对应连接，N个电容的另一端相互连接。或者，每个电容跨接在任意两个差模电感之间。从而提升差模电感的滤波效果，较少线圈铜损对系统效率的影响。

第二方面，本申请提供一种电子设备，包括：如上述第一方面和第一方面的各可能的集成电感。

其中，电子设备可以包括但不限于：如手机、平板电脑、台式电脑、笔记本等终端设备、以及如开关电源或者逆变器等功率变换器等，其中，该功率变换器可以为二电平功率变换器、三电平功率变换器或者四电平功率变换器等。

上述第二方面以及上述第二方面的各可能的设计中所提供的电子设备，其有益效果可以参见上述第一方面和第一方面的各可能的实施方式所带来的有益效果，在此不再赘述。

附图说明

图1为一种集成电感的结构示意图；

图2为本申请一实施例提供的集成电感的结构示意图；

图3为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图4为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图5为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图6为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图7为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图8为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图9为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图10为本申请一实施例提供的集成电感中第一磁芯的结构示意图；

图11为本申请一实施例提供的集成电感的结构示意图；

图12为本申请一实施例提供的包括连接端口的集成电感的结构示意图；

图13a为本申请一实施例提供的集成电感的结构示意图；

图13b为本申请一实施例提供的集成电感的结构示意图；

图14为本申请一实施例提供的集成电感中第二磁芯的位置示意图；

图15为本申请一实施例提供的集成电感中第二磁芯的位置示意图；

图16为本申请一实施例提供的集成电感中第二磁芯的位置示意图；

图17为本申请一实施例提供的集成电感中第二磁芯的位置示意图；

图18为本申请一实施例提供的集成电感中第二磁芯的位置示意图；

图19为本申请一实施例提供的集成电感的侧视图；

图20为本申请一实施例提供的集成电感的俯视图；

图21为本申请一实施例提供的集成电感的侧视图；

图22为本申请一实施例提供的集成电感的结构示意图；

图23为本申请一实施例提供的集成电感的结构示意图；

图24为本申请一实施例提供的电子设备的硬件结构示意图。

具体实施方式

本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A,B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a,b,或c中的至少一项(个)，可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。

另外，本申请中，术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请实施例，例如能够以除了在这里图示或描述的那些以外的顺序实施。

在大通流的应用场合中，为保证印制电路板(Printed Circuit Board，PCB)的通流能力以及抑制磁芯的饱和问题，共模电感通常制成如图1所示的圆环状结构，该共模电感的体积较大，空间利用率较低，且匝数和共模感量受限，功率密度较低，导致成本较高。

为了解决上述问题，本申请提供一种集成电感和包含有集成电感的电子设备，可兼容共模电感的滤波特性、功率密度和可制造性，可应用于需要滤波功能的如单相电网或者三相并网等各种场景中。

其中，本申请涉及的电子设备可以包括但不限于开关电源或者逆变器等功率变换器，集成电感可以包括但不限于单相集成电感或者三相集成电感等。

下面，结合实施例对本申请提供的集成电感的实现方式进行详细说明。

图2示出了本申请提供的一种集成电感的结构示意图。需要说明的是，图2仅为实例性示意，本申请的集成电感不限于此种方式。如图2所示，该集成电感包括：第一磁芯11和多个绕组。

本申请中，第一磁芯11呈闭环状，第一磁芯11具有相对的两个磁体，使得两个磁体可以相对设置，其中，两个磁体可以平行，也可以既不平行又不相交，本申请对此不做限定。进而，第一磁芯11将不会呈圆环状(如正圆环状或者椭圆环状)，使得第一磁芯11的体积相较于图1的圆环状结构而言变小，从而减小了集成电感的体积。

为了便于说明，图2中以字母“A”和“B”表示两个磁体，以字母“C”和“D”表示第一磁芯11中除了两个磁体之外的两个剩余磁体(简称两个剩余磁体C和D)。另外，本申请的其余图中的两个磁体和两个剩余磁体也采用相同的表示方式。

其中，本申请对两个磁体的位置、形状和长度、两个剩余磁体的位置、形状和长度，以及两个磁体各自与两个剩余磁体之间的连接方式均不做限定，只需保证第一磁芯11呈闭环状且两个磁体相对设置即可。可选地，两个磁体可以为圆柱状或者方柱状，两个剩余磁体也可以为圆柱状或者方柱状。两个磁体的长度通常比两个剩余磁体的长度长，便于缠绕更多数量的绕组。

下面，结合图3-图10，分别对两个磁体和两个剩余磁体的表现方式进行描述。

一种可行的实现方式中，如图3所示，磁体A和磁体B平行，磁体A和磁体B均呈直线柱状，磁体A与剩余磁体C相互垂直，剩余磁体C和剩余磁体D平行，剩余磁体C和剩余磁体D均呈直线柱状，磁体A分别与剩余磁体C和剩余磁体D直角连接，磁体B分别与剩余磁体C和剩余磁体D直角连接，所形成的第一磁芯11的形状为方框形。

另一种可行的实现方式中，如图4所示，磁体A和磁体B的长度相等，磁体A和磁体B均呈直线柱状，剩余磁体C和剩余磁体D的长度相等，剩余磁体C和剩余磁体D均呈直线柱状，磁体A分别与剩余磁体C和剩余磁体D圆滑连接，磁体B分别与剩余磁体C和剩余磁体D圆滑连接，所形成的第一磁芯11的形状为长条孔形，如“跑道形”。

另一种可行的实现方式中，如图5所示，磁体A和磁体B的长度相等，磁体A和磁体B均呈直线柱状，剩余磁体C和剩余磁体D的长度相等，剩余磁体C和剩余磁体D均呈弧管状，磁体A分别与剩余磁体C和剩余磁体D圆滑连接，磁体B分别与剩余磁体C和剩余磁体D圆滑连接，所形成的第一磁芯11的形状为长条孔形。

另一种可行的实现方式中，如图6所示，磁体A和磁体B的长度相等，磁体A和磁体B均呈直线柱状，剩余磁体C和剩余磁体D的长度相等，剩余磁体C和剩余磁体D均呈曲线管状，磁体A分别与剩余磁体C和剩余磁体D圆滑连接，磁体B分别与剩余磁体C和剩余磁体D圆滑连接，所形成的第一磁芯11的形状为长条孔形。

另一种可行的实现方式中，如图7所示，磁体A和磁体B既不平行又不相交，磁体A和磁体B均呈直线柱状，剩余磁体C和剩余磁体D平行，剩余磁体C和剩余磁体D均呈直线柱状，磁体A分别与剩余磁体C和剩余磁体D直接连接，磁体B分别与剩余磁体C和剩余磁体D直接连接，所形成的第一磁芯11的形状为多边框形。

另一种可行的实现方式中，如图8和图9所示，磁体A和磁体B既不平行又不相交，磁体A均呈直线柱状，磁体B均呈曲线管状，剩余磁体C和剩余磁体D平行，剩余磁C和剩余磁体D体均呈直线柱状，磁体A分别与剩余磁体C和剩余磁体D直接连接，磁体B分别与剩余磁体C和剩余磁体D直接连接，所形成的第一磁芯11的形状为不规则孔形。

另一种可行的实现方式中，如图10所示，磁体A和磁体B的长度相等，磁体A和磁体B均呈曲线管状，剩余磁体C和剩余磁体D平行，剩余磁体C和剩余磁体D均呈直线柱状，磁体A分别与剩余磁体C和剩余磁体D圆滑连接，磁体B分别与剩余磁体C和剩余磁体D圆滑连接，所形成的第一磁芯11的形状为不规则孔形。

需要说明的是，图2中的第一磁芯11的形状采用如图3所示第一磁芯11的形状进行示意。另外，图2中的第一磁芯11的形状也可以替换成为图4-图10所示的任意一个形状。并且，本申请中第一磁芯11的形状不限于上述表现方式，上述方式仅是部分示意。

其中，第一磁芯11可以采用铁氧体或纳米晶等材料，利于提高电感量以及第一磁芯11不会饱和。第一磁芯11可以为一体成型，也可以采用拼接的工艺制作而成，本申请对此不做限定。

本申请中，每个绕组缠绕在任意一个磁体上，即本申请对每个磁体上的绕组的数量不做限定，可选地，每个磁体上均缠绕有绕组，或者，一个磁体上缠绕有所有绕组，另一个绕组上不缠绕绕组。另外，两个磁体中，其中一个磁体上的任意一个绕组与另一个磁体上的任意一个绕组可以对称设置，也可以交错设置，本申请对此不做限定。

为了便于说明，图2中，以磁体A上依次缠绕有绕组a、绕组c和绕组e，磁体B上依次缠绕有绕组b、绕组d和绕组f，且磁体A上的三个绕组与磁体B上的三个绕组分别各自对称设置为例，进行示例性示意。

其中，每个绕组通常为扁平线结构，绕组的制作工艺成熟，利于风冷等散热方式。每个绕组的匝数可以相同，也可以不同，本申请对此不做限定。各个绕组的绕线方向可以相同，也可以不同，本申请对此也不做限定。

本申请中，集成电感包括多个支路，每个支路包括多个绕组中的至少一个，即任意一个支路可以包括一个绕组，或者，任意一个支路中可以包括连接的多个绕组，且任意两个支路中不存在相同的绕组。其中，本申请对任意一个支路中包括的绕组的数量不做限定。

图11示出了支路分别包括1个绕组、2个绕组以及3个绕组的示意图。如图11所示，单个绕组d可以构成一个支路，绕组e和绕组f两个绕组连接可以构成一个支路，绕组a、绕组c和绕组b三个绕组依次连接可以构成一个支路。

本领域技术人员可以理解，电感是由单个绕组或者多个连接的绕组形成的，若两个或者两个以上电感绕在同一磁芯上，且每个电感的线圈匝数相同，则每个电感和磁芯可以形成共模电感。基于共模电感的形成过程，因此，本申请中，多个绕组和第一磁芯11可以形成一个共模电感，其中，该共模电感可以为各种类型，本申请对此不做限定。多个绕组和第一磁芯11也可以同时形成多个共模电感，其中，多个共模电感可以为同一类型，也可以为不同类型，本申请对此不做限定，只需满足多个共模电感中不存在相同的支路即可。从而，方便多系统共用各种类型的共模电感或者多个共模电感，进一步减少成本。

其中，任意一个共模电感的形成过程为：总匝数相同的至少两个支路中的绕组和第一磁芯11可以共同形成一个共模电感，即，任意一个共模电感中可以包括两个或者两个以上支路，且该共模电感中，每个支路的总匝数相同，即每个支路中的绕组的总匝数相同。

另外，在形成多个共模电感的场景中，任意一个共模电感中的任意一个支路和其他共模电感中的任意一个支路的总匝数可以相同，也可以不同，本申请对此不做限定。例如，集成电感包括两个共模电感：共模电感1和共模电感2。其中，共模电感1中的任意一个支路的总匝数为50。共模电感2中的任意一个支路的总匝数可以为50，也可以为100。

需要说明的是，当任意一个支路中包括多个连接的绕组时，该支路的总匝数为各绕组的匝数之和。例如，支路1中包括多个连接的绕组a和绕组b,绕组a的匝数为50，绕组b的匝数为100，则支路1的总匝数为绕组a和绕组b的匝数之和150。当任意一个支路中仅有一个绕组时，该支路的总匝数为该绕组的匝数。例如，支路1中包括一个绕组，该绕组的匝数为50，则支路1的总匝数为该绕组的匝数50。

其中，本申请可以结合实际应用场景所需共模电感的类型，确定共模电感的数量以及共模电感中的支路的数量。例如，在单相电网的场景中，通常所需共模电感的类型为单相共模电感，一个单相共模电感中，支路的数量为2个。又如，在三相并网的场景中，通常所需共模电感的类型为三相共模电感，一个三相共模电感中，支路的数量为3个。又如，在既有单相电网又有三相并网的场景中，通常所需共模电感的类型包括单相共模电感和三相共模电感，一个单相共模电感和一个三相共模电感中，支路的数量为5个。

为了便于说明，图2以一个三相共模电感为例进行示意，其中，绕组a和绕组b连接构成一个支路1，绕组c和绕组d连接构成一个支路2，绕组e和绕组f连接构成一个支路3。并且，支路1、支路2和支路3的总匝数相等，故绕组a、绕组b、绕组c、绕组d、绕组e、绕组f和第一磁芯11共同形成一个三相共模电感。

如图2所示，将支路1中连接的绕组a和绕组b简化成一个共模电感绕组1，将支路2中连接的绕组c和绕组d简化成一个共模电感绕组2，将支路3中连接的绕组e和绕组f简化成一个共模电感绕组3，可以得到三个共模电感绕组1、2和3。

假设L₁、L₂和L₃分别为三个共模电感绕组1、2和3的自感，M₁₂为共模电感绕组1与2之间的互感，M₂₃为共模电感绕组2与3之间的互感，M₃₁为共模电感绕组3与1之间的互感，三个共模电感绕组1、2和3上各自流经的三相并网电流分别为i₁、i₂和i₃，共模电流为i_cm。

可知，L_1＝L₂＝L₃＝L，M₁₂＝M₂₃＝M₃₁＝M，M<L。

i₁、i₂和i₃的共模成分分别为：i_cm1＝i_cm2＝i_cm3＝(i₁+i₂+i₃)/3＝i_cm。

共模电感绕组1上的压降为：V_L1＝L₁*(d_icm1/dt)+M*(d_icm2/dt)+M*(d_icm3/dt)＝(L+2M)*i_cm。

综上可见，共模电感绕组1对共模电流i_cm的感抗为L+2M，即共模电感绕组1对共模电流i_cm有抑制作用。

在一个具体的实施例中，假设共有8个支路，支路1的总匝数为50，支路2的总匝数为50，支路3的总匝数为100，支路4的总匝数为150，支路5的总匝数为150，支路6的总匝数为150，支路7的总匝数为200，支路8的总匝数为150。

本申请形成共模电感的步骤可以包括：

步骤1：由于每个支路的总匝数可以相同，也可以相同，因此，本申请可以从全部支路中，将相同总匝数的支路作为一组。

由于支路1和支路2的总匝数相同，支路4、支路5和支路6的总匝数相同，支路7与其他支路的总匝数均不同，则可分为三组，第一组包括支路1和支路2，第二组包括支路4、支路5、支路6和支路8，第三组包括支路7。

步骤2：确定支路的数量大于等于2的组。

第一组、第二组和第三组中，支路的数量大于等于2的组包括：第一组和第二组。

步骤3：结合实际应用场景所需共模电感的类型，确定共模电感的数量以及共模电感中的支路的数量。

步骤31：确定共模电感的数量为一个，该共模电感中支路的数量为2。

第一组中，支路1和支路2中的绕组和第一磁芯11共同形成一个共模电感。

或者，第二组中，选择支路4、支路5、支路6和支路8中的任意两个支路，这两个支路中的绕组和第一磁芯11共同形成一个共模电感。

步骤32：确定共模电感的数量为1个，这个共模电感中支路的数量为3。

第二组中，选择支路4、支路5、支路6和支路8中的任意三个支路，这三个支路中的绕组和第一磁芯11共同形成一个共模电感。

步骤33：确定共模电感的数量为1个，这个共模电感中支路的数量为4。

第二组中，支路4、支路5、支路6和支路8中的绕组和第一磁芯11共同形成一个共模电感。

步骤34：确定共模电感的数量为2个，这两个共模电感中支路的数量为2。

第一组中，支路1和支路2中的绕组和第一磁芯11共同形成一个共模电感。第二组中，选择支路4、支路5、支路6和支路8中的任意两个支路，这两个支路中的绕组和第一磁芯11共同形成另一个共模电感。

或者，第二组中，选择支路4、支路5、支路6和支路8中的任意两个支路，这两个支路中的绕组和第一磁芯11共同形成一个共模电感，选择支路4、支路5、支路6和支路8中的剩余两个支路，这两个支路中的绕组和第一磁芯11共同形成另一个共模电感。

步骤35：共模电感的数量为三个，这三个共模电感中支路的数量为2。

第一组中，支路1和支路2中的绕组和第一磁芯11共同形成一个共模电感。第二组中，选择支路4、支路5、支路6和支路8中的任意两个支路，这两个支路中的绕组和第一磁芯11共同形成另一个共模电感，选择支路4、支路5、支路6和支路8中的剩余两个支路，这两个支路中的绕组和第一磁芯11共同形成另一个共模电感。

需要说明的是，上述步骤仅是形成共模电感的实例性说明，本申请不限于上述步骤对应的实现方式以形成共模电感，只需保证总匝数相同的至少两个支路中的绕组与第一磁芯11共同形成共模电感即可。

本申请提供的集成电感，通过将第一磁芯设置为呈闭环状，且第一磁芯具有相对的两个磁体，使得第一磁芯不会呈圆环状。多个绕组缠绕在任意一个磁体上或者缠绕在每个磁体上，从而，多个绕组和第一磁芯可以共同形成一个或者多个共模电感。其中，任意一个共模电感中包括两个或者两个以上支路，且同时形成的任意两个共模电感中不存在相同的支路。每个支路的总匝数相同，每个支路中包括一个绕组或者多个连接的绕组，且任意两个支路中不存在相同的绕组。本申请中，通过减小磁芯的体积，使得共模电感的尺寸变小，解决了由于共模电感的尺寸过大而无法兼容大通流的耐流走线问题以及导致功率密度较低的问题，不仅提高了共模电感的内部空间利用率，有利于包括共模电感的电子设备的整体布局，还可以满足大通流应用场合，提升了共模电感的共模感量，提高了共模电感的功率密度，有效改善了电子设备的性能指标，同时，各种类型或者多个共模电感可供多系统共用，从而降低了电子设备的成本，有益于量产。

在上述图2-图11所示实施例的基础上，本申请可以根据各个绕组缠绕在磁体上的位置，对绕组与绕组之间的连接关系进行确定。

一方面，当支路包括多个绕组时，同一磁体上的多个绕组可以连接，即同一磁体上相邻的绕组可以连接，和/或，同一磁体上不相邻的绕组可以连接。

例如，图2中，磁体A上，绕组a和绕组c相邻设置，绕组a和绕组e不相邻设置，则绕组a和绕组c可以连接。或者，绕组a和绕组e可以连接。或者，绕组a可以同时连接绕组c和绕组e。

另一方面，当支路包括多个绕组时，不同磁体上的多个绕组可以连接，即不同磁体上对称设置的两个绕组可以连接，和/或，不同磁体上交错设置的多个绕组可以连接。

例如，图2中，磁体A上的绕组a和绕组B上的绕组b对称设置，磁体A上的绕组a和绕组B上的绕组d交错设置，则绕组a和绕组b可以连接。或者，绕组a和绕组d可连接。或者，绕组a可以同时连接绕组b和绕组d。

基于上述内容，针对任意一个绕组，该绕组可以和与该绕组缠绕在同一磁体上的任意个绕组连接，或者，该绕组可以和与该绕组在不同磁体上的任意个绕组连接，或者，该绕组既可以和与该绕组缠绕在同一磁体上的任意个绕组连接，还可以和与该绕组缠绕在不同磁体上的任意个绕组对应连接。其中，本申请对任意一个绕组连接其他绕组的数量不做限定，只需满足两个支路中不存在相同的绕组即可。

在上述图2-图11所示实施例的基础上，每个绕组可以设置有进线的连接端口和出线的连接端口，通过各个连接端口不仅方便绕组与绕组之间的连接，以构成各个支路，还方便操作人员根据实际情况调整绕组与绕组之间的连接关系，以灵活改变各个支路。

在图2所示结构的基础上，图12示出了每个绕组分别增加两个连接端口的结构示意图。如图12所示，绕组a设置有进线的连接端口1和出线的连接端口4，绕组a可以通过连接端口1和4，与其他绕组进行连接。绕组b设置有进线的连接端口10和出线的连接端口7，绕组b可以通过连接端口10和7，与其他绕组进行连接。绕组c设置有进线的连接端口2和出线的连接端口5，绕组c可以通过连接端口2和5，与其他绕组进行连接。绕组d设置有进线的连接端口11和出线的连接端口8，绕组d可以通过连接端口11和8，与其他绕组进行连接。绕组e设置有进线的连接端口3和出线的连接端口6，绕组e可以通过连接端口3和6，与其他绕组进行连接。绕组f设置有进线的连接端口12和出线的连接端口9，绕组f可以通过连接端口12和9，与其他绕组进行连接。

在上述图2-图12所示实施例的基础上，由于绕组与绕组之间的连接关系包括多种，绕组与磁体之间的缠绕方式也可以包括多种，因此，共模电感的进线区域和出线区域可以同时位于任意一个磁体的一侧，也可以分别位于不同磁体的不同侧，还可以同时位于不同磁体的不同侧，本申请对此不做限定。

例如，针对任意一个共模电感，该共模电感的进线区和出线区可以同时位于任意一个所述磁体的一侧。又如，该共模电感的进线区可以位于一个所述磁体的一侧，该共模电感的出线区可以位于另一个所述磁体的一侧，其中一个磁体的一侧与另一个磁体的一侧可以相同方向的一侧，也可以为不同方向的一侧，本申请对此不做限定。

可选地，针对任意一个共模电感而言，若每个支路中在不同磁体上对称设置的两个绕组连接，则该共模电感的进线区域可以位于一个磁体的一侧，该共模电感的出线区域可以位于另一个磁体的一侧，从而，通过第一磁芯11可以将共模电感的进线区域和共模电感的出线区域分离开来，降低了进线区域和出线区域中信号的布线难度，有利于在大通流应用场合下提升共模电感的通流能力。

相较于如图1所示的三相共模电感而言，图1中，绕组a2的连接端口3用于接入电流，绕组a2的连接端口4用于接出电流。为了降低通过连接端口3引出的信号线与通过连接端口4引出的信号线之间的相互影响，因此，通过连接端口3引出的信号线和通过连接端口4引出的信号线之间的距离需要尽可能的大，导致图1中的出线区域Bb较小，不利于适应大通流应用场合。

图2中，三相共模电感的进线区域aa可以位于一个磁体A的一侧，该共模电感的出线区域bb可以位于另一个磁体B的一侧(图2中，进线区域aa和出线区域bb采用实线圆进行实例性示意)，这样，图2中的进线区域aa与出线区域bb中的信号不会相互影响，有效降低了信号的布线难度。

在上述图2-图12所示实施例的基础上，在任意一个共模电感的任意一个支路中，该支路包括多个连接的绕组，多个连接的绕组可以采用相同的绕线方向，也可以采用不同的绕线方向，本申请对此不做限定，只需保证相邻连接的两个绕组上的感应电流相互抵消即可。

当两个绕组采用相同的绕线方向时，两个绕组的同名端可以作为共模电感的输入接口/输出接口，两个绕组的异名端可以通过金属线或者印制电路板PCB布线连接。

例如，图12中，在绕组a和绕组b连接可构成一个支路时，若绕组a和绕组b采用相同的绕线方向，则绕组a的连接端口1为同名端，可以作为共模电感的输入接口。绕组b的连接端口7为同名端，可以作为共模电感的输出接口。支路1中绕组a的连接端口4与支路1中绕组b的连接端口10为异名端，可以通过金属线连接。

当两个绕组采用不同的绕线反向时，一个绕组的同名端和另一个绕组的异名端可以作为共模电感的输入接口/输出接口，一个绕组的异名端和另一个绕组的同名端可以通过金属线或者印制电路板PCB布线连接。

例如，图12中，若支路1中连接的绕组a和绕组b采用不同的绕线方向，则支路1中绕组a的连接端口1为同名端，可以作为共模电感的输入接口。支路1中绕组b的连接端口10为同名端，可以作为共模电感的输出接口。支路1中绕组a的连接端口4与支路1中绕组b的连接端口7为异名端，可以通过金属线连接。

在上述图2-图12所示实施例的基础上，本申请中，缠绕于不同磁体上的绕组之间具有间隙，其中，间隙的具体大小可以根据实际情况进行确定，本申请对此不做限定。如图2所示，磁体A上的绕组a和磁体B上的绕组b之间具有间隙Δt1。

在上述图2-图12所示实施例的基础上，本申请中，缠绕在同一磁体上的相邻两个绕组之间具有间隙，其中，间隙Δt2的具体大小可以根据实际情况进行确定，本申请对此不做限定。如图2所示，磁体A上相邻的绕组a和绕组c之间具有间隙Δt2。

本领域技术人员可以理解，电感是由单个绕组或者多个连接的绕组形成的，若一个电感的两侧均设置有一磁芯，则该电感和两个磁芯可以形成一个差模电感。若多个并排设置的每个电感的两侧均设置有一磁芯，且每个电感的线圈匝数相同，则每个电感和两个磁芯可以形成一个差模电感。

基于差模电感的形成过程，且由于同一磁体上的相邻两个绕组之间具有间隙Δt2，因此，本申请的集成电感可以在形成共模电感的同时，通过在绕组间添加磁芯，复用多个绕组，形成一个或者多个差模电感，实现共模电感和差模电感的集成，进一步地提高集成电感的功率密度，以减少成本。

图13a和图13b示出了本申请提供的一种集成电感的结构示意图。需要说明的是，图13a和图13b仅为实例性示意，本申请的集成电感不限于此种方式。如图13a和图13b所示，本申请的集成电感除了包括第一磁芯11和多个绕组，该集成电感还可以包括：多个第二磁芯12，多个第二磁芯12用于构建差模电感。

其中，本申请对多个第二磁芯12的具体数量、大小、形状和材料不做限定。可选地，多个第二磁芯12可以呈不规则状，也可以呈条形状或者圆柱状，本申请对多个第二磁芯12的形状不做限定。为了形成差模电感，多个第二磁芯12通常可以采用粉芯或铁氧体磁芯等材料。另外，多个第二磁芯12可以为相同的大小、形状和材料，也可以为不同的大小、形状和材料，本申请对此不做限定。

本申请中，第二磁芯12与绕组之间的位置关系可以包括多种。下面，结合图14-图18，对多个第二磁芯12的表现方式进行描述。

为了便于说明，图14以磁体A上依次缠绕有绕组a、绕组c和绕组e,磁体B上设置有绕组b,绕组a和绕组b对称设置为例。图15-图17均以磁体A上设置有绕组a,磁体B上设置有绕组b,绕组a和绕组b对称设置为例，图18以磁体A上设置有绕组a,磁体B上设置有绕组b,绕组a和绕组b交错设置为例。图14-图18中，多个第二磁芯12均采用虚线矩形进行实例性示意。

一种可行的表现方式中，一个或者多个第二磁芯12可以位于任意一个绕组的一侧，一个或者多个第二磁芯12可以位于该绕组的另一侧。

由于一个磁体上的任意一个绕组可以存在一个相邻设置的绕组，也可以存在两个相邻设置的绕组，因此，本申请根据上述两种情况，对设置在该绕组的相对侧的多个第二磁芯12的可实现位置进行描述。

当一个磁体上存在与该绕组相邻设置的一个绕组(简称相邻绕组)时，一个或者多个第二磁芯12可以位于该绕组的无相邻绕组一侧的所在区域，一个或者多个第二磁芯12位于该绕组和相邻绕组之间的间隙中的任意区域。

如图14所示，由于磁体A上与绕组a相邻设置的绕组包括绕组c，因此，一个或者多个第二磁芯12可以位于绕组a的AA区域，一个或者多个第二磁芯12可以位于绕组a和绕组c之间的间隙中的任意BB区域。为了便于说明，图14中，AA区域和BB区域采用虚线圆进行实例性示意。

当一个磁体上存在与该绕组相邻设置的两个绕组时，一个或者多个第二磁芯12可以位于该绕组和其中一个相邻绕组之间的间隙中的任意区域，一个或者多个第二磁芯12可以位于该绕组和另一个相邻绕组之间的间隙中的任意区域。

如图14所示，由于磁体A上与绕组c相邻设置的绕组包括绕组a和绕组e，因此，一个或者多个第二磁芯12可以位于绕组a和绕组c之间的间隙中的BB区域，一个或者多个第二磁芯12可以位于绕组c和绕组e之间的间隙中的CC区域。为了便于说明，图14中，CC区域采用虚线圆进行实例性示意。

可选地，同一磁体上相邻设置的绕组的不同侧共用第二磁芯12。如图14所示，一个或者多个第二磁芯12可以位于绕组a和绕组c之间的间隙中的BB区域，故绕组a和绕组c的第二磁芯12可以共用。

另一种可行的表现方式中，由于同一个磁体上相邻设置的绕组之间具有间隙，且一个磁体上的绕组与另一个磁体上的绕组相对设置，因此，一个第二磁芯12可以横跨两个磁体，且该第二磁芯12可以同时位于这两个磁体上相对设置的绕组的任意一侧，即这两个绕组的任意一侧的第二磁芯12可以相同。

一个第二磁芯12可以同时位于两个磁体上相对设置的绕组的任意一侧。其中，该侧可以为这两个磁体的同一侧，也可以为这两个磁体的不同侧。如图15所示，一个第二磁芯12可以同时位于绕组a和绕组b的同一侧。如图16和图17所示，一个第二磁芯12可以同时位于绕组a和绕组b的不同侧。

需要说明的是：图15-图17中，绕组a和绕组b可以相邻设置，也可以交叉设置，图15-图17仅为实例性示意。

可选地，不同磁体上对称设置的绕组的同一侧共用第二磁芯12。如图18所示，绕组a和绕组b的相对侧相同，一个第二磁芯12可以同时位于绕组a和绕组b的其中一同一侧，另一个第二磁芯12可以同时位于绕组a和绕组b的另一同一侧，故绕组a和绕组b可以共用第二磁芯。

基于上述第二磁芯12与绕组之间的位置关系，本申请中，多个第二磁芯12可以分别位于至少一个绕组的两侧，以构建差模电感。这样，针对两侧存在多个第二磁芯12的绕组而言，本申请可以采用多种方式形成一个或者多个差模电感。下面，采用两种可行的实现方式，对一个差模电感的形成过程进行详细说明。

一种可行的实现方式中，两侧存在多个第二磁芯12的任意一个绕组，以及多个第二磁芯12可以形成一个差模电感。

另一种可行的实现方式中，依次连接的多个绕组中的每个绕组的两侧存在多个第二磁芯12，这样多个绕组和多个第二磁芯12可以形成一个差模电感。

需要说明的是，本申请不限于上述方式可以形成一个共模电感。

基于上述方式，本申请可以采用上述任意一种方式形成一个差模电感，也可以采用上述一种方式或者多种方式的组合形成多个差模电感，从而方便多系统共用各种类型的差模电感，进一步减少成本。

其中，本申请对差模电感的类型不做限定。并且，当差模电感包括多个时，多个差模电感可以为相同类型，也可以为不同类型，本申请对此不做限定，只需满足多个差模电感中不存在相同的绕组即可。另外，任意一个差模电感中的任意一个绕组与其他差模电感中的任意一个绕组的匝数可以相同，也可以不同，本申请对此不做限定。

其中，本申请结合实际应用场景所需差模电感的类型，可以确定绕组的数量，从而确定多个第二磁芯12位于绕组的具体位置。

例如，在单相电网的场景中，通常所需差模电感的类型为单相差模电感，一个单相差模电感中，多个第二磁芯12可以分别位于2个绕组的两侧。又如，在三相并网的场景中，通常所需差模电感的类型为三相差模电感，一个三相差模电感中，多个第二磁芯12可以分别位于3个绕组的两侧。又如，在既有单相电网又有三相并网的场景中，通常所需差模电感的类型包括单相差模电感和三相差模电感，多个第二磁芯12可以分别位于2个绕组的两侧，另外多个第二磁芯12可以分别位于另外3个绕组的两侧。

为了便于说明，图13a和图13b以一个三相差模电感为例进行示意。

图13a中，两个第二磁芯12分别位于绕组a的两侧，另外两个第二磁芯12分别位于绕组e的两侧，由于绕组a和绕组c相邻设置，绕组c和绕组e相邻设置，故位于绕组a与绕组c之间的间隙中的一个第二磁芯12也位于绕组c的一侧，即绕组a和绕组c共有一个第二磁芯，位于绕组c和绕组e之间的间隙中的一个第二磁芯12也位于绕组c的另一侧，即绕组c和绕组e共用一个第二磁芯，故绕组a、绕组c、绕组e和四个第二磁芯共同可以形成一个三相差模电感。

图13b中，两个第二磁芯12分别同时位于依次连接的绕组a和绕组b的两侧，另外两个第二磁芯12分别同时位于依次连接的绕组e和绕组f的两侧，由于绕组a和绕组c相邻设置，绕组c和绕组e相邻设置，绕组d和绕组b相邻设置，绕组d和绕组f相邻设置，故位于绕组a与绕组c之间的间隙中的一个第二磁芯12也位于绕组c的一侧，即绕组a和绕组c共有一个第二磁芯。位于绕组c和绕组e之间的间隙中的一个第二磁芯12也位于绕组c的另一侧，即绕组c和绕组e共用一个第二磁芯。位于绕组b与绕组d之间的间隙中的一个第二磁芯12也位于绕组d的一侧，即绕组b和绕组d共有一个第二磁芯。位于绕组f与绕组d之间的间隙中的一个第二磁芯12也位于绕组d的另一侧，即绕组f和绕组d共有一个第二磁芯。故依次连接的绕组a和绕组b、依次连接的绕组c和绕组d、依次连接的绕组e和绕组f，以及四个第二磁芯12共同可以形成一个三相差模电感。

在形成一个如图2所示的三相共模电感的基础上，如图13b所示的一个三相差模电感中，将绕组a和绕组b简化成一个差模电感绕组1，将绕组c和绕组d简化成一个差模电感绕组2，将绕组e和绕组f简化成一个差模电感绕组3，可以得到三个差模电感绕组1、2和3。

假设L₁、L₂和L₃分别为三个差模电感绕组1、2和3的自感，M₁₂为差模电感绕组1与2之间的互感，M₂₃为差模电感绕组2与3之间的互感，M₃₁为差模电感绕组3与1之间的互感，三个差模电感绕组1、2和3上各自流经的三相并网电流分别为i₁、i₂和i₃，差模电流为i_dm。

可知，L_1＝L₂＝L₃＝L，M₁₂＝M₂₃＝M₃₁＝M，M<L。

i₁、i₂和i₃的共模成分分别为：i_cm1＝i_cm2＝i_cm3＝(i₁+i₂+i₃)/3＝i_cm。

i₁、i₂和i₃的差模成分分别为：

i_dma＝i₁-i_cm1＝i₁-(i₁+i₂+i₃)/3。

i_dmb＝i₂-i_cm2＝i₂-(i₁+i₂+i₃)/3。

i_dmc＝i₃-i_cm3＝i₃-(i₁+i₂+i₃)/3。

当M＝L，差模电感绕组1上压降为：

V_L1＝L₁*(d_idma/dt)-M*(d_idmb/dt)-M*(d_idmc/dt)＝2*L*d_idma/dt。

综上可见，差模电感绕组1对差模电流的感抗为2L，差模电感绕组1对差模电流有抑制作用。

其中，图13a采用如图11所示结构中的第一磁芯11和绕组之间的缠绕方式以及绕组与绕组之间的连接方式进行实例性示意，图13b采用如图2所示结构中的第一磁芯11和绕组之间的缠绕方式以及绕组与绕组之间的连接方式进行实例性示意，图13a和图13b中的第一磁芯11和多个绕组的内容具体可参见图2-图12实施例中的描述，此处不做赘述。

需要说明的是，本申请形成差模电感的过程不会受到绕组与绕组之间的连接关系的影响。为了便于说明，下面，结合图13a，针对任意一个绕组连接其他绕组的各种情况，对一个差模电感的形成过程进行描述。

当该绕组不和其他绕组连接时，多个第二磁芯12可以分别位于该绕组的两侧。如图13a所示，绕组b不和其他绕组连接，当多个第二磁芯12分别位于绕组b的两侧时,该绕组b和多个第二磁芯12可以形成一个差模电感。

当该绕组与一个或者多个绕组连接时，多个第二磁芯12可以分别位于该绕组的两侧。如图13a所示，绕组e和绕组f连接，当多个第二磁芯12分别位于绕组e的两侧时,该绕组e和多个第二磁芯12可以形成一个差模电感。绕组c分别与绕组a和绕组c连接，当多个第二磁芯12分别位于绕组c的两侧时,该绕组c和多个第二磁芯12可以形成一个差模电感。

本申请提供的集成电感，通过复用共模电感中的绕组，从而，集成电感在包括共模电感的基础上还可以包括差模电感。其中，任意一个差模电感中包括一个绕组或者依次连接的多个绕组，且多个第二磁芯分别位于上述全部绕组的两侧。且同时形成的任意两个差模电感中不存在相同的绕组。从而，实现了共模电感和差模电感的集成方案，降低了成本。

在上述图12-图18所示实施例的基础上，可选地，多个第二磁芯12可以设置在第一磁芯11上，便于固定多个第二磁芯12。

另外，图19示出了本申请提供的一种集成电感的侧视图，图20示出了本申请提供的一种集成电感的俯视图。如图19和图20所示，在图2所示实施例的基础上，本申请还可以设置一隔板13，该隔板13与第一磁芯11相对设置，如平行设置，不仅可以起到固定第一磁芯11和多个第二磁芯12的作用，还可以隔离本申请集成电感以避免受到外部因素的影响。

其中，该隔板13的面积通常可以大于等于第一磁芯11的面积，且本申请对该隔板13的材质也不做限定。另外，多个绕组的各个连接端口可通过金属线穿过该隔板13，有利于向操作人员提供各个连接端口。

在上述图12-图20所示实施例的基础上，可选地，当集成电感包括N个差模电感，N>1，N为正整数时，集成电感还包括：N个电容。其中，电容可以通过与差模电感中的绕组连接，实现电容与差模电感之间的连接，以起到滤波的作用，从而提升差模电感的滤波效果，较少线圈铜损对系统效率的影响。

其中，当任意一个差模电感中包括一个绕组时，电容可以与该绕组用于出线的连接端口连接，也可以与该绕组用于进线的连接端口连接，本申请对此不做限定。当任意一个差模电感中包括依次连接的多个绕组时，电容可以与多个绕组的中间连接端口连接，也可以与多个绕组用于出线的连接端口连接，也可以与多个绕组用于进线的连接端口连接，本申请对此不做限定。

本申请中，电容与差模电感之间的连接关系可以包括多种。下面，结合图21、图22和图23，采用两种可行的连接方式，对电容与差模电感之间的连接方式进行详细说明。

其中，图21在图2所示的三相共模电感和图13b所示的三相差模电感的基础上，示出了本申请提供的一种集成电感的侧视图。图22和图23在图21所示的集成电感的基础上分别示出了三个电容与三相差模电感之间的连接示意图。图22和图23中，三相共模电感和三相差模电感均包括：依次连接的绕组a和绕组b、依次连接的绕组c和绕组d、以及依次连接的绕组e和绕组f。为了便于说明，图22和图23中，三个电容分别以字母“C1”、“C2”和“C3”标识。

一种可行的实现方式中，N个差模电感与N个电容的一端一一对应连接，N个电容的另一端相互连接。

如图22所示，绕组a和绕组b之间的连接端口连接电容C1的一端，绕组c和绕组d之间的连接端口连接电容C2的一端，绕组e和绕组f之间的连接端口连接电容C3的一端，电容C1的另一端、电容C2的另一端和电容C3的另一端相互连接，从而，三相差模电感与三个电容C1、C2和C3可以组成T型滤波网络，相较于单独的三相差模电感，具有更好地滤波效果。需要说明的是，上述提及的连接端口可以为已设置好的连接端口，也可以为从绕组的任意一个位置抽出来的一个连接端口(如抽头)，本申请对此不做限定。

另一种可行的实现方式中，如图23所示，每个电容跨接在任意两个差模电感之间。

如图23所示，绕组a和绕组b之间的连接端口连接电容C1的一端，绕组c和绕组d之间的连接端口连接电容C2的一端，绕组e和绕组f之间的连接端口连接电容C3的一端，电容C1的另一端、电容C2的另一端和电容C3的另一端相互连接，从而，三相差模电感与三个电容C1、C2和C3可以组成π型滤波网络，相较于单独的三相差模电感，具有更好地滤波效果。需要说明的是，上述提及的连接端口可以为已设置好的连接端口，也可以为从绕组的任意一个位置抽出来的一个连接端口，本申请对此不做限定。

示例性的，在上述图2-图23所示实施例的基础上，本申请还提供一种电子设备。图24为本申请提供的一种电子设备的结构示意图，如图24所示，该电子设备可以包括至少一个集成电感10。

其中，图24中以一个集成电感10进行示意。集成电感10的结构可参见上述实施例中的描述，此处不再赘述。

其中，电子设备可以包括但不限于：如手机、平板电脑、台式电脑、笔记本等终端设备、以及如开关电源或者逆变器等功率变换器等，其中，该功率变换器可以为二电平功率变换器、三电平功率变换器或者四电平功率变换器等。

以上的实施方式、结构示意图或仿真示意图仅为示意性说明本申请的技术方案，其中的尺寸比例、仿真数值并不构成对该技术方案保护范围的限定，任何在上述实施方式的精神和原则之内所做的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。

Claims (18)

1.一种三相集成电感，其特征在于，包括：第一磁芯和多个绕组；

所述第一磁芯和所述多个绕组构成三相共模电感；

所述第一磁芯为闭环状，所述第一磁芯包括相对的两个磁体；

所述多个绕组中的每个绕组缠绕在任意一个所述磁体上，且对称分布在所述两个磁体上；

所述集成电感包括多个支路，每个支路包括所述多个绕组中的至少两个，且所述支路中的至少两个绕组对称分布在所述两个磁体上；

所述多个支路中的绕组的总匝数相同，其中，每个支路的绕组的总匝数为每个支路包括的各绕组的匝数之和；

所述多个支路为至少三个支路，分别流过三相并网电流。

2.根据权利要求1所述的集成电感，其特征在于，所述第一磁芯的材料为纳米晶、铁氧体材质。

3.根据权利要求1所述的集成电感，其特征在于，所述第一磁芯采用拼接工艺，或者采用一体成型工艺。

4.根据权利要求1-3任一项所述的集成电感，其特征在于，所述第一磁芯的形状为长条孔形或者方框形。

5.根据权利要求1-3任一项所述的集成电感，其特征在于，同一所述支路的多个绕组通过金属线，或者印制电路板PCB布线连接。

6.根据权利要求1-3任一项所述的集成电感，其特征在于，

所述共模电感的进线区域位于一个所述磁体的一侧，所述共模电感的出线区域位于另一个所述磁体的一侧。

7.根据权利要求1-3任一项所述的集成电感，其特征在于，缠绕在同一所述磁体上的相邻的两个绕组之间具有间隙。

8.根据权利要求1-3任一项所述的集成电感，其特征在于，缠绕于不同所述磁体上的绕组之间具有间隙。

9.根据权利要求1-3任一项所述的集成电感，其特征在于，所述集成电感还包括：多个第二磁芯，所述多个第二磁芯用于构建差模电感；

所述多个第二磁芯分别位于一个绕组的相对侧；基于所述绕组和所述多个第二磁芯共同形成一个差模电感。

10.根据权利要求9所述的集成电感，其特征在于，

所述绕组和所述多个第二磁芯共同形成一个差模电感；或者，

所述多个第二磁芯分别位于依次连接的多个绕组中的每个绕组的相对侧；所述多个绕组和所述多个第二磁芯共同形成一个差模电感。

11.根据权利要求10所述的集成电感，其特征在于，所述多个第二磁芯设置在所述第一磁芯上。

12.根据权利要求10项所述的集成电感，其特征在于，不同所述磁体上对称设置的绕组的同一侧共用第二磁芯。

13.根据权利要求10所述的集成电感，其特征在于，同一所述磁体上相邻设置的绕组的不同侧共用第二磁芯。

14.根据权利要求10所述的集成电感，其特征在于，所述多个第二磁芯呈条形状或者圆柱状。

15.根据权利要求10所述的集成电感，其特征在于，所述多个第二磁芯的材料为粉芯或铁氧体磁芯。

16.一种电子设备，应用于三相并网场景中，包含权利要求1-15任一项所述的三相集成电感。

17.根据权利要求16所述的电子设备，其特征在于，还包括，N个电容，

所述电容与不同所述支路的绕组相互连接。

18.根据权利要求17所述的电子设备，其特征在于，所述N个电容与所述绕组的进线连接端口连接，或者，与所述绕组的出线连接端口连接，或者，与所述绕组的中间连接端口连接。

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