CN113571113A - 目标数据的解码方法、装置、电子设备和存储装置 - Google Patents

目标数据的解码方法、装置、电子设备和存储装置 Download PDF

Info

Publication number
CN113571113A
CN113571113A CN202110797618.5A CN202110797618A CN113571113A CN 113571113 A CN113571113 A CN 113571113A CN 202110797618 A CN202110797618 A CN 202110797618A CN 113571113 A CN113571113 A CN 113571113A
Authority
CN
China
Prior art keywords
target
decoding
target data
storage unit
trustworthiness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110797618.5A
Other languages
English (en)
Other versions
CN113571113B (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hosin Global Electronics Co Ltd
Original Assignee
Hosin Global Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hosin Global Electronics Co Ltd filed Critical Hosin Global Electronics Co Ltd
Priority to CN202110797618.5A priority Critical patent/CN113571113B/zh
Publication of CN113571113A publication Critical patent/CN113571113A/zh
Application granted granted Critical
Publication of CN113571113B publication Critical patent/CN113571113B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本申请提供了目标数据的解码方法、装置、电子设备和存储装置，属于数据解码技术领域。所述方法包括：从存储介质中读取目标数据，其中，所述存储介质中包括多个存储单元；在采用预设解码方式对所述目标数据解码失败的情况下，根据存储器中预先存储的位置信息确定目标存储单元，其中，所述位置信息包括特定存储单元的具体位置；将所述目标存储单元的初始可信度更改为目标可信度，其中，所述目标可信度的可信度值低于所述初始可信度的可信度值；采用软解码方式对更改可信度后的目标数据进行解码。本申请提高了目标数据解码成功的效率。

Description

目标数据的解码方法、装置、电子设备和存储装置
技术领域
本申请涉及数据解码技术领域，尤其涉及目标数据的解码方法、装置、电子设备和存储装置。
背景技术
NAND FLASH存储单元包的结构由上到下包括控制栅(CG)、浮栅((FG)和氧化层(Oxide)，它由两端加电压来完成读或写的动作。当上端施加高电压，电子吸附在浮栅能够执行读或写(Program)的动作，形成Logic0，当下端施加高电压，电子离开浮栅可以完成擦除(Erase)，的动作，形成Logic1。NAND FLASH必须先Erase然后才可以Program，Erase后是logic1，Program后是logic0，在写或读或Erase时，电子会不断移动使得下方的氧化层慢慢变薄甚至于被打穿，氧化层被打穿会造成缺乏隔离效果，可能cell会坏掉，此时原先为logic1会变成Logic0。
现有技术中可以通过RAID对一维ECC译码位成功的部分进行横向和纵向的ECC译码，但ECC译码同时采用横向和纵向两种方式，会占用NAND FLASH较大的内存空间。
发明内容
本申请实施例的目的在于提供目标数据的解码方法、装置、电子设备和存储装置，以解决当前解码效率低，ECC译码占用NAND FLASH较大的内存空间的问题。具体技术方案如下：
一种目标数据的解码方法，所述方法包括：
从存储介质中读取目标数据，其中，所述存储介质中包括多个存储单元；
根据存储器中预先存储的位置信息确定目标数据的目标存储单元，其中，所述位置信息包括特定存储单元的具体位置；
将所述目标存储单元的初始可信度更改为目标可信度，其中，所述目标可信度的可信度值低于所述初始可信度的可信度值；
采用软解码方式对更改可信度后的目标数据进行解码。
可选地，所述将所述目标存储单元的初始可信度更改为目标可信度包括：
将所述目标存储单元的初始可信度更改为多个可信度中最小的目标可信度。
可选地，所述将所述目标存储单元的初始可信度更改为目标可信度之前，所述方法还包括：
获取预设电压带和可信度之间的关联关系，其中，每个所述电压带对应一个可信度；
根据所述关联关系确定所述目标存储单元对应的初始可信度。
可选地，所述根据存储器中预先存储的位置信息确定目标存储单元之前，所述方法还包括：
擦除所述存储介质中的数据，得到目标资料，其中，所述目标资料中包含每个存储单元的状态；
记录处于异常状态的特定存储单元的位置信息并将所述位置信息存入所述存储器中。
可选地，所述记录处于异常状态的特定存储单元的位置信息并将所述位置信息存入所述存储器中之前，所述方法还包括：
计算所述目标资料中处于异常状态的特定存储单元的目标数量；
确定所述目标数量小于预设数量阈值。
可选地，所述根据存储器中预先存储的位置信息确定目标存储单元之前，所述方法还包括：
采用预设解码方式对所述目标数据解码；
确定所述预设解码方式对所述目标数据解码失败。
可选地，所述采用预设解码方式对所述目标数据解码失败包括：
采用软解码方式对所述目标数据进行迭代解码且所述迭代解码的次数达到预设次数阈值；或者，采用硬解码方式对所述目标数据解码失败。
可选地，所述采用软解码方式对更改可信度后的目标数据进行解码包括：
在所述迭代解码的基础上采用软解码方式对更改可信度后的目标数据进行解码。
可选地，所述采用软解码方式对更改可信度后的目标数据进行解码之后，所述方法还包括：
在解码成功的情况下，输出解码后的目标数据；或者，
在解码失败的情况下，确定所述目标存储单元所在的目标闪存块出现异常，并反馈异常信息，其中，所述存储介质中包含多个闪存块。
一种目标数据的解码装置，所述装置包括：
读取模块，用于从存储介质中读取目标数据，其中，所述存储介质中包括多个存储单元；
确定模块，用于根据存储器中预先存储的位置信息确定目标存储单元，其中，所述位置信息包括特定存储单元的具体位置；
更改模块，用于将所述目标存储单元的初始可信度更改为目标可信度，其中，所述目标可信度的可信度值低于所述初始可信度的可信度值；
解码模块，用于采用软解码方式对更改可信度后的目标数据进行解码。
本申请实施例有益效果：
本申请实施例提供了一种目标数据的解码方法，控制器从存储介质中读取目标数据，根据存储器中预先存储的位置信息确定目标存储单元，其中，位置信息包括特定存储单元的具体位置，然后将目标存储单元的初始可信度更改为目标可信度，最后采用软解码方式对更改可信度后的目标数据进行解码。在本申请中，控制器将目标存储单元的异常状态对应的初始可信度更改为可信度较低的目标可信度后，最小和译码器能够有较高的几率对目标存储单元解码成功，提高了目标数据解码成功的几率，从而也提高了解码成功的效率。另外，本申请没有同时采用横向和纵向的ECC译码，只采用横向ECC译码，可以减少ECC占用控制器的空间，提高控制器可用内存。
当然，实施本申请的任一产品或方法并不一定需要同时达到以上的所有优点。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种目标数据解码的方法流程图；
图2为本申请实施例提供的一种目标数据解码方法的流程示意图；
图3为本申请实施例提供的一种目标数据的解码装置的结构示意图；
图4为本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。
为了解决背景技术中提及的问题，根据本申请实施例的一方面，提供了一种目标数据的解码方法的实施例。
本申请实施例提供了一种目标数据的解码方法，可以应用于控制器，用于对存储介质中的数据进行解码。
下面将结合具体实施方式，对本申请实施例提供的一种目标数据的解码方法进行详细的说明，如图1所示，具体步骤如下：
步骤101：从存储介质中读取目标数据。
其中，存储介质中包括多个存储单元。
在本申请实施例中，可以通过控制器从存储介质中读取目标数据。存储介质中包括多个存储单元，存储介质通过存储单元存储目标数据。正常情况下，存储介质中的数据被擦除后，存储单元的状态应该为正常状态Logic1。若存储介质使用时间过长导致某些存储单元的电子遗失，会出现该电子遗失的存储单元的正常状态的可信度降低甚至改变状态成为异常状态logic0的情况，另外，存储介质读写次数过多，使得某些存储单元的氧化层打穿，也会导致该存储单元由正常状态Logic1转换为异常状态logic0的情况发生。在本申请实施例中，异常状态为logic0，正常状态为logic1。
上述错误属于非AWGN(Additive White Gaussian Noise，加性高斯白噪声)的错误，现有技术中LDPC(Low Density Parity Check Code，低密度奇偶校验码)译码器是基于AWGN错误所设计的，对非AWGN的错误更正力不足。
本申请的存储介质可以采用Nand-flash内存，Nand-flash内存是flash内存的一种，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。
步骤102：根据存储器中预先存储的位置信息确定目标数据的目标存储单元。
其中，位置信息包括特定存储单元的具体位置。
在本申请实施例中，该位置信息中包含特定存储单元的具体位置，例如：表现异常的存储单元的具体位置，或者指定存储单元的具体位置，然后控制器基于该位置信息，确定存储介质中位于该位置信息的目标存储单元。
通常情况下，控制器在从存储介质中读取目标数据之前，需要将目标数据写入存储介质，而控制器每次在写入存储介质之前，通常需要对区块的存储介质进行数据擦除，正常情况下，数据被擦除后存储单元的状态应该为正常状态Logic1，但一些存储单元的状态会由正常状态Logic1转换为异常状态logic0，控制器将这些异常状态logic0的存储单元的位置保存在存储器中。因此，特定存储单元可以为数据擦除后为异常状态的存储单元，那么位于该位置的目标存储单元也为异常状态的存储单元。而在该存储介质读取的目标数据，必定存在通过特定存储单元存储的部分数据，这时可通过保存的位置信息进而确定该部分数据的目标存储单元。
步骤103：将目标存储单元的初始可信度更改为目标可信度，其中，目标可信度的可信度值低于初始可信度的可信度值。
在本申请实施例中，存储单元的状态对应多个可信度，因此目标存储单元的状态对应有初始可信度，在步骤102中通过保存的位置信息已经确定的目标存储单元，控制器则可以选取多个可信度中低于初始可信度的任一个可信度作为目标存储单元的目标可信度，即目标可信度的可信度值低于初始可信度的可信度值，其中，可信度值与可信度成正比关系，可信度值越高，可信度越高，目标存储单元由初始可信度更改为目标可信度后，目标存储单元的可信度降低。
步骤104：采用软解码方式对更改可信度后的目标数据进行解码。
目标数据中目标存储单元异常状态对应的可信度发生更改，由初始可信度改成可信度较低的目标可信度，控制器将更改可信度后的目标数据送入LDPC(Low DensityParity Check Code，低密度奇偶校验码)译码器，采用软解码方式在迭代的基础上对更改可信度后的目标数据进行解码，其中，LDPC译码器具体可以为最小和译码器，软解码方式可以为最小和译码算法。LDPC译码器采用ECC(Error Checking and Correcting，错误检查和纠正)机制进行纠错。
最小和译码算法的实现过程为：先确定变量节点的初始化概率，在初始化阶段校验节点的初始化信息为零。然后通过变量节点的变化更新校验节点，再基于更新后的校验节点更新变量节点的概率，然后根据更新后变量节点的概率对每一信息比特进行判决，以确定该比特位是0还是1。最小和译码算法只需选取绝对值中最小的信息值，无需对信道的噪声方差进行估计，直接使用信道接收值作为译码初始化信息即可，简化了变量节点的更新算法。
在本申请中，目标存储单元的异常状态对应初始可信度，初始可信度的可信度可能很高，LDPC译码器难以对该目标存储单元解码成功，控制器将目标存储单元的异常状态对应的初始可信度更改为可信度较低的目标可信度后，LDPC译码器能够有较高的几率对目标存储单元解码成功，提高了目标数据解码成功的几率，从而提高了解码成功的效率。另外，在解码成功率提升的同时，可以只采用横向ECC译码，可以减少ECC占用控制器的空间，提高控制器可用内存，避免浪费控制器的冗余内存和增加复杂的RS编译码器。
作为一种可选的实施方式，采用预设解码方式对目标数据进行解码的过程为：采用硬解码方式对目标数据进行解码，若解码成功，则输出硬解码后的目标数据；若解码失败，则通过降低目标存储单元的可信度再进行软解码。或者，若解码失败后采用软解码方式对目标数据进行迭代解码，若迭代解码次数达到预设次数阈值后解码成功，则输出软解码后的目标数据；若迭代解码次数达到预设次数阈值后解码失败，表示存在异常状态对应初始可信度的目标存储单元，此时采用软解码方式难以解码成功，需要确定目标存储单元。因此，本申请中的采用预设解码方式对目标数据解码失败包括：采用硬解码方式解码失败或者采用软解码方式迭代解码失败。
作为一种可选的实施方式，将目标存储单元的初始可信度更改为目标可信度，其中，目标可信度的可信度值低于初始可信度的可信度值包括：包括：将目标存储单元的初始可信度更改为多个可信度中最小的目标可信度，例如将可信度为+7的0，更改为可信度为+1的0等。
在本申请中，控制器可以将目标存储单元的状态对应的初始可信度更改为可信度值最小的目标可信度，能够将目标可信度的可信度值降到最低，进一步提高了最小和译码器对目标数据解码成功的几率。
作为一种可选的实施方式，从存储介质中读取目标数据之前，方法还包括：在存储介质的读写次数达到预设次数阈值的情况下，擦除存储介质中的数据，得到目标资料，其中，目标资料中包含每个存储单元的状态；确定目标资料中处于异常状态的特定存储单元的目标数量；在目标数量小于预设数量阈值的情况下，记录特定存储单元的位置信息，并将位置信息存入存储器中。
在本申请实施例中，控制器中设有存储介质的读写次数的预设次数阈值，控制器实时检测存储介质的PE次数，即读写次数，当控制器检测到读写次数达到预设次数阈值时，表明读写次数较多，存储单元的氧化层出现异常的可能性较大，容易出现擦除数据后logic1变成logic0的情况，则控制器以block为单元擦除存储介质中的数据后得到目标资料，目标资料中包含每个存储单元的状态，该状态为异常状态或正常状态。
控制器确定目标资料中处于异常状态的特定存储单元的目标数量，然后判断该目标数量是否小于预设数量阈值，若控制器判定目标数量不小于预设数量阈值，表明出现异常的特定存储单元的数量过多，则该特定存储单元所在的目标闪存块block的质量不好，无需对目标数据进行解码，并输出异常信息。若控制器判定目标数量小于预设数量阈值，表明小于该特定存储单元所在的block的质量是好的，则记录该特定存储单元的位置信息，然后将位置信息存入存储器中。示例性地，存储器可以为SRAM(Static Random-Access Memory，静态随机存取存储器)，还可以为DRAM(Dynamic Random Access Memory，动态随机存取存储器)，本申请对存储器的类型不做具体限制。
控制器擦除存储介质的数据之后，需要对待写入的目标数据进行编码，然后以page为单位将编码后的目标数据写入存储介质。
作为一种可选的实施方式，所述将所述目标存储单元的初始可信度更改为目标可信度之前，所述方法还包括：获取预设的电压带和可信度之间的关联关系，其中，每个所述电压带对应一个可信度，控制器通过预设电压确定所述目标存储单元所在的初始电压带，然后根据所述关联关系确定所述初始电压带对应的初始可信度。
控制器通过多次读取电压，可以得到电压带和可信度之间对应关系，然后保存该对应关系。示例性地，存储介质采用的存储单元为TLC(Trinary-Level Cell，三层存储单元)，三层存储单元采用八个电压带，分别为000、001、010、011、100、101、110和111，每个电压带对应一个可信度，电压带和可信度之间对应关系如下表所示。
电压带 000 001 010 011 100 101 110 111
可信度 +7 +5 +3 +1 -1 -3 -5 -7
其中，异常状态logic0对应的可信度由高至低依次为+7，+5，+3，+1，正常状态logic1对应的可信度由低至高依次为-1，-3，-5，-7。
在存储介质擦除数据之前，存储介质中存储单元的状态的可信度为-7，但由于电子会遗失，-7可能变成-5或-3或-1或+1或+3或+5或+7，即正常状态的可信度会降低甚至转变为异常状态。
存储单元的异常状态的可信度可能为+1或+3或+5或+7中的一个。示例性地，控制器选取异常状态的可信度为+7的目标存储单元，然后将可信度+7降低为可信度+1，控制器也可以选取可信度为+5的目标存储单元，然后将可信度+7降低为可信度+1。通过降低目标存储单元的可信度，LDPC译码器能够有较高的几率对目标存储单元解码成功，提高了目标数据解码成功的几率，从而提高了解码成功的效率。
作为一种可选的实施方式，采用软解码方式对更改可信度后的目标数据进行解码包括：确定存储单元中除目标存储单元之外的样本存储单元；采用软解码方式对样本存储单元和更改可信度后的目标存储单元进行解码。
在本申请实施例中，控制器确定存储单元中除目标存储单元之外的存储单元为样本存储单元，样本存储单元可以为异常状态，其异常状态对应最小可信度，样本存储单元还可以为正常状态。控制器不改变样本存储单元的异常状态的可信度和正常状态，并采用软解码方式对样本存储单元和更改可信度后的目标存储单元进行解码。
作为一种可选的实施方式，采用软解码方式对更改可信度后的目标数据进行解码之后，方法还包括：在解码成功的情况下，输出解码后的目标数据；或，在解码失败的情况下，确定目标存储单元所在的目标闪存块出现异常，并反馈异常信息，其中，存储介质中包含多个闪存块。
在本申请实施例中，控制器在采用软解码方式解码后，若解码成功，则输出解码后的目标数据；若解码失败，则确定目标存储单元所在的目标闪存块block出现异常，并反馈异常信息至预设终端，其中，存储介质中包含多个block，一个block对应多个page，一个page上有多个存储单元cell。
可选的，本申请实施例还提供了一种目标数据的解码方法的处理流程图，如图2所示，具体步骤如下。
步骤201：若存储介质的读写次数达到预设次数阈值，擦除存储介质中的数据。
步骤202：确定擦除数据后处于异常状态的特定存储单元的目标数量。
步骤203：判断目标数量是否小于预设数量阈值，若判定小于，则执行步骤204，若判断不小于，则执行步骤214。
步骤204：将特定存储单元的位置信息写入SRAM。
步骤205：将编码后的目标数据写入存储介质。
步骤206：从存储介质中读取目标数据。
步骤207：判断采用硬解码方式是否解码成功，若是，则执行步骤213，若否，则执行步骤208。
步骤208：采用软解码方式进行迭代解码。
步骤209：判断迭代解码是否成功，若是，则执行步骤213，若否，则执行步骤210。
步骤210：将目标存储单元异常状态对应的初始可信度更改为最小的目标可信度。
步骤211：采用软解码方式在迭代的基础上对更改可信度后的目标数据进行解码。
步骤212：判断解码是否成功，若是，则执行步骤213，若否，则执行步骤214。
步骤213：输出解码后的目标数据。
步骤214：确定目标存储单元所在的block出现故障。
基于相同的技术构思，本申请实施例还提供了一种目标数据的解码装置，如图3所示，该装置包括：
读取模块301，用于从存储介质中读取目标数据，其中，存储介质中包括多个存储单元；
确定模块302，用于根据存储器中预先存储的位置信息确定目标存储单元，其中，位置信息包括特定存储单元的具体位置；
更改模块303，用于将目标存储单元的初始可信度更改为目标可信度，其中，目标可信度的可信度值低于初始可信度的可信度值；
解码模块304，用于采用软解码方式对更改可信度后的目标数据进行解码。
可选地，更改模块303用于：
将目标存储单元的初始可信度更改为多个可信度中最小的目标可信度。
可选地，更改模块303还用于：
获取预设的电压带和可信度之间的关联关系，其中，每个所述电压带对应一个可信度；
根据所述关联关系确定所述目标存储单元对应的初始可信度。
可选地，该装置还用于：
擦除所述存储介质中的数据，得到目标资料，其中，所述目标资料中包含每个存储单元的状态；
记录处于异常状态的特定存储单元的位置信息并将所述位置信息存入所述存储器中。
可选地，该装置还用于：
计算所述目标资料中处于异常状态的特定存储单元的目标数量；
确定所述目标数量小于预设数量阈值。
可选地，该装置还用于：
采用预设解码方式对所述目标数据解码；
确定所述预设解码方式对所述目标数据解码失败。
可选地，该装置还用于：
采用软解码方式对所述目标数据进行迭代解码且所述迭代解码的次数达到预设次数阈值；或者，采用硬解码方式对所述目标数据解码失败。
在所述迭代解码的基础上采用软解码方式对更改可信度后的目标数据进行解码。
可选地，该装置还用于：
在解码成功的情况下，输出解码后的目标数据；或者，
在解码失败的情况下，确定目标存储单元所在的目标闪存块出现异常，并反馈异常信息，其中，存储介质中包含多个闪存块。
根据本申请实施例的另一方面，本申请提供了一种电子设备，如图4所示，包括存储器403、处理器401、通信接口402及通信总线404，存储器403中存储有可在处理器401上运行的计算机程序，存储器403、处理器401通过通信接口402和通信总线404进行通信，处理器401执行计算机程序时实现上述方法的步骤。
上述电子设备中的存储器、处理器通过通信总线和通信接口进行通信。所述通信总线可以是外设部件互连标准(Peripheral Component Interconnect，简称PCI)总线或扩展工业标准结构(Extended Industry Standard Architecture，简称EISA)总线等。该通信总线可以分为地址总线、数据总线、控制总线等。
存储器可以包括随机存取存储器(Random Access Memory，简称RAM)，也可以包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。可选的，存储器还可以是至少一个位于远离前述处理器的存储装置。
上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
根据本申请实施例的又一方面还提供了一种存储装置。
可选地，在本申请实施例中，该存储装置存储有用于所述处理器执行上述方法的程序代码。
可选地，本实施例中的具体示例可以参考上述实施例中所描述的示例，本实施例在此不再赘述。
本申请实施例在具体实现时，可以参阅上述各个实施例，具有相应的技术效果。
可以理解的是，本文描述的这些实施例可以用硬件、软件、固件、中间件、微码或其组合来实现。对于硬件实现，处理单元可以实现在一个或多个专用集成电路(ApplicationSpecific Integrated Circuits，ASIC)、数字信号处理器(Digital Signal Processing，DSP)、数字信号处理设备(DSP Device，DSPD)、可编程逻辑设备(Programmable LogicDevice，PLD)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)、通用处理器、控制器、微控制器、微处理器、用于执行本申请所述功能的其它电子单元或其组合中。
对于软件实现，可通过执行本文所述功能的单元来实现本文所述的技术。软件代码可存储在存储器中并通过处理器执行。存储器可以在处理器中或在处理器外部实现。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，控制器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (12)

1.一种目标数据的解码方法，其特征在于，所述方法包括：
从存储介质中读取目标数据，其中，所述存储介质中包括多个存储单元；
根据存储器中预先存储的位置信息确定目标数据的目标存储单元，其中，所述位置信息包括特定存储单元的具体位置；
将所述目标存储单元的初始可信度更改为目标可信度，其中，所述目标可信度的可信度值低于所述初始可信度的可信度值；
采用软解码方式对更改可信度后的目标数据进行解码。
2.根据权利要求1所述的方法，其特征在于，所述将所述目标存储单元的初始可信度更改为目标可信度包括：
将所述目标存储单元的初始可信度更改为多个可信度中最小的目标可信度。
3.根据权利要求1所述的方法，其特征在于，所述将所述目标存储单元的初始可信度更改为目标可信度之前，所述方法还包括：
获取预设电压带和可信度之间的关联关系，其中，每个所述电压带对应一个可信度；
根据所述关联关系确定所述目标存储单元对应的初始可信度。
4.根据权利要求1所述的方法，其特征在于，所述根据存储器中预先存储的位置信息确定目标存储单元之前，所述方法还包括：
擦除所述存储介质中的数据，得到目标资料，其中，所述目标资料中包含每个存储单元的状态；
记录处于异常状态的特定存储单元的位置信息并将所述位置信息存入所述存储器中。
5.根据权利要求4所述的方法，其特征在于，所述记录处于异常状态的特定存储单元的位置信息并将所述位置信息存入所述存储器中之前，所述方法还包括：
计算所述目标资料中处于异常状态的特定存储单元的目标数量；
确定所述目标数量小于预设数量阈值。
6.根据权利要求1所述的方法，其特征在于，所述根据存储器中预先存储的位置信息确定目标存储单元之前，所述方法还包括：
采用预设解码方式对所述目标数据解码；
确定所述预设解码方式对所述目标数据解码失败。
7.根据权利要求6所述的方法，其特征在于，所述采用预设解码方式对所述目标数据解码失败包括：
采用软解码方式对所述目标数据进行迭代解码且所述迭代解码的次数达到预设次数阈值；或者，采用硬解码方式对所述目标数据解码失败。
8.根据权利要求7所述的方法，其特征在于，所述采用软解码方式对更改可信度后的目标数据进行解码包括：
在所述迭代解码的基础上采用软解码方式对更改可信度后的目标数据进行解码。
9.根据权利要求1所述的方法，其特征在于，所述采用软解码方式对更改可信度后的目标数据进行解码之后，所述方法还包括：
在解码成功的情况下，输出解码后的目标数据；或者，
在解码失败的情况下，确定所述目标存储单元所在的目标闪存块出现异常，并反馈异常信息，其中，所述存储介质中包含多个闪存块。
10.一种目标数据的解码装置，其特征在于，所述装置包括：
读取模块，用于从存储介质中读取目标数据，其中，所述存储介质中包括多个存储单元；
确定模块，用于根据存储器中预先存储的位置信息确定目标存储单元，其中，所述位置信息包括特定存储单元的具体位置；
更改模块，用于将所述目标存储单元的初始可信度更改为目标可信度，其中，所述目标可信度的可信度值低于所述初始可信度的可信度值；
解码模块，用于采用软解码方式对更改可信度后的目标数据进行解码。
11.一种电子设备，其特征在于，包括处理器、通信接口、存储器和通信总线，其中，处理器，通信接口，存储器通过通信总线完成相互间的通信；
存储器，用于存放计算机程序；
处理器，用于执行存储器上所存放的程序时，实现权利要求1-9任一所述的方法步骤。
12.一种存储装置，其特征在于，所述存储装置存储有计算机程序，所述计算机程序被处理器执行时实现权利要求1-9任一所述的方法步骤，或者包含如权利要求10所述的解码装置。
CN202110797618.5A 2021-07-14 2021-07-14 目标数据的解码方法、装置、电子设备和存储装置 Active CN113571113B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110797618.5A CN113571113B (zh) 2021-07-14 2021-07-14 目标数据的解码方法、装置、电子设备和存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110797618.5A CN113571113B (zh) 2021-07-14 2021-07-14 目标数据的解码方法、装置、电子设备和存储装置

Publications (2)

Publication Number Publication Date
CN113571113A true CN113571113A (zh) 2021-10-29
CN113571113B CN113571113B (zh) 2023-05-09

Family

ID=78164876

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110797618.5A Active CN113571113B (zh) 2021-07-14 2021-07-14 目标数据的解码方法、装置、电子设备和存储装置

Country Status (1)

Country Link
CN (1) CN113571113B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117668934A (zh) * 2023-11-15 2024-03-08 江苏星期七数字科技有限公司 一种基于大数据的区块链数据存储方法和装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100088575A1 (en) * 2008-10-07 2010-04-08 Eran Sharon Low density parity code (ldpc) decoding for memory with multiple log likelihood ratio (llr) decoders
CN102820064A (zh) * 2011-06-07 2012-12-12 马维尔国际贸易有限公司 识别和减轻存储器系统中的硬错误
CN103186352A (zh) * 2011-12-30 2013-07-03 三星电子株式会社 从存储设备读取数据的方法、纠错设备和存储系统
CN105074826A (zh) * 2013-02-27 2015-11-18 英派尔科技开发有限公司 存储器装置的基于线性规划的解码
CN105790882A (zh) * 2014-12-17 2016-07-20 深圳市中兴微电子技术有限公司 一种降低误检率的方法及装置
CN106816179A (zh) * 2015-11-30 2017-06-09 华为技术有限公司 一种闪存纠错方法和装置
CN108154902A (zh) * 2017-12-22 2018-06-12 联芸科技（杭州）有限公司 存储器的高可靠性错误检测方法、读取控制方法及装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100088575A1 (en) * 2008-10-07 2010-04-08 Eran Sharon Low density parity code (ldpc) decoding for memory with multiple log likelihood ratio (llr) decoders
CN102820064A (zh) * 2011-06-07 2012-12-12 马维尔国际贸易有限公司 识别和减轻存储器系统中的硬错误
CN103186352A (zh) * 2011-12-30 2013-07-03 三星电子株式会社 从存储设备读取数据的方法、纠错设备和存储系统
CN105074826A (zh) * 2013-02-27 2015-11-18 英派尔科技开发有限公司 存储器装置的基于线性规划的解码
CN105790882A (zh) * 2014-12-17 2016-07-20 深圳市中兴微电子技术有限公司 一种降低误检率的方法及装置
CN106816179A (zh) * 2015-11-30 2017-06-09 华为技术有限公司 一种闪存纠错方法和装置
CN108154902A (zh) * 2017-12-22 2018-06-12 联芸科技（杭州）有限公司 存储器的高可靠性错误检测方法、读取控制方法及装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117668934A (zh) * 2023-11-15 2024-03-08 江苏星期七数字科技有限公司 一种基于大数据的区块链数据存储方法和装置

Also Published As

Publication number Publication date
CN113571113B (zh) 2023-05-09

Similar Documents

Publication Publication Date Title
US10521292B2 (en) Error correction code unit, self-test method and associated controller applied to flash memory device for generating soft information
US9535777B2 (en) Defect management policies for NAND flash memory
US9977713B2 (en) LDPC decoder, semiconductor memory system and operating method thereof
US9639419B2 (en) Read voltage level estimating method, memory storage device and memory control circuit unit
CN109616148B (zh) 具有解码器的存储器系统、其操作方法和解码器
US8675417B2 (en) Method and system for adaptive coding in flash memories
US9543983B2 (en) Decoding method, memory storage device and memory control circuit unit
KR102559925B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
US20190252035A1 (en) Decoding method, memory storage device and memory control circuit unit
CN109671465B (zh) 具有自适应读取阈值方案的存储器系统及其操作方法
US9274891B2 (en) Decoding method, memory storage device, and memory controlling circuit unit
CN106297883B (zh) 解码方法、存储器存储装置及存储器控制电路单元
KR102556479B1 (ko) Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
KR20180027803A (ko) 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
KR102617832B1 (ko) 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
JP2019057812A (ja) メモリシステム
US20170085277A1 (en) Priori Information Based Post-Processing in Low-Density Parity-Check Code Decoders
CN105489242B (zh) 数据储存器件及其操作方法
CN113571113B (zh) 目标数据的解码方法、装置、电子设备和存储装置
US11095316B2 (en) Controller and operating method for performing read operation to read data in memory device
US11966589B2 (en) Controller and operating method thereof
US10396825B2 (en) Memory controller, semiconductor memory system and operating method thereof
US9954556B2 (en) Scheme to avoid miscorrection for turbo product codes
US20220165336A1 (en) Systems for adaptively determining read threshold voltage using meta information
CN114664359A (zh) 用于无附加读取的软解码的系统和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant