CN113495856A - 存储器系统 - Google Patents

存储器系统 Download PDF

Info

Publication number
CN113495856A
CN113495856A CN202010964392.9A CN202010964392A CN113495856A CN 113495856 A CN113495856 A CN 113495856A CN 202010964392 A CN202010964392 A CN 202010964392A CN 113495856 A CN113495856 A CN 113495856A
Authority
CN
China
Prior art keywords
entry
cache
wait
write
cache entry
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010964392.9A
Other languages
English (en)
Other versions
CN113495856B (zh
Inventor
全渽永
金东均
金秀昌
金胤克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113495856A publication Critical patent/CN113495856A/zh
Application granted granted Critical
Publication of CN113495856B publication Critical patent/CN113495856B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/128—Replacement control using replacement algorithms adapted to multidimensional cache systems, e.g. set-associative, multicache, multiset or multilevel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1008—Correctness of operation, e.g. memory ordering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/21—Employing a record carrier using a specific recording technology
    • G06F2212/214—Solid state disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/608—Details relating to cache mapping

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本公开涉及一种存储器系统，该存储器系统可以包括高速缓存存储器、非易失性存储器、回写等待队列和控制器。为了将包括目标事务ID的逐出高速缓存条目从高速缓存存储器逐出到非易失性存储器，控制器对分别与在回写等待队列头部的等待条目相对应的高速缓存条目执行回写操作，直到包括目标事务ID的等待条目到达回写等待队列的头部，然后对逐出高速缓存条目执行回写操作。

Description

存储器系统
相关申请的交叉引用
本申请要求于2020年4月3日向韩国知识产权局提交的申请号为10-2020-0040816的韩国申请的优先权，其通过引用整体并入本文。
技术领域
各个实施例总体涉及一种存储器系统，且更特别地，涉及一种包括非易失性存储器的存储器系统。
背景技术
存储器系统可以被配置为响应于主机装置的写入请求而存储从主机装置提供的数据。此外，存储器系统可以被配置为响应于主机装置的读取请求而将其中存储的数据提供到主机装置。主机装置是指能够处理数据的电子装置，并且可以包括计算机、数码相机、移动电话等。存储器系统可以被嵌入在主机装置中或被单独地制造并连接到主机装置。
发明内容
各个实施例涉及一种能够以提高的性能执行回写操作的存储器系统。
在实施例中，一种存储器系统可以包括：高速缓存存储器，被配置为存储多个高速缓存条目；非易失性存储器；以及控制器，被配置为通过以下方式从高速缓存存储器中逐出具有目标事务ID的逐出高速缓存条目：当在回写等待队列的头部的第一等待条目包括与目标事务ID不同的事务ID时，对与第一等待条目相对应的高速缓存条目执行向非易失性存储器的回写操作，以及当在回写等待队列的头部的第一等待条目包括等于目标事务ID的事务ID时，对逐出高速缓存条目执行向非易失性存储器的回写操作。
在实施例中，一种存储器系统可以包括：高速缓存存储器，被配置为存储多个高速缓存条目；非易失性存储器，被配置为存储数据；以及控制器，被配置为响应于命令：执行比较操作，包括将在回写等待队列的头部的第一等待条目的事务ID与高速缓存存储器的逐出高速缓存条目的事务ID进行比较；执行高速缓存条目确定，包括根据比较结果确定高速缓存存储器中的高速缓存条目；执行回写操作，包括对所确定的高速缓存条目执行向非易失性存储器的回写操作。
在实施例中，一种存储器系统可以包括：高速缓存存储器，被配置为存储多个高速缓存条目；非易失性存储器；以及控制器，被配置为：当响应于写入命令将高速缓存条目存储在高速缓存存储器中时，将与高速缓存条目相对应的等待条目入队到回写等待队列中，并且基于回写等待队列对高速缓存条目执行回写操作，其中高速缓存条目和等待条目中的每一个包括写入命令的事务ID。
根据本实施例，该存储器系统可以以提高的性能执行回写操作。
附图说明
图1示出根据实施例的存储器系统。
图2示出根据实施例的在读取命中的情况下的存储器系统的操作进程。
图3A和图3B示出根据实施例的在写入命中的情况下的存储器系统的操作进程。
图4A和图4B示出根据实施例的在读取未命中的情况下的存储器系统的操作进程。
图5A、图5B和图5C示出根据实施例的在写入未命中的情况下的存储器系统的操作进程。
图6A、图6B和图6C示出根据实施例的在读取未命中的情况下的存储器系统的操作进程。
图7A、图7B和图7C示出根据实施例的在读取未命中的情况下的存储器系统的操作进程。
图8A、图8B、图8C和图8D示出根据实施例的在写入未命中的情况下存储器系统的操作进程。
图9A、图9B、图9C和图9D示出根据实施例的在写入未命中的情况下存储器系统的操作进程。
图10示出根据实施例的图1的存储器系统的操作过程。
图11示出根据实施例的图1的存储器系统的操作过程。
具体实施方式
将通过下面参照附图详细描述的实施例来描述本公开的优点和特征以及用于实现这些优点和特征的方法。然而，本公开不限于本文所描述的实施例，而是可以以不同形式实现。提供实施例仅是为了详细描述本公开，使得本公开所属领域的技术人员可以容易地实施本公开的技术构思。
实施例不限于附图中所示出的特定形状，但是为了清楚起见可能被放大。在本说明书中，使用了特定术语。然而，这些术语仅用于描述本公开，而不用于限定其含义或限制权利要求书中所描述的本公开的范围。
在本说明书中，诸如“和/或”的表述指示包括在该表述之前/之后所列出的一个或多个组件。此外，诸如“连接/联接”的表述指示一个元件直接地连接/联接到另一元件或通过又一元件间接地连接/联接到另一元件。除非另有规定，否则单数形式的术语包括复数形式。此外，“包括”和“包含”或“包括有”和“包含有”的含义可以指定组件、步骤、操作和元件的存在，并且不排除存在或添加一个或多个其他组件、步骤、操作和元件。
在下文中，将参照附图详细描述实施例。
图1示出根据实施例的存储器系统10的框图。
参照图1，存储器系统10可以被配置为响应于主机HOST的写入命令而存储从外部主机HOST提供的数据。此外，存储器系统10可以被配置为响应于主机HOST的读取请求将其中存储的数据提供到主机HOST。
根据实施例，存储器系统10可以包括：PCMCIA(个人计算机存储卡国际协会)卡、CF(紧凑型闪存)卡、智能媒体卡、记忆棒、各种多媒体卡(MMC、eMMC、RS-MMC和微型MMC)、SD(安全数字)卡(SD、迷你SD、微型SD)、UFS(通用闪存)、SSD(固态驱动器)等
根据实施例，存储器系统10可以包括台式计算机、笔记本电脑、平板PC、数码相机、智能TV或移动电话。
存储器系统10可以包括控制器CTRL、高速缓存存储器CMEM、回写等待队列WBQ和非易失性存储器NVM。
控制器CTRL可以控制存储器系统10的全部操作。控制器CTRL可以根据主机HOST的指令控制非易失性存储器NVM以执行前台操作。前台操作可以包括根据来自主机HOST的指令，即写入命令或读取命令，将数据写入非易失性存储器NVM或从非易失性存储器NVM读取数据的操作。
控制器CTRL可以独立于主机HOST控制非易失性存储器NVM以执行内部需要的后台操作。后台操作可以包括对非易失性存储器NVM的损耗均衡操作、垃圾收集操作、擦除操作、读取回收操作和刷新操作中的一个或多个。如同前台操作，后台操作可以包括将数据写入非易失性存储器NVM的操作，从非易失性存储器NVM读取数据的操作，或这两者。
响应于来自主机HOST的命令，控制器CTRL可以在访问非易失性存储器NVM之前首先访问高速缓存存储器CMEM。如下面将描述的，高速缓存存储器CMEM可以包括分别在多个高速缓存区域中存储的多个高速缓存条目。高速缓存条目中的每一个可以包括地址和与该地址相对应的数据。在下文中，将通过读取命令或写入命令请求的数据定义为目标数据，并且将与目标数据相对应的地址，即读取命令或写入命令中包括的地址，定义为目标地址。此外，将包括读取命令或写入命令的目标地址的高速缓存条目定义为目标高速缓存条目。
将如下详细描述控制器CTRL访问高速缓存存储器CMEM的进程。当从主机HOST接收包括目标地址的读取命令时，控制器CTRL可以在高速缓存存储器CMEM中搜索包括该目标地址的目标高速缓存条目。当高速缓存存储器CMEM中存在该目标高速缓存条目(即，发生读取命中)时，控制器CTRL可以将目标高速缓存条目中包括的数据作为目标数据传输到主机HOST。当高速缓存存储器CMEM中不存在该目标高速缓存条目(即，发生读取未命中)时，控制器CTRL可以从非易失性存储器NVM读取与目标地址相对应的目标数据，并且将目标地址和目标数据存储在高速缓存存储器CMEM的空高速缓存区域中。控制器CTRL然后可以从高速缓存存储器CMEM读取目标数据，并将所读取的目标数据传输到主机HOST。
当从主机HOST接收包括目标地址和目标数据的写入命令时，控制器CTRL可以在高速缓存存储器CMEM中搜索包括该目标地址的目标高速缓存条目。当高速缓存存储器CMEM中存在该目标高速缓存条目(即，发生写入命中)时，控制器CTRL可以利用目标数据替换目标高速缓存条目的数据。当高速缓存存储器CMEM中不存在该目标高速缓存条目(即，发生写入未命中)时，控制器CTRL可以从非易失性存储器NVM读取与目标地址相对应的数据，并且将目标地址和所读取的数据作为目标高速缓存条目存储在高速缓存存储器CMEM的空高速缓存区域中。控制器CTRL然后可以将目标高速缓存条目的数据替换为目标数据。
如上所述，写入命令的目标数据可以在被存储在非易失性存储器NVM中之前临时存储在高速缓存存储器CMEM中。可以通过回写操作将写入命令的目标数据从高速缓存存储器CMEM迁移到非易失性存储器NVM。当尚未对写入命令的目标数据执行回写操作时，控制器CTRL可以将包括相应目标数据的高速缓存条目标记为处于脏状态。在对写入命令的目标数据执行回写操作后，控制器CTRL可以将包括相应目标数据的高速缓存条目标记为处于干净状态。
当读取命令或写入命令的目标数据待被存储在没有空高速缓存区域的高速缓存存储器CMEM中时，控制器CTRL可以从高速缓存存储器CMEM中逐出一个或多个高速缓存条目。控制器CTRL可以根据各种策略来选择待被逐出的高速缓存条目(在下文中，称为逐出高速缓存条目)或者选择存储逐出高速缓存条目的高速缓存区域(在下文中，称为逐出高速缓存区域)。例如，控制器CTRL可以选择不太必要或不太重要的高速缓存条目作为逐出高速缓存条目。
当逐出高速缓存条目处于脏状态时，仅在对逐出高速缓存条目执行回写操作之后，控制器CTRL才可以将该逐出高速缓存区域视为空高速缓存区域。但是，当逐出高速缓存条目处于干净状态时，控制器CTRL可以立即将该逐出高速缓存区域视为空高速缓存区域，而无需对该逐出高速缓存条目执行回写操作。
主机HOST可以基于事务(transaction)来处理数据。可以通过多个写入命令来处理单个事务。当将包括事务ID的写入命令传输到控制器CTRL时，主机HOST也可以将与该写入命令相对应的事务ID传输到控制器CTRL。事务ID可以与目标地址和目标数据一起被包括在目标高速缓存条目中。
因此，可以在高速缓存存储器CMEM中存储对应于不同事务的数据。在实施例中，由于事务的原子性，与不同事务相对应的数据需要根据从主机HOST传输该数据的顺序(在下文中，称为写入顺序)被回写到非易失性存储器NVM。然而，与相同事务相对应的数据可以与写入顺序无关地被回写到非易失性存储器NVM。
控制器CTRL可以管理回写等待队列WBQ以满足这些排序要求。当将写入命令的目标数据临时存储在高速缓存存储器CMEM中时，控制器CTRL可以将目标地址和事务ID作为目标高速缓存条目存储在高速缓存存储器CMEM中，并且还可以将对应的等待条目入队到回写等待队列WBQ中。等待条目可以包括与目标高速缓存条目相同的目标地址和事务ID。
回写等待队列WBQ可以以先进先出(FIFO)的方式操作。因此，等待条目被入队到回写等待队列WBQ中的顺序可以指示与相应的等待条目相对应的高速缓存条目需要被回写的顺序。因此，控制器CTRL可以循序地处理回写等待队列WBQ的等待条目，从而确保事务所需的写入顺序。
当控制器CTRL需要对高速缓存存储器CMEM的逐出高速缓存条目执行回写操作时，控制器CTRL可以首先参考位于回写等待队列WBQ的头部的等待条目(在下文中，称为头部等待条目)。在一些情况下，在对逐出高速缓存条目执行回写操作之前，控制器CTRL可以首先对与头部等待条目相对应的高速缓存条目执行回写操作。具体地，控制器CTRL可以首先对与头部等待条目相对应的高速缓存条目执行回写操作，直到包括该逐出高速缓存条目的事务ID的等待条目到达回写等待队列WBQ的头部。换言之，控制器CTRL可以在回写等待队列WBQ中领先于与逐出高速缓存条目相对应的等待条目的等待条目之中，优先地对具有与逐出高速缓存条目不同的事务ID的等待条目执行回写操作。
更具体地，当头部等待条目的事务ID不同于逐出高速缓存条目的事务ID时，则在对逐出高速缓存条目执行回写操作之前，控制器CTRL可以对与头部等待条目相对应的高速缓存条目执行回写操作。然后，控制器CTRL可以在对与头部等待条目相对应的高速缓存条目执行回写操作之后，将该头部等待条目从回写等待队列WBQ中出队。控制器CTRL然后可以对新的头部等待条目重复上述进程。以这种方式，可以确保事务的写入顺序。
当头部等待条目的事务ID等于逐出高速缓存条目的事务ID时，控制器CTRL则可以对逐出高速缓存条目执行回写操作。在这种情况下，尽管与逐出高速缓存条目相对应的等待条目在回写等待队列WBQ中晚于头部等待条目出现，但是首先对该逐出高速缓存条目执行回写操作，然后再对与头部等待条目相对应的高速缓存条目执行回写操作。这是可能的，因为当与头部等待条目相对应的高速缓存条目对应于与逐出高速缓存条目相同的事务时，可以以与写入顺序不同的顺序回写与头部等待条目相对应的高速缓存条目。因此，由于推迟了不需要立即执行的回写操作，因此可以减少存储器系统10的开销。
根据实施例，在空闲时间期间，控制器CTRL可以对与回写等待队列WBQ的头部等待条目相对应的高速缓存条目执行回写操作，并且使该头部等待条目从回写等待队列WBQ中出队。
图1示出回写等待队列WBQ存在于单独的存储器中的情况，但是实施例不限于此。在实施例中，回写等待队列WBQ可以被包括在控制器CTRL或高速缓存存储器CMEM中。
高速缓存存储器CMEM可以包括多个高速缓存区域，并且多个高速缓存区域可以分别存储高速缓存条目。高速缓存区域可以对应于存储相应的高速缓存条目的存储器单位。高速缓存条目可以包括数据和与该数据相对应的标签。标签可以包括与数据相对应的地址、事务ID和脏/干净状态标记。
高速缓存存储器CMEM可以包括易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)。高速缓存存储器CMEM可以以比非易失性存储器NVM更高的速度操作。
非易失性存储器NVM可以在控制器CTRL的控制下存储数据。
非易失性存储器NVM可以直接联接到高速缓存存储器CMEM。在这种情况下，可以在高速缓存存储器CMEM和非易失性存储器NVM之间迁移数据，而无需经过控制器CTRL。根据实施例，可以通过控制器CTRL在高速缓存存储器CMEM和非易失性存储器NVM之间迁移数据。
非易失性存储器NVM可以包括诸如NAND闪存或NOR闪存的闪速存储器装置、FeRAM(铁电随机存取存储器)、PCRAM(相变随机存取存储器)、MRAM(磁性随机存取存储器)或ReRAM(电阻式随机存取存储器)。
非易失性存储器NVM可以包括一个或多个平面、一个或多个存储器芯片、一个或多个存储器管芯、或者一个或多个存储器封装。
图2是示出根据实施例的在读取命中RDHIT的情况下存储器系统10的操作进程的示图。参照图2，高速缓存存储器CMEM的高速缓存条目中的每一个可以包括标签和数据DT，该标签包括地址AD、事务ID TI和脏/干净状态标记D/C。
在步骤S211中，控制器CTRL可以从主机HOST接收读取命令RDCMD。读取命令RDCMD可以对应于目标地址AD10。
在步骤S212中，当在高速缓存存储器CMEM中存在包括目标地址AD10的目标高速缓存条目TGE时，控制器CTRL可以确定发生读取命中RDHIT。
在步骤S213中，控制器CTRL可以将目标高速缓存条目TGE中包括的目标数据DT1传输到主机HOST。
图3A和图3B是示出根据实施例的在写入命中WTHIT的情况下存储器系统10的操作进程的示图。
参照图3A，在步骤S311中，控制器CTRL可以从主机HOST接收写入命令WTCMD。写入命令WTCMD可以对应于目标地址AD10和目标数据DT11。此外，写入命令WTCMD可以对应于事务ID TI1。
在步骤S312中，当在高速缓存存储器CMEM中存在包括目标地址AD10的目标高速缓存条目TGE时，控制器CTRL可以确定发生了写入命中WTHIT。
然后，参照图3B，在步骤S321中，控制器CTRL可以利用目标数据DT11替换目标高速缓存条目TGE的一些或全部数据DT1，并且将目标高速缓存条目TGE标记为处于脏状态D。当目标高速缓存条目TGE已经被标记为处于脏状态D(不同于图3B所示的状态)时，控制器CTRL可以保留处于脏状态D的标记。控制器CTRL还可以将事务ID TI1存储在目标高速缓存条目TGE的高速缓存区域中。
在步骤S322中，控制器CTRL可以将与目标高速缓存条目TGE相对应的等待条目HEAD入队到回写等待队列WBQ中。等待条目HEAD可以包括目标地址AD10和事务ID TI1。
图3B示出等待条目HEAD作为头部等待条目入队到回写等待队列WBQ中。然而，当在回写等待队列WBQ中已经存在另一个等待条目时，可以将等待条目HEAD入队到回写等待队列WBQ中位于另一个等待条目之后(例如，在回写等待队列WBQ的末尾)。
图4A和图4B是示出根据实施例的在读取未命中RDMISS的情况下存储器系统10的操作进程的示图。
参照图4A，在步骤S411中，控制器CTRL可以从主机HOST接收读取命令RDCMD。读取命令RDCMD可以对应于目标地址AD30。
在步骤S412中，当在高速缓存存储器CMEM中不存在包括目标地址AD30的目标高速缓存条目时，控制器CTRL可以确定发生了读取未命中RDMISS。在图4A和图4B的示例中，假定高速缓存存储器CMEM已满。
在步骤S413中，控制器CTRL可以根据逐出策略来选择逐出高速缓存条目EVT。如上所述，控制器CTRL可以根据各种策略来确定逐出高速缓存条目EVT。
在步骤S414中，控制器CTRL可以通过参考逐出高速缓存条目EVT的脏/干净状态标记D/C来确定逐出高速缓存条目EVT处于干净状态C。因此，控制器CTRL可以确定不需要对逐出高速缓存条目EVT执行回写操作。控制器CTRL可以直接将存储有逐出高速缓存条目EVT的逐出高速缓存区域立即视为空高速缓存区域。
然后，参照图4B，在步骤S421中，控制器CTRL可以执行读取操作RD以从非易失性存储器NVM读取与目标地址AD30相对应的目标数据DT3。
在步骤S422中，控制器CTRL可以将目标地址AD30和目标数据DT3存储在已经存储有逐出高速缓存条目EVT的空高速缓存区域中。在相应的高速缓存区域中，存储了包括目标地址AD30的目标高速缓存条目TGE。目标高速缓存条目TGE可以不包括事务ID(例如，目标高速缓存条目TGE中存储的事务ID可以是指示目标高速缓存条目TGE不与任何事务关联的值)。
在步骤S423中，控制器CTRL可以将目标高速缓存条目TGE中包括的目标数据DT3传输到主机HOST。
图5A至图5C是示出根据实施例的在写入未命中WTMISS的情况下存储器系统10的操作进程的示图。
参照图5A，在步骤S511中，控制器CTRL可以从主机HOST接收写入命令WTCMD。写入命令WTCMD可以对应于目标地址AD30和目标数据DT3。此外，写入命令WTCMD可以对应于事务ID TI3。
在步骤S512中，当在高速缓存存储器CMEM中不存在包括目标地址AD30的目标高速缓存条目时，控制器CTRL可以确定发生了写入未命中WTMISS。在图5A至图5C的示例中，假定高速缓存存储器CMEM已满。
在步骤S513中，控制器CTRL可以根据逐出策略来选择逐出高速缓存条目EVT。
在步骤S514中，控制器CTRL可以通过参考逐出高速缓存条目EVT的脏/干净状态标记D/C来确定逐出高速缓存条目EVT处于干净状态C。因此，控制器CTRL可以确定不需要对逐出高速缓存条目EVT执行回写操作。控制器CTRL可以在不对逐出高速缓存条目EVT执行回写操作的情况下而将存储有该逐出高速缓存条目EVT的逐出高速缓存区域视为空高速缓存区域。
然后，参照图5B，在步骤S521中，控制器CTRL可以执行读取操作RD以从非易失性存储器NVM读取与目标地址AD30相对应的数据DT7。数据DT7可以包括与目标地址AD30相对应的旧数据。
在步骤S522中，控制器CTRL可以将目标地址AD30和数据DT7存储在已经存储有逐出高速缓存条目EVT的空高速缓存区域中。在相应的高速缓存区域中，存储了包括目标地址AD30的目标高速缓存条目TGE。
然后，参照图5C，在步骤S531中，控制器CTRL可以利用目标数据DT3替换目标高速缓存条目TGE的一些或全部数据DT7，并且将目标高速缓存条目TGE标记为处于脏状态D。控制器CTRL还可以将事务ID TI3存储在目标高速缓存条目TGE的高速缓存区域中。
在步骤S532中，控制器CTRL可以将与目标高速缓存条目TGE相对应的等待条目HEAD入队到回写等待队列WBQ中。等待条目HEAD可以包括目标地址AD30和事务ID TI3。
图6A至图6C是示出根据实施例的在读取未命中RDMISS的情况下存储器系统10的操作进程的示图。
参照图6A，在步骤S611中，控制器CTRL可以从主机HOST接收读取命令RDCMD。读取命令RDCMD可以对应于目标地址AD30。
在步骤S612中，当在高速缓存存储器CMEM中不存在包括目标地址AD30的目标高速缓存条目时，控制器CTRL可以确定发生了读取未命中RDMISS。在图6A至图6C的示例中，假定高速缓存存储器CMEM已满。
在步骤S613中，控制器CTRL可以根据逐出策略来选择逐出高速缓存条目EVT。
在步骤S614中，控制器CTRL可以通过参考逐出高速缓存条目EVT的脏/干净状态标记D/C来确定逐出高速缓存条目EVT处于脏状态D。因此，控制器CTRL可以确定对逐出高速缓存条目EVT执行回写操作。
在步骤S615中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2进行比较。也就是说，为了保持事务的写入顺序，控制器CTRL可以在回写逐出高速缓存条目EVT之前检查回写等待队列WBQ。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI1不同于逐出高速缓存条目EVT的事务ID TI2。
在步骤S616中，控制器CTRL可以对与头部等待条目HEAD相对应的高速缓存条目CHE执行回写操作WTBACK。与头部等待条目HEAD相对应的高速缓存条目CHE可以包括与头部等待条目HEAD相同的地址。控制器CTRL可以将数据DT1存储在非易失性存储器NVM中。
参照图6B，在步骤S621中，控制器CTRL可以使与经回写的高速缓存条目CHE相对应的头部等待条目PHEAD1从回写等待队列WBQ中出队。
在步骤S622中，控制器CTRL可以将经回写的高速缓存条目CHE标记为处于干净状态C。
在步骤S623中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI2与逐出高速缓存条目EVT的事务ID TI2进行比较。也就是说，为了保持事务的写入顺序，控制器CTRL可以在回写逐出高速缓存条目EVT之前参考回写等待队列WBQ。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI2等于逐出高速缓存条目EVT的事务ID TI2。
因此，在步骤S624中，控制器CTRL可以对逐出高速缓存条目EVT执行回写操作WTBACK。也就是说，控制器CTRL可以将数据DT2存储在非易失性存储器NVM中，并且将逐出高速缓存条目EVT标记为干净(或者，在另一实施例中标记为空)。
在步骤S625中，控制器CTRL可以将头部等待条目HEAD的地址AD20与逐出高速缓存条目EVT的地址AD20进行比较。换言之，控制器CTRL可以确定头部等待条目HEAD是否对应于逐出高速缓存条目EVT。控制器CTRL可以执行该操作以确定在对逐出高速缓存条目EVT执行回写操作WTBACK之后是否使头部等待条目HEAD从回写等待队列WBQ中出队。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的地址AD20等于逐出高速缓存条目EVT的地址AD20。换言之，控制器CTRL可以确定头部等待条目HEAD对应于逐出高速缓存条目EVT。
作为响应，参照图6C，在步骤S631中，控制器CTRL可以使与经回写的逐出高速缓存条目EVT相对应的头部等待条目PHEAD2从回写等待队列WBQ中出队。
在步骤S632中，控制器CTRL可以执行读取操作RD以从非易失性存储器NVM读取与目标地址AD30相对应的目标数据DT3。
在步骤S633中，控制器CTRL可以将目标地址AD30和目标数据DT3存储在已经存储有逐出高速缓存条目EVT的空高速缓存区域中。在相应的高速缓存区域中，存储了包括目标地址AD30的目标高速缓存条目TGE。
在步骤S634中，控制器CTRL可以将目标高速缓存条目TGE中包括的目标数据DT3传输到主机HOST。
图6A示出在回写等待队列WBQ中与逐出高速缓存条目EVT相对应的等待条目之前仅存在一个等待条目HEAD的情况。但是，当在回写等待队列WBQ中与逐出高速缓存条目EVT相对应的等待条目之前存在多个等待条目时，可以以相同方式重复步骤S615、S616、S621和S622的过程。
图6A示出在步骤S615中确定头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2不同的情况。然而，当在步骤S615中确定头部等待条目HEAD的事务ID等于逐出高速缓存条目EVT的事务ID TI2时，可以以相同方式执行该过程，但是紧接在步骤S615之后是步骤S624。
图7A至图7C是示出根据实施例的在读取未命中RDMISS的情况下存储器系统10的操作进程的示图。
参照图7A，在步骤S711中，控制器CTRL可以从主机HOST接收读取命令RDCMD。读取命令RDCMD可以对应于目标地址AD30。
在步骤S712中，当在高速缓存存储器CMEM中不存在包括目标地址AD30的目标高速缓存条目时，控制器CTRL可以确定发生了读取未命中RDMISS。在图7A至图7C的示例中，假定高速缓存存储器CMEM已满。
在步骤S713中，控制器CTRL可以根据逐出策略来选择逐出高速缓存条目EVT。
在步骤S714中，控制器CTRL可以通过参考逐出高速缓存条目EVT的脏/干净状态标记D/C来确定逐出高速缓存条目EVT处于脏状态D。因此，控制器CTRL可以确定对逐出高速缓存条目EVT执行回写操作WTBACK。
在步骤S715中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2进行比较。也就是说，为了保持事务的写入顺序，控制器CTRL可以在回写逐出高速缓存条目EVT之前参考回写等待队列WBQ。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI1不同于逐出高速缓存条目EVT的事务ID TI2。
因此，在步骤S716中，控制器CTRL可以对与头部等待条目HEAD相对应的高速缓存条目CHE执行回写操作WTBACK。也就是说，控制器CTRL可以将数据DT1存储在非易失性存储器NVM中。
参照图7B，在步骤S721中，控制器CTRL可以使与经回写的高速缓存条目CHE相对应的头部等待条目PHEAD从回写等待队列WBQ中出队。
在步骤S722中，控制器CTRL可以将经回写的高速缓存条目CHE标记为处于干净状态C。
在步骤S723中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI2与逐出高速缓存条目EVT的事务ID TI2进行比较。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI2等于逐出高速缓存条目EVT的事务ID TI2。
在步骤S724中，控制器CTRL可以对逐出高速缓存条目EVT执行回写操作WTBACK。也就是说，控制器CTRL可以将数据DT2存储在非易失性存储器NVM中。
在步骤S725中，控制器CTRL可以将头部等待条目HEAD的地址AD50与逐出高速缓存条目EVT的地址AD20进行比较。换言之，控制器CTRL可以确定头部等待条目HEAD是否对应于逐出高速缓存条目EVT。控制器CTRL可以执行该操作以确定在对逐出高速缓存条目EVT执行回写操作WTBACK之后是否使头部等待条目HEAD从回写等待队列WBQ中出队。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的地址AD50不同于逐出高速缓存条目EVT的地址AD20。换言之，控制器CTRL可以确定头部等待条目HEAD不对应于逐出高速缓存条目EVT。因此，控制器CTRL可以不使头部等待条目HEAD从回写等待队列WBQ中出队。
然后，参照图7C，在步骤S731中，控制器CTRL可以执行读取操作RD以从非易失性存储器NVM读取与目标地址AD30相对应的目标数据DT3。
在步骤S732中，控制器CTRL可以将目标地址AD30和目标数据DT3存储在已经存储有逐出高速缓存条目EVT的空高速缓存区域中。在相应的高速缓存区域中，存储了包括目标地址AD30的目标高速缓存条目TGE。
在步骤S733中，控制器CTRL可以将目标高速缓存条目TGE中包括的目标数据DT3传输到主机HOST。
因此，因为即使对应于头部等待条目HEAD的高速缓存条目CHE2的写入顺序领先于逐出高速缓存条目EVT的写入顺序，但高速缓存条目CHE2与逐出高速缓存条目EVT对应于相同的事务，所以高速缓存条目CHE2可以不在逐出高速缓存条目EVT之前回写。由于对高速缓存条目CHE2的回写操作被推迟，可以减少存储器系统10的开销。
图7A示出了在步骤S715中确定头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2不同的情况。然而，当在步骤S715中确定头部等待条目HEAD的事务ID等于逐出高速缓存条目EVT的事务ID TI2时，可以在步骤S715之后从步骤S724开始以相同的方式执行该过程。
图8A至图8D是示出根据实施例的在写入未命中WTMISS的情况下存储器系统10的操作进程的示图。
参照图8A，在步骤S811中，控制器CTRL可以从主机HOST接收写入命令WTCMD。写入命令WTCMD可以对应于目标地址AD30和目标数据DT3。此外，写入命令WTCMD可以对应于事务ID TI3。
在步骤S812中，当在高速缓存存储器CMEM中不存在包括目标地址AD30的目标高速缓存条目时，控制器CTRL可以确定发生了写入未命中WTMISS。在图8A至图8D的示例中，假定高速缓存存储器CMEM已满。
在步骤S813中，控制器CTRL可以根据逐出策略来选择逐出高速缓存条目EVT。
在步骤S814中，控制器CTRL可以通过参考逐出高速缓存条目EVT的脏/干净状态标记D/C来确定逐出高速缓存条目EVT处于脏状态D。因此，控制器CTRL可以确定对逐出高速缓存条目EVT执行回写操作WTBACK。
在步骤S815中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2进行比较。也就是说，为了保持事务的写入顺序，控制器CTRL可以在回写逐出高速缓存条目EVT之前参考回写等待队列WBQ。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI1不同于逐出高速缓存条目EVT的事务ID TI2。
因此，在步骤S816中，控制器CTRL可以对与头部等待条目HEAD相对应的高速缓存条目CHE执行回写操作WTBACK。也就是说，控制器CTRL可以将数据DT1存储在非易失性存储器NVM中。
参照图8B，在步骤S821中，控制器CTRL可以使与经回写的高速缓存条目CHE相对应的头部等待条目PHEAD1从回写等待队列WBQ中出队。
在步骤S822中，控制器CTRL可以将经回写的高速缓存条目CHE标记为处于干净状态C。
在步骤S823中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI2与逐出高速缓存条目EVT的事务ID TI2进行比较。也就是说，为了保持事务的写入顺序，控制器CTRL可以在回写逐出高速缓存条目EVT之前参考回写等待队列WBQ。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI2等于逐出高速缓存条目EVT的事务ID TI2。
在步骤S824中，控制器CTRL可以对逐出高速缓存条目EVT执行回写操作WTBACK。也就是说，控制器CTRL可以将数据DT2存储在非易失性存储器NVM中。
在步骤S825中，控制器CTRL可以将头部等待条目HEAD的地址AD20与逐出高速缓存条目EVT的地址AD20进行比较。换言之，控制器CTRL可以确定头部等待条目HEAD是否对应于逐出高速缓存条目EVT。控制器CTRL可以执行该操作以确定在对逐出高速缓存条目EVT执行回写操作WTBACK之后是否使头部等待条目HEAD从回写等待队列WBQ中出队。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的地址AD20等于逐出高速缓存条目EVT的地址AD20。换言之，控制器CTRL可以确定头部等待条目HEAD对应于逐出高速缓存条目EVT。
然后，参照图8C，在步骤S831中，控制器CTRL可以使与经回写的逐出高速缓存条目EVT相对应的头部等待条目PHEAD2从回写等待队列WBQ中出队。
在步骤S832中，控制器CTRL可以执行读取操作RD以从非易失性存储器NVM读取与目标地址AD30相对应的数据DT7。
在步骤S833中，控制器CTRL可以将目标地址AD30和数据DT7存储在已经存储有逐出高速缓存条目EVT的空高速缓存区域中。在相应的高速缓存区域中，存储了包括目标地址AD30的目标高速缓存条目TGE。
然后，参照图8D，在步骤S841中，控制器CTRL可以利用目标数据DT3替换目标高速缓存条目TGE的一些或全部数据DT7，并且将目标高速缓存条目TGE标记为处于脏状态D。控制器CTRL还可以将事务ID TI3存储在目标高速缓存条目TGE的高速缓存区域中。
在步骤S842中，控制器CTRL可以将与目标高速缓存条目TGE相对应的等待条目HEAD入队到回写等待队列WBQ中。等待条目HEAD可以包括目标地址AD30和事务ID TI3。
图8A示出了在步骤S815中确定头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2不同的情况。然而，当在步骤S815中确定头部等待条目HEAD的事务ID等于逐出高速缓存条目EVT的事务ID TI2时，可以在步骤S815之后从步骤S824开始以相同的方式执行该过程。
图9A至图9D是示出根据实施例的在写入未命中WTMISS的情况下存储器系统10的操作进程的示图。
参照图9A，在步骤S911中，控制器CTRL可以从主机HOST接收写入命令WTCMD。写入命令WTCMD可以对应于目标地址AD30和目标数据DT3。此外，写入命令WTCMD可以对应于事务ID TI3。
在步骤S912中，当在高速缓存存储器CMEM中不存在包括目标地址AD30的目标高速缓存条目时，控制器CTRL可以确定发生了写入未命中WTMISS。在图9A至图9D的示例中，假定高速缓存存储器CMEM已满。
在步骤S913中，控制器CTRL可以根据逐出策略来选择逐出高速缓存条目EVT。
在步骤S914中，控制器CTRL可以通过参考逐出高速缓存条目EVT的脏/干净状态标记D/C来确定逐出高速缓存条目EVT处于脏状态D。因此，控制器CTRL可以确定对逐出高速缓存条目EVT执行回写操作WTBACK。
在步骤S915中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2进行比较。也就是说，为了保持事务的写入顺序，控制器CTRL可以在回写逐出高速缓存条目EVT之前参考回写等待队列WBQ。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI1不同于逐出高速缓存条目EVT的事务ID TI2。
因此，在步骤S916中，控制器CTRL可以对与头部等待条目HEAD相对应的高速缓存条目CHE执行回写操作WTBACK。也就是说，控制器CTRL可以将数据DT1存储在非易失性存储器NVM中。
然后，参照图9B，在步骤S921中，控制器CTRL可以使与经回写的高速缓存条目CHE相对应的头部等待条目PHEAD从回写等待队列WBQ中出队。
在步骤S922中，控制器CTRL可以将经回写的高速缓存条目CHE标记为处于干净状态C。
在步骤S923中，控制器CTRL可以将回写等待队列WBQ的头部等待条目HEAD的事务ID TI2与逐出高速缓存条目EVT的事务ID TI2进行比较。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的事务ID TI2等于逐出高速缓存条目EVT的事务ID TI2。
在步骤S924中，控制器CTRL可以对逐出高速缓存条目EVT执行回写操作WTBACK。也就是说，控制器CTRL可以将数据DT2存储在非易失性存储器NVM中。
在步骤S925中，控制器CTRL可以将头部等待条目HEAD的地址AD50与逐出高速缓存条目EVT的地址AD20进行比较。换言之，控制器CTRL可以确定头部等待条目HEAD是否对应于逐出高速缓存条目EVT。控制器CTRL可以执行该操作以确定在对逐出高速缓存条目EVT执行回写操作WTBACK之后是否使头部等待条目HEAD从回写等待队列WBQ中出队。在所示的示例中，控制器CTRL可以确定头部等待条目HEAD的地址AD50不同于逐出高速缓存条目EVT的地址AD20。换言之，控制器CTRL可以确定头部等待条目HEAD不对应于逐出高速缓存条目EVT。因此，控制器CTRL可以不使头部等待条目HEAD从回写等待队列WBQ中出队。
然后，参照图9C，在步骤S931中，控制器CTRL可以执行读取操作RD以从非易失性存储器NVM读取与目标地址AD30相对应的数据DT7。
在步骤S932中，控制器CTRL可以将目标地址AD30和数据DT7存储在已经存储有逐出高速缓存条目EVT的空高速缓存区域中。在相应的高速缓存区域中，存储了包括目标地址AD30的目标高速缓存条目TGE。
然后，参照图9D，在步骤S941中，控制器CTRL可以利用目标数据DT3替换目标高速缓存条目TGE的一些或全部数据DT7，并且将目标高速缓存条目TGE标记为处于脏状态D。控制器CTRL还可以将事务ID TI3存储在目标高速缓存条目TGE的高速缓存区域中。
在步骤S942中，控制器CTRL可以将与目标高速缓存条目TGE相对应的等待条目WBE入队到回写等待队列WBQ中。等待条目WBE可以包括目标地址AD30和事务ID TI3。
图9A示出在步骤S915中确定头部等待条目HEAD的事务ID TI1与逐出高速缓存条目EVT的事务ID TI2不同的情况。然而，当在步骤S915中确定头部等待条目HEAD的事务ID等于逐出高速缓存条目EVT的事务ID TI2时，可以在步骤S915之后从步骤S924开始以相同的方式执行该过程。
图10是示出根据实施例的图1的存储器系统10的操作进程的流程图。
参照图10，在步骤S11中，控制器CTRL可以从主机HOST接收写入命令。
在步骤S12中，控制器CTRL可以确定是否发生了针对写入命令的写入未命中。当发生写入未命中时，该过程可以进行到步骤S13。当发生写入命中时，该过程可以进行到步骤S24。
在步骤S13中，控制器CTRL可以确定高速缓存存储器CMEM是否已满。当高速缓存存储器CMEM已满时，该过程可以进行到步骤S14。当高速缓存存储器CMEM未满时，该过程可以进行到步骤S23。
在步骤S14中，控制器CTRL可以在高速缓存存储器CMEM中选择逐出高速缓存条目。
在步骤S15中，控制器CTRL可以通过参考逐出高速缓存条目的脏/干净状态标记来确定逐出高速缓存条目是否处于脏状态。当逐出高速缓存条目处于脏状态时，该过程可以进行到步骤S16。当逐出高速缓存条目处于干净状态时，该过程可以进行到步骤S23。
在步骤S16中，控制器CTRL可以确定回写等待队列WBQ的头部等待条目的事务ID是否等于逐出高速缓存条目的事务ID。当头部等待条目的事务ID等于逐出高速缓存条目的事务ID时，该过程可以进行到步骤S20。当头部等待条目的事务ID不同于逐出高速缓存条目的事务ID时，该过程可以进行到步骤S17。
在步骤S17中，控制器CTRL可以对与头部等待条目相对应的高速缓存条目执行回写操作。
在步骤S18中，控制器CTRL可以从回写等待队列中使与经回写的高速缓存条目相对应的头部等待条目出队。
在步骤S19中，控制器CTRL可以将经回写的高速缓存条目标记为处于干净状态C。然后，该过程可以进行到步骤S16。
在步骤S20中，控制器CTRL可以对逐出高速缓存条目执行回写操作。
在步骤S21中，控制器CTRL可以确定头部等待条目的地址是否等于逐出高速缓存条目的地址。当头部等待条目的地址等于逐出高速缓存条目的地址时，该过程可以进行到步骤S22。当头部等待条目的地址不同于逐出高速缓存条目的地址时，该过程可以进行到步骤S23。
在步骤S22中，控制器CTRL可以使头部等待条目从回写等待队列中出队。
在步骤S23中，控制器CTRL可以从非易失性存储器读取与目标地址相对应的数据，并且将所读取的数据存储在空高速缓存区域中。
在步骤S24中，控制器CTRL可以利用目标数据替换目标高速缓存条目的一些或全部数据，并且将目标高速缓存条目标记为处于脏状态。此外，控制器CTRL还可将与写入命令相对应的事务ID存储在目标高速缓存条目的高速缓存区域中。
在步骤S25中，可以将与目标高速缓存条目相对应的等待条目入队到回写等待队列WBQ中。等待条目可以包括目标地址和与写入命令相对应的事务ID。
图11是示出根据实施例的图1的存储器系统10的操作进程的流程图。
参照图11，在步骤S31中，控制器CTRL可以从主机HOST接收读取命令。
在步骤S32中，控制器CTRL可以确定是否发生了针对读取命令的读取未命中。当发生读取未命中时，该过程可以进行到步骤S33。当发生读取命中时，该过程可以进行到步骤S44。
步骤S33至S42可以以与图10的步骤S13至S22基本相同的方式执行。
在步骤S43中，控制器CTRL可以从非易失性存储器读取与目标地址相对应的目标数据，并且将所读取的目标数据存储在空高速缓存区域中。当在S34中选择了逐出高速缓存条目时，空高速缓存区域可以对应于逐出高速缓存区域。
在步骤S44中，控制器CTRL可以将高速缓存存储器CMEM中存储的目标数据传输到主机HOST。
虽然上面已经描述了各个实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制本文所描述的存储器系统。

Claims (21)

1.一种存储器系统，包括：
高速缓存存储器，存储多个高速缓存条目；
非易失性存储器；以及
控制器，通过以下方式从所述高速缓存存储器中逐出具有目标事务ID的逐出高速缓存条目：
当在回写等待队列的头部的第一等待条目包括与所述目标事务ID不同的事务ID时，对与所述第一等待条目相对应的高速缓存条目执行向所述非易失性存储器的回写操作，以及
当在所述回写等待队列的头部的所述第一等待条目包括等于所述目标事务ID的事务ID时，对所述逐出高速缓存条目执行向所述非易失性存储器的回写操作。
2.根据权利要求1所述的存储器系统，其中对与所述第一等待条目相对应的所述高速缓存条目执行所述回写操作包括：使所述第一等待条目从所述回写等待队列中出队。
3.根据权利要求2所述的存储器系统，其中所述控制器在对与所述第一等待条目相对应的所述高速缓存条目执行所述回写操作之后，将与所述第一等待条目相对应的所述高速缓存条目更新为具有干净状态。
4.根据权利要求2所述的存储器系统，其中对与所述第一等待条目相对应的所述高速缓存条目执行所述回写操作进一步包括：
在使所述第一等待条目出队之后，当在所述回写等待队列的头部的第二等待条目的事务ID与所述目标事务ID不同时，对与所述第二等待条目相对应的高速缓存条目执行回写操作。
5.根据权利要求1所述的存储器系统，其中对所述逐出高速缓存条目执行所述回写操作包括：当与所述逐出高速缓存条目相对应的等待条目在所述回写等待队列中排队在所述第一等待条目之后时，在对与所述第一等待条目相对应的高速缓存条目执行回写操作之前，对所述逐出高速缓存条目执行所述回写操作。
6.根据权利要求1所述的存储器系统，其中对所述逐出高速缓存条目执行所述回写操作包括：当所述第一等待条目的地址等于所述逐出高速缓存条目的地址时，使所述第一等待条目从所述回写等待队列出队。
7.根据权利要求1所述的存储器系统，其中所述控制器：响应于确定所述逐出高速缓存条目处于脏状态而对所述逐出高速缓存条目执行所述回写操作。
8.根据权利要求1所述的存储器系统，其中所述控制器进一步：
接收命令，以及
当在所述高速缓存存储器中发生对所述命令的高速缓存未命中时，确定所述逐出高速缓存条目。
9.根据权利要求1所述的存储器系统，其中所述控制器进一步：
响应于接收写入命令，将目标高速缓存条目存储在所述高速缓存存储器中，并且将与所述目标高速缓存条目相对应的等待条目入队到所述回写等待队列中，
其中所述目标高速缓存条目和所述等待条目中的每一个包括所述写入命令的事务ID和地址。
10.一种存储器系统，包括：
高速缓存存储器，存储多个高速缓存条目；
非易失性存储器，存储数据；以及
控制器，响应于命令：
执行比较操作，包括将在回写等待队列的头部的第一等待条目的事务ID与所述高速缓存存储器的逐出高速缓存条目的事务ID进行比较；
执行高速缓存条目确定，包括根据比较结果确定所述高速缓存存储器中的高速缓存条目；
执行回写操作，包括对所确定的高速缓存条目执行向所述非易失性存储器的回写操作。
11.根据权利要求10所述的存储器系统，其中执行所述高速缓存条目确定进一步包括：
当所述第一等待条目的事务ID与所述逐出高速缓存条目的事务ID不同时，将与所述第一等待条目相对应的高速缓存条目确定为所确定的高速缓存条目。
12.根据权利要求11所述的存储器系统，其中执行所述回写操作进一步包括：当所确定的高速缓存条目与所述第一等待条目相对应时，使所述第一等待条目从所述回写等待队列中出队。
13.根据权利要求11所述的存储器系统，其中所述控制器进一步：响应于所述命令，对在所述回写等待队列的头部的连续的等待条目重复地执行所述比较操作、所述高速缓存条目确定和所述回写操作。
14.根据权利要求11所述的存储器系统，其中执行所述回写操作进一步包括：当所确定的高速缓存条目与所述第一等待条目相对应时，将所确定的高速缓存条目标记为处于干净状态。
15.根据权利要求10所述的存储器系统，其中执行所述高速缓存条目确定进一步包括：当所述第一等待条目的事务ID等于所述逐出高速缓存条目的事务ID时，将所述逐出高速缓存条目确定为所确定的高速缓存条目。
16.根据权利要求15所述的存储器系统，其中执行所述回写操作进一步包括：当所述第一等待条目的地址等于所述逐出高速缓存条目的地址时，在对所述逐出高速缓存条目执行所述回写操作之后，使所述第一等待条目从所述回写等待队列中出队。
17.一种存储器系统，包括：
高速缓存存储器，存储多个高速缓存条目；
非易失性存储器；以及
控制器：
当响应于写入命令而将高速缓存条目存储在所述高速缓存存储器中时，将与所述高速缓存条目相对应的等待条目入队到回写等待队列中，并且
基于所述回写等待队列对所述高速缓存条目执行回写操作，
其中所述高速缓存条目和所述等待条目中的每一个包括所述写入命令的事务ID。
18.根据权利要求17所述的存储器系统，其中所述控制器进一步：
当在所述回写等待队列的头部的一个或多个等待条目具有与所述高速缓存存储器的逐出高速缓存条目的事务ID不同的相应事务ID时，对分别与所述一个或多个等待条目相对应的一个或多个高速缓存条目执行回写操作，并且使所述一个或多个等待条目从所述回写等待队列中出队，直到所述回写等待队列的头部等待条目的事务ID等于所述高速缓存存储器的所述逐出高速缓存条目的事务ID。
19.根据权利要求18所述的存储器系统，其中所述控制器在对所述一个或多个高速缓存条目执行相应回写操作之后，将所述一个或多个高速缓存条目更新为干净状态。
20.根据权利要求18所述的存储器系统，其中基于所述回写等待队列对所述高速缓存条目执行所述回写操作包括：当所述回写等待队列的所述头部等待条目的事务ID等于所述逐出高速缓存条目的事务ID时，对所述逐出高速缓存条目执行所述回写操作。
21.根据权利要求20所述的存储器系统，其中对所述逐出高速缓存条目执行所述回写操作包括：当所述头部等待条目的地址等于所述逐出高速缓存条目的地址时，使所述头部等待条目从所述回写等待队列出队。
CN202010964392.9A 2020-04-03 2020-09-15 存储器系统 Active CN113495856B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200040816A KR20210123555A (ko) 2020-04-03 2020-04-03 메모리 시스템
KR10-2020-0040816 2020-04-03

Publications (2)

Publication Number Publication Date
CN113495856A true CN113495856A (zh) 2021-10-12
CN113495856B CN113495856B (zh) 2024-04-30

Family

ID=77922215

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010964392.9A Active CN113495856B (zh) 2020-04-03 2020-09-15 存储器系统

Country Status (3)

Country Link
US (1) US11354241B2 (zh)
KR (1) KR20210123555A (zh)
CN (1) CN113495856B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134634A (en) * 1996-12-20 2000-10-17 Texas Instruments Incorporated Method and apparatus for preemptive cache write-back
US20130103930A1 (en) * 2010-06-17 2013-04-25 Nec Corporation Data processing device and method, and processor unit of same
CN109407967A (zh) * 2017-08-18 2019-03-01 爱思开海力士有限公司 存储器系统及其操作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5542058A (en) * 1992-07-06 1996-07-30 Digital Equipment Corporation Pipelined computer with operand context queue to simplify context-dependent execution flow
US5530933A (en) * 1994-02-24 1996-06-25 Hewlett-Packard Company Multiprocessor system for maintaining cache coherency by checking the coherency in the order of the transactions being issued on the bus
US10956324B1 (en) * 2013-08-09 2021-03-23 Ellis Robinson Giles System and method for persisting hardware transactional memory transactions to persistent memory
JP2015111334A (ja) * 2013-12-06 2015-06-18 富士通株式会社 ストレージ制御装置、ストレージ制御プログラム、およびストレージ制御方法
US9971686B2 (en) 2015-02-23 2018-05-15 Intel Corporation Vector cache line write back processors, methods, systems, and instructions
KR101814047B1 (ko) 2016-05-12 2018-01-02 고려대학교 산학협력단 영구 메모리의 영구적 저장 순서를 제공하기 위한 캐시에서의 메모리 관리 장치 및 그 방법
US11442771B2 (en) * 2020-01-02 2022-09-13 Arm Limited Constraints on updating or usage of memory system component resource control parameters

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134634A (en) * 1996-12-20 2000-10-17 Texas Instruments Incorporated Method and apparatus for preemptive cache write-back
US20130103930A1 (en) * 2010-06-17 2013-04-25 Nec Corporation Data processing device and method, and processor unit of same
CN109407967A (zh) * 2017-08-18 2019-03-01 爱思开海力士有限公司 存储器系统及其操作方法

Also Published As

Publication number Publication date
US11354241B2 (en) 2022-06-07
KR20210123555A (ko) 2021-10-14
CN113495856B (zh) 2024-04-30
US20210311872A1 (en) 2021-10-07

Similar Documents

Publication Publication Date Title
EP3673377B1 (en) Logical to physical mapping
US11822790B2 (en) Cache line data
JP4768504B2 (ja) 不揮発性フラッシュメモリを用いる記憶装置
EP1416389A2 (en) Method and apparatus for performing block caching in a non-volatile memory system
US11630767B2 (en) Garbage collection—automatic data placement
US11449418B2 (en) Controller and method for selecting victim block for wear leveling operation
TWI515559B (zh) 資訊處理裝置
JP2007193441A (ja) 不揮発性キャッシュメモリを用いる記憶装置とその制御方法
CN111796760A (zh) 存储器系统及其操作方法
CN110109851B (zh) 具有主机和存储器控制器的电子系统及其操作方法
KR20210051873A (ko) 컨트롤러 및 메모리 시스템
US10528285B2 (en) Data storage device and method for operating non-volatile memory
CN111736755A (zh) 数据存储装置、其操作方法以及包括其的存储系统
US20230072721A1 (en) Storage device and operating method of storage device
US11507312B2 (en) Storage device and method for accelerating storage device write and read speed
CN112684976A (zh) 用于执行迁移操作的存储器系统及其操作方法
US11507311B2 (en) Storage device for accelerating write speed and read speed
TW202042065A (zh) 資料儲存裝置及邏輯至物理位址映射表之載入方法
KR20180126656A (ko) 데이터 저장 장치 및 그것의 동작 방법
CN113495856B (zh) 存储器系统
CN112835514B (zh) 存储器系统
US20210004180A1 (en) Memory system and operating method thereof
CN113805792A (zh) 存储器系统及其操作方法
CN109753237B (zh) 计算设备和非易失性双列直插式存储器模块
CN112732171B (zh) 控制器及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant