CN113471158A - 半导体器件及其制作方法、芯片 - Google Patents

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CN113471158A CN202110736489.9A CN202110736489A CN113471158A CN 113471158 A CN113471158 A CN 113471158A CN 202110736489 A CN202110736489 A CN 202110736489A CN 113471158 A CN113471158 A CN 113471158A
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Abstract

本发明提供一种半导体器件及其制作方法、芯片，包括：提供第一晶圆，在部分所述第一衬底的表面形成金属硅化物层；形成硅通孔和开孔，开孔贯穿金属硅化物层和部分厚度的第一介质层并暴露出第一金属层；形成焊盘，焊盘形成在硅通孔中并与第一金属层电连接。本发明采用金属硅化物层作为硅通孔的刻蚀停止层，金属硅化物层与第一衬底具有更高的刻蚀选择比，可以增强形成硅通孔工艺中第一衬底的刻蚀量，以避免第一衬底刻蚀不完全导致最终焊盘与第一金属层接触不良甚至断路；本发明开孔工艺只涉及金属硅化物层和第一介质层,相比于传统结构，金属硅化物层的厚度具有更好的均匀性，从而工艺更好控制，有效避免第一金属层损伤。

Description

半导体器件及其制作方法、芯片
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其制作方法。
背景技术
TSV(Through Silicon Via，硅通孔)技术是通过在芯片与芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间互连的技术，其能在三维方向使得堆叠密度更大。三维芯片允许多层堆叠，实现多个平面器件垂直堆叠。晶圆级三维堆叠技术中，背面引线工艺是重要技术环节，即通过焊垫将晶圆中的金属层的电信号引出至晶圆顶部。
目前背面引线工艺常采用TSV(硅通孔)技术实现，该背面焊垫的引线方法存在工艺窗口较小，在硅衬底过厚区域容易导致焊垫与金属层接触不良甚至断路，在硅衬底过薄区域易导致金属层损伤严重的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、芯片，避免焊垫与金属层接触不良甚至断路，且减少了第一金属层的损失，增大了形成半导体器件的工艺窗口。
本发明提供一种半导体器件的制作方法，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成金属硅化物层；所述金属硅化物层与所述第一金属层在所述第一介质层上的投影至少部分重合；
形成硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
形成开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
形成焊盘，所述焊盘至少形成在所述硅通孔中并与所述第一金属层电连接。
进一步的，在部分所述第一衬底的表面形成金属硅化物层，包括：
在所述第一衬底靠近所述第一介质层的一侧表面形成自对准硅化物阻挡层；
去除覆盖部分所述第一衬底表面的所述自对准硅化物阻挡层，在部分所述第一衬底的表面形成所述金属硅化物层。
进一步的，所述金属硅化物层的厚度为10μm～50μm。
进一步的，所述金属硅化物层的材质包括：镍化硅、钛化硅或钴化硅中的至少一种。
进一步的，所述第一衬底上形成有若干浅沟槽隔离氧化层，在相邻的所述浅沟槽隔离氧化层之间的所述第一衬底的表面形成所述金属硅化物层。
进一步的，所述第一衬底位于相邻的所述浅沟槽隔离氧化层之间的区域定义为有源区，所述硅通孔至少贯穿所述第一衬底的所述有源区。
进一步的，所述开孔在所述第一衬底上的投影落入所述有源区范围内。
进一步的，所述第一晶圆还包括嵌设在所述第一介质层中的第一导电层和位于所述第一介质层表面的第一键合层。
进一步的，还包括：提供第二晶圆，所述第二晶圆包括：第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二导电层和位于所述第二介质层表面的第二键合层；将所述第一晶圆和所述第二晶圆键合；其中，所述第一键合层和所述第一导电层面向所述第二键合层和所述第二导电层键合。
本发明还提供一种半导体器件，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成有金属硅化物层；所述金属硅化物层与所述第一金属层在所述第一介质层上的投影至少部分重合；
硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
焊盘，所述焊盘形成在所述硅通孔中并与所述第一金属层电连接。
进一步的，所述第一衬底上形成有若干浅沟槽隔离氧化层，在相邻的所述浅沟槽隔离氧化层之间的所述第一衬底的表面形成所述金属硅化物层。
进一步的，还包括：
第二晶圆，所述第二晶圆包括：第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二导电层和位于所述第二介质层表面的第二键合层；
所述第一晶圆和所述第二晶圆键合；其中，所述第一键合层和所述第一导电层面向所述第二键合层和所述第二导电层键合。
本发明还提供一种芯片，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成有金属硅化物层；所述金属硅化物层与所述第一金属层在所述第一介质层上的投影至少部分重合；
硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
焊盘，所述焊盘形成在所述硅通孔中并与所述第一金属层电连接。
进一步的，所述第一衬底上形成有若干浅沟槽隔离氧化层，在相邻的所述浅沟槽隔离氧化层之间的所述第一衬底的表面形成有所述金属硅化物层。
进一步的，所述芯片还包括第二芯片；所述第二芯片包括：第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二导电层和位于所述第二介质层表面的第二键合层；
所述第一芯片和所述第二芯片键合，其中，所述第一键合层和所述第一导电层面向所述第二键合层和所述第二导电层键合。
与现有技术相比，本发明具有如下有益效果：
本发明提供一种半导体器件及其制作方法、芯片，包括：提供第一晶圆，第一晶圆包括第一衬底和第一金属层；在部分所述第一衬底的表面形成有金属硅化物层；形成硅通孔，硅通孔贯穿第一衬底暴露出金属硅化物层；形成开孔，开孔贯穿金属硅化物层和部分厚度的第一介质层并暴露出第一金属层；形成焊盘，焊盘形成在硅通孔中并与第一金属层电连接。本发明采用金属硅化物层作为硅通孔的刻蚀停止层，金属硅化物层与第一衬底具有更高的刻蚀选择比，可以增强形成硅通孔工艺中第一衬底的刻蚀量来避免第一衬底刻蚀不完全导致最终焊盘与第一金属层接触不良甚至断路；另一方面，本发明开孔工艺只涉及金属硅化物层和第一介质层,相比于传统结构(浅沟槽隔离氧化层+介质层)，金属硅化物层的厚度具有更好的均匀性，从而工艺更好控制，有效避免传统工艺中为了防止断路而过度刻蚀造成的第一金属层损伤。
附图说明
图1为一种半导体器件的示意图。
图2为本发明实施例的半导体器件的制作方法流程图。
图3为本发明实施例的半导体器件第一晶圆和第二晶圆键合后的示意图。
图4为本发明实施例的半导体器件形成硅通孔后的示意图。
图5为本发明实施例的半导体器件形成开孔后的示意图。
图6为本发明实施例的半导体器件形成焊盘后的示意图。
其中，附图标记如下：
10-上晶圆；20-下晶圆；11-衬底；12-STI；13-焊垫；14-介质层；15-金属层；V1-硅通孔；V2-开孔；
30-第一晶圆；31-第一衬底；32-STI；33-金属硅化物层；34-第一介质层；35-第一金属层；36-第一刻蚀停止层；37-第一导电层；38-第一键合层；39-隔离层；
40-第二晶圆；41-第二衬底；42-第二介质层；43-第二刻蚀停止层；44-第二导电层；45-第二键合层；V3-硅通孔；V4-开孔；P-焊盘；AA-有源区。
具体实施方式
如背景技术所述，该背面焊垫的引线方法存在工艺窗口较小，在硅衬底过厚区域容易导致焊垫与金属层接触不良甚至断路，在硅衬底过薄区域易导致金属层损伤严重的问题。具体分析如下：
如图1所示，上晶圆10和下晶圆20键合之后，通过刻蚀上晶圆10的衬底11形成硅通孔V1，硅通孔V1可停在STI(浅沟槽隔离氧化层，Shallow Trench Isolation)12上；接着，形成打开STI 12和介质层14的开孔V2，该开孔V2暴露出金属层15；接着在开孔V2和硅通孔V1中形成焊垫13，焊垫13与金属层15电连接，且焊垫13将金属层15的电信号引出至顶部，实现背面引线工艺。
研究发现，在形成硅通孔V1之前，通常需要对衬底11(例如硅)通过CMP(化学机械研磨)工艺减薄，示例性的，衬底11从700μm～800μm减薄至目标值2μm～100μm。CMP去除量较大，减薄工艺较难控制，最终在上晶圆10不同半径区域及不同批次产品减薄后剩下的衬底11厚度差异较大。
硅通孔V1停在STI 12上，STI 12隔离有源区AA(Active Area)，刻蚀硅通孔V1以STI12作为刻蚀停止层，STI 12的材质例如为氧化硅，衬底11(例如Si)和STI 12(例如SiO2)的刻蚀选择比较差；为了保证STI 12上面所有衬底11(例如Si)刻蚀完成，需要过刻蚀STI 12很多，这样衬底11(例如Si)偏薄区域下面的STI 12损失较多。
后续的开孔V2刻蚀打开STI 12和介质层14，因为STI 12厚度的差异，为了保证开孔V2全部打开暴露出金属层15，同样需要过刻蚀金属层15，这样在STI 12薄的区域造成更多的金属层15损失，导致连接出问题。
基于上述研究，本发明实施例提供了一种半导体器件及其制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件的制作方法，如图2所示，包括：
步骤S1、提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成金属硅化物层；所述金属硅化物层与所述第一金属层二者在所述第一介质层上的投影至少部分重合；
步骤S2、形成硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
步骤S3、形成开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
步骤S4、形成焊盘，所述焊盘形成在所述硅通孔中并与所述第一金属层电连接。
下面结合图3至图6详细介绍本发明实施例的半导体器件的制作方法的各步骤。
如图3所示，提供第一晶圆30，所述第一晶圆30包括第一衬底31、位于所述第一衬底31上的第一介质层34和嵌设在所述第一介质层34中的第一金属层35。在部分所述第一衬底31的表面形成金属硅化物层33。具体的，所述第一衬底31上形成有若干浅沟槽隔离氧化层(STI)32，在相邻的所述浅沟槽隔离氧化层32之间的所述第一衬底31的表面形成所述金属硅化物层33。示例性的，所述第一衬底31位于相邻的所述浅沟槽隔离氧化层32之间的区域定义为有源区AA。所述第一衬底31包括有源区AA，所述金属硅化物层33与所述第一金属层35二者在所述第一介质层34上的投影至少部分重合，以方便后续形成开孔时，开孔贯穿所述金属硅化物层能暴露出所述第一金属层。通过在第一衬底31中注入杂质离子形成有源区AA，STI 32可环绕有源区AA设置。示例性的，STI 32的上表面高度高于第一衬底31的有源区AA的上表面(靠近第一介质层34的一侧表面)。
形成STI 32具体包括：第一晶圆30在完成清洗烘干之后，首先在第一衬底31表面形成一层氧化层(未示出)，这层氧化层作为隔离层保护第一衬底31在后续工艺中免受化学玷污。然后在氧化层表面形成氮化硅层，氮化硅层是一层坚固的掩膜材料，有助于在STI 32淀积过程中保护有源区；氮化硅层可以在后续化学机械抛光第一晶圆30表面时充当抛光的阻挡材料，即研磨终止层。然后进行光刻及刻蚀，形成STI沟槽，可使用干法离子刻蚀机刻蚀出沟槽，刻蚀机利用大功率的射频能量在真空反应腔室中将氟基或者氯基的气体离化。通过物理刻蚀、化学刻蚀将第一衬底31上定义的隔离区的衬底(硅)相应部分移走，沟槽刻蚀完成之后可先热氧化生长一层薄的氧化硅层，以减少侧壁上的刻蚀损伤，并使沟槽的拐角平滑一些。然后再淀积一层较厚的氧化硅层，这层氧化硅可采用高密度PECVD法，沟槽中的薄的氧化硅层和厚的氧化硅层构成所述STI 32。
自对准金属硅化物层(Silicide)是一种简单方便的接触金属化制备方法，在不需要形成自对准金属硅化物层的器件区域，通常采用自对准硅化物阻挡层(SilicideAlignment Block，SAB)进行覆盖。SAB由不会与金属(例如Ni或者Ti)反应的材料构成。SAB采用的材料例如为富硅氧化物，或者为包括SiO2、SiON和SiO2层的氧化物-氮化物-氧化物(ONO)结构。
在第一衬底31靠近第一介质层34的一侧表面形成自对准硅化物阻挡层(SilicideAlignment Block，SAB)(未示出)。SAB可以通过化学气相沉积(CVD)工艺形成，采用单硅、氧气和稀有气体如氩(Ar)的气体混合物作为制备气体。接着，去除(打开)覆盖有源区AA表面的SAB，在所述有源区AA的表面形成金属硅化物层33。金属硅化物层33的厚度例如为10μm～50μm。金属硅化物层33例如为镍化硅、钛化硅、或钴化硅中的至少一种等。示例性的，采用金属Ni或者Ti与第一衬底31(例如硅)反应，但是金属Ni或者Ti不会与硅氧化物如二氧化硅(SiO2)、硅氮化物如氮化硅(Si3N4)或者是硅氮氧化物(SiON)反应。Ni或者Ti仅仅会寻找到硅的部分进行反应；而对于由硅氧化物、硅氮化物或者是硅氮氧化物所覆盖的部分，不会进行反应，就好比Ni或者Ti会自行对准硅的部分，因此金属硅化物层33也可称为自对准金属硅化物层。
形成第一介质层34，所述第一介质层34覆盖STI 32和金属硅化物层33。第一介质层34根据实际工艺形成，可为多次形成的介质层的堆叠，在第一介质层34中形成第一金属层35。第一金属层35的材质例如为铜。第一金属层35在平行于第一晶圆30的平面内分布。
第一晶圆30中可包括若干层第一介质层34，相邻的第一介质层34之间可形成有第一刻蚀停止层36(例如氮化硅层)。第一晶圆30的第一键合层38和第一导电层37面向第二晶圆40的第二键合层45和第二导电层44键合。第一晶圆30和第二晶圆40采用金属对金属、介质层对介质层的混合键合。第二晶圆40包括第二衬底41和位于第二衬底41上的第二介质层42，第二晶圆40中可包括若干层第二介质层42，相邻的第二介质层42之间可形成有第二刻蚀停止层43(例如氮化硅层)。
如图4所示，形成所述硅通孔V3，所述硅通孔V3贯穿所述第一衬底31暴露出所述金属硅化物层33。有源区AA包含于硅通孔V3中，即所述硅通孔V3至少贯穿所述第一衬底31的所述有源区AA。具体的，刻蚀所述第一衬底31和部分STI 32，暴露出所述金属硅化物层33。形成所述硅通孔V3可采用干法等离子体刻蚀工艺，采用的等离子体气体包括为：CF4、CHF3、O2和Ar；所述CF4气体流量参数范围例如为200sccm～1000sccm。等离子体反应腔的射频功率范围为1500W～4000W。等离子体反应腔内的压力范围为40mT-150mT。
本实施例图4中，形成所述硅通孔V3的过程中，采用金属硅化物层33作为硅通孔V3的刻蚀停止层，与图1中采用STI 12作为硅通孔V1的刻蚀停止层相比，金属硅化物层33与第一衬底31具有更高的刻蚀选择比，过刻蚀金属硅化物层33的量相对很少，即金属硅化物层33的损失较小，金属硅化物层33的整体厚度较均匀，增大了形成硅通孔V3的工艺窗口。
如图5所示，形成开孔V4，所述开孔V4贯穿所述金属硅化物层33和部分厚度的所述第一介质层34并暴露出所述第一金属层35。开孔V4在第一衬底31上的投影落入有源区AA范围内。具体的，可先形成隔离层39，所述隔离层39覆盖所述硅通孔V3的侧壁和底面以及第一衬底31的顶部表面。隔离层39作为阻挡层，防止后续形成的硅通孔中的焊盘扩散到第一衬底31中，同时也保护第一衬底31防止受潮或受损。隔离层39包括氧化硅层和/或氮化硅层。隔离层39可采用化学气相沉积工艺形成。接着，执行刻蚀工艺形成开孔V4，刻蚀位于所述硅通孔V3的底部的所述隔离层39、金属硅化物层33和部分厚度的所述第一介质层34并暴露出所述第一金属层35。
如图6所示，形成焊盘P，所述焊盘形成在所述硅通孔V3中并与所述第一金属层35电连接。在一实施例中，可先在开孔V4的侧壁以及硅通孔V3的侧壁和底面形成阻挡层(未示出)，防止焊盘P中金属的扩散，阻挡层例如为氮化钛或氮化钽。接着，通过一次沉积工艺形成焊盘P，所述焊盘P填充所述开孔V4并形成在所述硅通孔V3中，焊盘P的材质例如为铝。
在另一实施例中，可在开孔V4中形成插塞，接着在硅通孔V3中形成焊盘P，焊盘P通过插塞与第一金属层35电连接。插塞的材质例如为铜或铜合金，可采用电镀的方法形成。焊盘P的材质例如为铝或者铜。在开孔V4中形成插塞之前，还可在开孔V4的侧壁以及硅通孔V3的侧壁和底面形成阻挡层，防止插塞或焊盘P中金属的扩散，阻挡层例如为氮化钛或氮化钽。
本实施例中，如图1、图5和图6所示，采用金属硅化物层作为硅通孔的刻蚀停止层，金属硅化物层与第一衬底具有更高的刻蚀选择比，一方面，可以增强形成硅通孔工艺中第一衬底31的刻蚀量，以避免第一衬底31刻蚀不完全导致最终焊盘P与第一金属层35接触不良甚至断路；具体的，若第一衬底31刻蚀不完全，会造成开孔V4刻蚀时候因为刻蚀不动残留的第一衬底31，最终导致开孔V4不能完全到达(暴露出)第一金属层35，使焊盘P不能与第一金属层35很好的电连接，从而导致焊盘P与第一金属层35接触不良甚至断路问题，还可能引起电阻增大的问题；另一方面，本发明开孔V4工艺只涉及金属硅化物层33和第一介质层34,相比于传统结构(浅沟槽隔离氧化层12+介质层14)，金属硅化物层33的厚度具有更好的均匀性，从而工艺更好控制，有效避免传统工艺中为了防止断路而过度刻蚀造成的第一金属层35损伤，增大了形成半导体器件的工艺窗口。一方面减小了图1中，CMP带来的衬底11厚度差异引起的STI 12过多刻蚀导致的STI 12厚度差异；另一方面减少了传统刻蚀带来的金属层15损失。有源区、金属硅化物层的形成为前程必备工艺，只需要改变硅通孔V3下面图形设计，没有多余工艺成本增加。
本实施例还提供一种半导体器件，如图6所示，包括：
第一晶圆30，所述第一晶圆30包括第一衬底31、位于所述第一衬底31上的第一介质层34和嵌设在所述第一介质层34中的第一金属层35；在部分所述第一衬底的表面形成有金属硅化物层33；所述金属硅化物层33与所述第一金属层35二者在所述第一介质层34上的投影至少部分重合；
硅通孔，所述硅通孔贯穿所述第一衬底31暴露出所述金属硅化物层33；
开孔，所述开孔贯穿所述金属硅化物层33和部分厚度的所述第一介质层34并暴露出所述第一金属层35；
焊盘P，所述焊盘P形成在所述硅通孔中并与所述第一金属层35电连接。
在部分所述第一衬底31的表面形成金属硅化物层33。具体的，所述第一衬底31上形成有若干浅沟槽隔离氧化层(STI)32，在相邻的所述浅沟槽隔离氧化层32之间的所述第一衬底31的表面形成所述金属硅化物层33。
所述半导体器件还包括第二晶圆40，所述第二晶圆40包括第二衬底41和位于第二衬底41上的第二介质层42、嵌设在所述第二介质层42中的第二导电层44和位于所述第二介质层42表面的第二键合层45；所述第一晶圆30和所述第二晶圆40键合；第一晶圆30的第一键合层38和第一导电层37面向第二晶圆40的第二键合层45和第二导电层44键合。
本实施例还提供一种芯片，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成有金属硅化物层；所述金属硅化物层与所述第一金属层在所述第一介质层上的投影至少部分重合；
硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
焊盘，所述焊盘形成在所述硅通孔中并与所述第一金属层电连接。
具体的，所述第一衬底上形成有若干浅沟槽隔离氧化层，在相邻的所述浅沟槽隔离氧化层之间的所述第一衬底的表面形成所述金属硅化物层。
具体的，所述芯片还包括第二芯片；所述第二芯片包括：第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二导电层和位于所述第二介质层表面的第二键合层；
所述第一芯片和所述第二芯片键合，其中，所述第一键合层和所述第一导电层面向所述第二键合层和所述第二导电层键合。
本实施例的芯片与上述的半导体器件对应，可理解为：上述的半导体器件划片后形成的单个元件即为本实施例的芯片。第一晶圆30划片后的芯片对应第一芯片，第二晶圆40划片后的芯片对应第二芯片。图6也可视作本实施例的单个芯片的结构示意图。
综上所述，本发明提供一种半导体器件及其制作方法、芯片，提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成金属硅化物层；所述金属硅化物层与所述第一金属层二者在所述第一介质层上的投影至少部分重合；形成硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；形成开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；形成焊盘，所述焊盘形成在所述硅通孔中并与所述第一金属层电连接。本发明采用金属硅化物层作为硅通孔的刻蚀停止层，金属硅化物层与第一衬底具有更高的刻蚀选择比，可以增强形成硅通孔工艺中第一衬底的刻蚀量，以避免第一衬底刻蚀不完全导致最终焊盘与第一金属层接触不良甚至断路；另一方面，本发明开孔工艺只涉及金属硅化物层和第一介质层,相比于传统结构(浅沟槽隔离氧化层+介质层)，金属硅化物层的厚度具有更好的均匀性，从而工艺更好控制，有效避免传统工艺中为了防止断路而过度刻蚀造成的第一金属层损伤。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成金属硅化物层；所述金属硅化物层与所述第一金属层在所述第一介质层上的投影至少部分重合；
形成硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
形成开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
形成焊盘，所述焊盘至少形成在所述硅通孔中并与所述第一金属层电连接。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，在部分所述第一衬底的表面形成金属硅化物层，包括：
在所述第一衬底靠近所述第一介质层的一侧表面形成自对准硅化物阻挡层；
去除覆盖部分所述第一衬底表面的所述自对准硅化物阻挡层，在部分所述第一衬底的表面形成所述金属硅化物层。
3.如权利要求2所述的半导体器件的制作方法，其特征在于，所述金属硅化物层的厚度为10μm～50μm。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述金属硅化物层的材质包括：镍化硅、钛化硅或钴化硅中的至少一种。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一衬底上形成有若干浅沟槽隔离氧化层，在相邻的所述浅沟槽隔离氧化层之间的所述第一衬底的表面形成所述金属硅化物层。
6.如权利要求5所述的半导体器件的制作方法，其特征在于，所述第一衬底位于相邻的所述浅沟槽隔离氧化层之间的区域定义为有源区，所述硅通孔至少贯穿所述第一衬底的所述有源区。
7.如权利要求6所述的半导体器件的制作方法，其特征在于，所述开孔在所述第一衬底上的投影落入所述有源区范围内。
8.如权利要求1至7任意一项所述的半导体器件的制作方法，其特征在于，所述第一晶圆还包括嵌设在所述第一介质层中的第一导电层和位于所述第一介质层表面的第一键合层。
9.如权利要求8所述的半导体器件的制作方法，其特征在于，还包括：
提供第二晶圆，所述第二晶圆包括：第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二导电层和位于所述第二介质层表面的第二键合层；
将所述第一晶圆和所述第二晶圆键合；其中，所述第一键合层和所述第一导电层面向所述第二键合层和所述第二导电层键合。
10.一种半导体器件，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成有金属硅化物层；所述金属硅化物层与所述第一金属层在所述第一介质层上的投影至少部分重合；
硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
焊盘，所述焊盘形成在所述硅通孔中并与所述第一金属层电连接。
11.如权利要求10所述的半导体器件，其特征在于，所述第一衬底上形成有若干浅沟槽隔离氧化层，在相邻的所述浅沟槽隔离氧化层之间的所述第一衬底的表面形成所述金属硅化物层。
12.如权利要求10所述的半导体器件，其特征在于，还包括：
第二晶圆，所述第二晶圆包括：第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二导电层和位于所述第二介质层表面的第二键合层；
所述第一晶圆和所述第二晶圆键合；其中，所述第一键合层和所述第一导电层面向所述第二键合层和所述第二导电层键合。
13.一种芯片，其特征在于，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的第一金属层；在部分所述第一衬底的表面形成有金属硅化物层；所述金属硅化物层与所述第一金属层在所述第一介质层上的投影至少部分重合；
硅通孔，所述硅通孔贯穿所述第一衬底暴露出所述金属硅化物层；
开孔，所述开孔贯穿所述金属硅化物层和部分厚度的所述第一介质层并暴露出所述第一金属层；
焊盘，所述焊盘形成在所述硅通孔中并与所述第一金属层电连接。
14.如权利要求13所述的芯片，其特征在于，所述第一衬底上形成有若干浅沟槽隔离氧化层，在相邻的所述浅沟槽隔离氧化层之间的所述第一衬底的表面形成有所述金属硅化物层。
15.如权利要求13所述的芯片，其特征在于，所述芯片还包括第二芯片；所述第二芯片包括：第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二导电层和位于所述第二介质层表面的第二键合层；
所述第一芯片和所述第二芯片键合，其中，所述第一键合层和所述第一导电层面向所述第二键合层和所述第二导电层键合。
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