CN113422509A - 利用一或多个基于GaN的半导体装置的功率转换电路 - Google Patents

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Abstract

本发明涉及利用一或多个基于GaN的半导体装置的功率转换电路。本发明揭示一种半桥式GaN电路。所述电路包含低侧功率开关、高侧功率开关以及高侧功率开关控制器，所述高侧功率开关控制器经配置以基于一或多个输入信号控制所述高侧功率开关的传导性。所述高侧功率开关控制器包含经配置以同时接收第一和第二信号的接收器输入复位电路，其中所述第一信号对应于所述高侧功率开关被接通，其中所述第一信号对应于所述高侧功率开关控制器接通所述高侧功率开关，其中所述第二信号对应于所述高侧功率开关控制器断开所述高侧功率开关，且其中所述接收器输入复位电路进一步经配置以响应于所述第一和第二信号而防止所述高侧功率开关变成不传导。

Description

利用一或多个基于GaN的半导体装置的功率转换电路
本申请为发明名称为“利用一或多个基于GaN的半导体装置的功率转换电路”、申请号为201910130173.8、申请日为2019年2月21日的中国发明专利申请的分案申请。
技术领域
本发明大体上涉及功率转换电路，且具体地说涉及利用一或多个基于GaN的半导体装置的功率转换电路。
背景技术
例如计算机、服务器和电视等等电子装置使用一或多个电能转换电路以将一种形式的电能转换成另一种形式的电能。一些电能转换电路使用称为半桥转换器的电路拓扑来将高DC电压转换成更低DC电压。因为许多电子装置对功率转换电路的大小和效率敏感，所以可能需要新型半桥转换器电路和组件来满足新型电子装置的需要。
发明内容
一个发明性方面是一种半桥式GaN电路。所述电路包含开关节点，以及连接到所述开关节点的经配置以根据一或多个输入信号选择性传导的低侧功率开关，其中当传导时所述低侧功率开关经配置以减少所述开关节点的电压。所述电路还包含经配置以根据所述一或多个输入信号选择性传导的高侧功率开关，其中当传导时所述高侧功率开关经配置以增加所述开关节点的电压。所述电路还包含高侧功率开关控制器，其经配置以基于所述一或多个输入信号控制所述高侧功率开关的传导性，其中所述高侧功率开关控制器包含经配置以同时接收第一和第二信号的接收器输入复位电路，其中第一信号对应于高侧功率开关控制器接通所述高侧功率开关，其中第二信号对应于高侧功率开关控制器断开所述高侧功率开关，且其中所述接收器输入复位电路进一步经配置以响应于第一和第二信号而防止所述高侧功率开关变成传导。
另一发明性方面是一种电子组件。所述组件包含封装基底，以及固定到所述封装基底且包含电子电路的至少一个基于GaN的裸片。所述电路包含开关节点，以及连接到所述开关节点的经配置以根据一或多个输入信号选择性传导的低侧功率开关，其中当传导时所述低侧功率开关经配置以减少所述开关节点的电压。所述电路还包含经配置以根据所述一或多个输入信号选择性传导的高侧功率开关，其中当传导时所述高侧功率开关经配置以增加所述开关节点的电压。所述电路还包含高侧功率开关控制器，其经配置以基于所述一或多个输入信号控制所述高侧功率开关的传导性，其中所述高侧功率开关控制器包含经配置以同时接收第一和第二信号的接收器输入复位电路，其中第一信号对应于高侧功率开关控制器接通所述高侧功率开关，其中第二信号对应于高侧功率开关控制器断开所述高侧功率开关，且其中所述接收器输入复位电路进一步经配置以响应于第一和第二信号而防止所述高侧功率开关变成传导。
附图说明
图1是根据本发明的实施例的半桥式功率转换电路的简化示意图；
图2是图1中所说明的低侧控制电路内的电路的简化示意图；
图3是图1中所说明的第一电平移位晶体管的示意图；
图4是图1中所说明的电平移位驱动电路的示意图；
图5是图1中所说明的消隐脉冲产生器电路的示意图；
图6是图5中说明的消隐脉冲产生器内的波形的实例；
图7是图1中所说明的引导晶体管驱动电路的示意图；
图8是图1中所说明的低侧晶体管驱动电路的框图；
图9是图1中所说明的启动电路的示意图；
图10是可用作图9的示意图中的二极管箝位器的一系列二极管连接式基于GaN的增强型晶体管；
图11是图1中所说明的UVLO电路的示意图；
图12是图1中所说明的引导电容器充电电路的示意图；
图13是相比于图12中所说明的电路的替代性引导电容器充电电路的示意图；
图14是图1中所说明的高侧逻辑和控制电路的示意图；
图15是图14中所说明的第一电平移位接收器电路的示意图；
图16是图14中所说明的第二电平移位接收器电路的示意图；
图17是图14中说明的上拉触发电路的示意图；
图18是图14中所说明的高侧UVLO电路的示意图；
图19是图14中所说明的高侧晶体管驱动器电路的示意图；
图20是图14中说明的高侧参考电压产生电路的示意图；
图21是根据本发明的另一实施例的半桥式功率转换电路的简化示意图；
图22是图21中所说明的低侧控制电路内的电路的简化示意图；
图23是图22中所说明的第一电平移位晶体管的示意图；
图24是图22中所说明的反相器/缓冲器电路的示意图；
图25是图22中所说明的接通脉冲产生器电路的示意图；
图26是图22中所说明的关断脉冲产生器电路的示意图；
图27是图22中所说明的消隐脉冲产生器电路的示意图；
图28是图22中所说明的低侧晶体管驱动电路的示意图；
图29是图21中所说明的高侧控制电路内的电路的简化示意图；
图30是图29中所说明的电平移位1接收器电路的示意图；
图31是图29中所说明的电平移位2接收器电路的示意图；
图32是图29中所说明的高侧UVLO电路的示意图；
图33是图29中所说明的高侧晶体管驱动器电路的示意图；
图34是根据本发明的实施例的静电放电(electro-static discharge，ESD)箝位电路的示意图；
图35是根据本发明的实施例的静电放电(ESD)箝位电路的示意图；
图36是根据本发明的实施例的电子封装的一部分的图示；
图37是图36的电子封装的图示；
图38是替代性高侧控制电路的实施例的示意图。
图39是接收器的示意图。
图40是电平移位电路的示意图。
图41是逻辑块电路的示意图。
图42是说明高侧控制电路的各种信号的波形的波形图。
图43是接收器电路的示意图。
图44是逻辑块电路的示意图。
图45是说明高侧控制电路的各种信号的波形的波形图。
图46是说明高侧控制电路的各种信号的波形的波形图。
图47是替代性高侧控制电路的实施例的示意图。
图48A和48B是用于图47的高侧控制电路中的逻辑块电路的示意图。
图49A和49B是用于图47的高侧控制电路中的逻辑块电路的示意图。
图50是说明图47的高侧控制电路的各种信号的波形的波形图。
图51是替代性高侧控制电路的实施例的示意图。
图52是说明图51的高侧控制电路的各种信号的波形的波形图。
图53是接收器输入复位电路的实施例的示意图。
图54是接收器输入复位电路的实施例的示意图。
图55是接收器输入复位电路的替代实施例的示意图。
图56是接收器输入复位电路的替代实施例的示意图。
图57是低侧控制电路的一部分的实施例的示意图。
图58A和58B是摆动检测电路的实施例的示意图。
图59是摆动结束检测电路的实施例的示意图。
图60是电平移位电路的示意图。
具体实施方式
本发明的某些实施例涉及使用一或多个氮化镓(GaN)装置的半桥式功率转换电路。虽然本发明可适用于广泛多种半桥式电路，但本发明的一些实施例尤其适用于被设计成在高频率和/或高效率下与集成驱动器电路、集成电平移位电路、集成引导电容器充电电路、集成启动电路和/或使用GaN和硅装置的混合式解决方案一起操作的半桥式电路，如下文更详细地描述。
半桥式电路#1
现参考图1，在一些实施例中，电路100可包含受经配置以调节递送给负载的功率的一或多个控制电路控制的一对互补功率晶体管(在本文中也被称为开关)。在一些实施例中，高侧功率晶体管连同控制电路的一部分安置于高侧装置上，且低侧功率晶体管连同控制电路的一部分安置于低侧装置上，如下文更详细地描述。
图1中所说明的集成半桥式功率转换电路100包含低侧GaN装置103、高侧GaN装置105、负载107、引导电容器110和其它电路元件，如所说明且在下文更详细地论述。一些实施例还可具有提供到电路100的一或多个输入以调节电路的操作的外部控制器(在图1中未展示)。电路100仅是出于说明性目的，且其它变体和配置处于本发明的范围内。
在一个实施例中，低侧GaN装置103可具有包含具有低侧控制栅极117的低侧功率晶体管115的基于GaN的低侧电路104。低侧电路104可进一步包含具有连接到低侧晶体管控制栅极117的输出123的集成低侧晶体管驱动器120。在另一实施例中，高侧GaN装置105可具有包含具有高侧控制栅极127的高侧功率晶体管125的基于GaN的高侧电路106。高侧电路106可进一步包含具有连接到高侧晶体管控制栅极127的输出133的集成高侧晶体管驱动器130。
电压源135(也被称为干线电压)可连接到高侧晶体管125的漏极137，且高侧晶体管可用以控制到功率转换电路100中的功率输入。高侧晶体管125可进一步具有耦合到低侧晶体管115的漏极143的源极140，从而形成开关节点145。低侧晶体管115可具有连接到接地的源极147。在一个实施例中，低侧晶体管115和高侧晶体管125可以是基于GaN的增强型场效应晶体管。在其它实施例中，低侧晶体管115和高侧晶体管125可以是任何其它类型的装置，包含但不限于基于GaN的耗尽型晶体管、与硅基增强型场效应晶体管串联连接的基于GaN的耗尽型晶体管、基于碳化硅的晶体管或硅基晶体管，所述耗尽型晶体管的栅极连接到硅基增强型晶体管的源极。
在一些实施例中，高侧装置105和低侧装置103可由基于GaN的材料制成。在一个实施例中，基于GaN的材料可包含一层硅上的一层GaN。在其它实施例中，基于GaN的材料可包含但不限于一层碳化硅、蓝宝石或氮化铝上的一层GaN。在一个实施例中，基于GaN的层可包含但不限于例如氮化铝和氮化铟等其它第III族氮化物和例如AlGaN和InGaN等第III族氮化物合金的复合堆叠。在其它实施例中，基于GaN的低侧电路104和基于GaN的高侧电路106可安置于单块基于GaN的装置上。在其它实施例中，基于GaN的低侧电路104可安置于第一基于GaN的装置上，且基于GaN的高侧电路106可安置于第二基于GaN的装置上。在又其它实施例中，基于GaN的低侧电路104和基于GaN的高侧电路106可安置多于两个基于GaN的装置于上。在一个实施例中，基于GaN的低侧电路104和基于GaN的高侧电路106可在任何配置中含有任何数目个有源或无源电路元件布置。
低侧装置
低侧装置103可包含用于低侧装置和高侧装置105的控制和操作的多个电路。在一些实施例中，低侧装置103可包含控制低侧晶体管115和高侧晶体管125的切换连同其它功能的逻辑、控制和电平移位电路(低侧控制电路)150，如下文更详细地论述。低侧装置103还可包含启动电路155、引导电容器充电电路157和屏蔽电容器160，如也在下文更详细地论述。
现参考图2，在功能上说明低侧控制电路150内的电路。在下文论述且在一些状况下在图3到14中更详细地展示低侧控制电路150内的每个电路。在一个实施例中，低侧控制电路150的主要功能可以是从控制器接收例如PWM信号等一或多个输入信号并控制低侧晶体管115和高侧晶体管125的操作。
在一个实施例中，第一电平移位晶体管203和第二电平移位晶体管205分别可用以与高侧高侧逻辑和控制电路153通信(见图1)。在一些实施例中，第一电平移位晶体管203可以是高电压增强型GaN晶体管。在另外的实施例中，第一电平移位晶体管203可类似于低侧晶体管115(见图1)和高侧晶体管125，但大小可能小得多(例如，第一电平移位晶体管在最小沟道长度的情况下栅极宽度可为几十微米)。
在其它实施例中，只要高侧晶体管125(见图1)接通，第一电平移位晶体管203就可以同时经历高电压和高电流(即装置可在装置安全操作区的高功率部分操作)。此类条件可引起相对高的功率耗散，因此一些实施例可涉及第一电平移位晶体管203的设计中的设计和装置可靠性考量，如下文更详细地论述。在其它实施例中，可与第一电平移位晶体管203的源极210串联地添加第一电平移位电阻器207，以限制栅极213到源极210电压并因此限制穿过第一电平移位晶体管的最大电流。其它方法可用以限制穿过第一电平移位晶体管203的电流，且处于本发明的范围内。第一电平移位晶体管203的漏极215可耦合到高侧逻辑和控制电路153(见图1)，如下文更详细地论述。
在一个实施例中，第一电平移位晶体管203可包含反相器电路的一部分，所述部分具有第一输入和第一输出，且经配置以在第一输入端子处接收第一输入逻辑信号并作为响应而在第一输出端子处提供第一反相输出逻辑信号，如下文更详细地论述。在其它实施例中，第一输入和第一反相输出逻辑信号可参考不同电压电位。在一些实施例中，第一电平移位电阻器207可以能够与参考比第一输入逻辑信号的参考电压大13伏的电压的第一反相输出逻辑信号一起操作。在其它实施例中，其可以能够以能够与参考比第一输入逻辑信号的参考电压大20伏的电压的第一反相输出逻辑信号一起操作，但在其它实施例中其可介于高了80伏到400伏之间。
在其它实施例中，第一电平移位电阻器207可被任何形式的电流吸收器替换。举例来说，在一个实施例中，第一电平移位晶体管203的源极210可连接到栅极到源极短路耗尽型装置。在另一实施例中，可通过以叠置于场介电层的顶部上的高电压场板金属替换增强型栅极堆叠来制造耗尽型装置。场介电质的厚度和金属的功函数可用以确定堆叠的夹断电压。
在其它实施例中，第一电平移位电阻器207可被电流吸收器替换。电流吸收器可使用可由启动电路155(图1中所说明且在下文更详细地论述)产生的参考电流(Iref)。耗尽型晶体管和电流吸收器实施例两者可相比于电阻器实施例产生显著的装置面积减小(即，这是因为相对小的耗尽型晶体管将满足且Iref已可从启动电路155获得)。
第二电平移位晶体管205可设计成类似于第一电平移位晶体管203(例如，根据电压能力、电流处置能力、耐热性等等)。第二电平移位晶体管205还可内置有有源电流吸收器或电阻器，类似于第一电平移位晶体管203。在一个实施例中，第二电平移位晶体管205的主要差异可在于其操作。在一些实施例中，第二电平移位晶体管205的主要目的可以是在低侧晶体管115关断时防止错误触发高侧晶体管125(见图1)。
在一个实施例中，举例来说，当低侧晶体管115的关断产生流经高侧晶体管125的负载电流，同时在第三象限中操作晶体管，其栅极短路到其源极(即，处于同步整流模式下)时，会在升压操作中发生错误触发。此条件可在开关节点(Vsw)145处引入dv/dt条件，这是因为开关节点在低侧晶体管115接通时处于接近接地的电压下且接着在相对较短的时间段内转变成干线电压135。所得寄生C*dv/dt电流(即，其中C＝第一电平移位晶体管203的Coss加任何其它对地电容)可致使第一电平移位节点305(见图3)被拉低，这将接着接通高侧晶体管125。在一些实施例中，此条件可能不是合乎需要的，这是因为可能不存在停滞时间控制，且可从同时处于导电状态下的高侧晶体管125和低侧晶体管115发生击穿。
图3说明展示第一电平移位晶体管203可电耦合到高侧装置105的方式的一个实施例。说明定位于低侧装置103上的第一电平移位晶体管203，连同可定位于高侧装置105(见图1)上的上拉电阻器303。在一些实施例中，第一电平移位晶体管203可操作为电阻器上拉反相器中的下拉晶体管。
在其它实施例中，当电平移位驱动器电路217(见图2)向第一电平移位晶体管203供应高栅极信号(L1_DR)时，第一电平移位节点305被拉低，这将由高侧高侧逻辑和控制电路153(见图1)反相。反相信号呈现为接通高侧晶体管137(见图1)的高状态信号，其接着拉动开关节点(Vsw)145处的电压接近干线电压135。
相反地，当电平移位驱动器电路217(见图2)向第一电平移位晶体管203供应低栅极信号时，第一电平移位节点305被拉动到高逻辑状态，这由高侧高侧逻辑和控制电路153(见图1)反相。反相信号表现为断开高侧晶体管125的低逻辑状态信号。此方案可导致到高侧晶体管125的非反相栅极信号。在另外的实施例中，第一电平移位晶体管203可经设计为足够大以能够在第一电平移位节点305上下拉，但不会大到使得其漏极到源极和漏极到衬底(即，半导体衬底)电容引发高侧逻辑和控制电路153的错误触发。
在一些实施例中，上拉电阻器303可替代地是增强型晶体管、耗尽型晶体管或参考电流源元件。在另外的实施例中，上拉电阻器303可耦合于浮动供应器(例如，在下文更详细地论述的引导电容器)的漏极与正端子之间，所述浮动供应器参考与接地不同的电压轨。在又其它实施例中，在第一输出端子(LS_NODE)305与开关节点(Vsw)145(见图1)之间的可存在第一电容，且在第一输出端子与接地之间可存在第二电容，其中第一电容大于第二电容。第一电容可设计成使得响应于开关节点(Vsw)145(见图1)处的高dv/dt信号，允许C*dv/dt电流的大部分传导穿过第一电容，以确保第一输出端子305处的电压跟踪开关节点(Vsw)处的电压。在一些实施例中，屏蔽电容器160(见图1)可被设计成充当如上文所描述的第一电容器。在其它实施例中，屏蔽电容器160(见图1)可用以在半桥式功率转换电路100中在第一输出端子305与开关节点(Vsw)145(见图1)之间的产生电容。在又其它实施例中，屏蔽电容器160(见图1)还可用以最小化第一输出端子305与衬底(即，半导体衬底)之间的电容。更具体地说，在一些实施例中，可通过将导电屏蔽层添加到装置并将层耦合到开关节点(Vsw)145来产生屏蔽电容器160。此结构可有效地产生两个电容器。一个电容器耦合于输出端子305与开关节点(Vsw)145之间，且另一电容器耦合于开关节点与衬底之间。由此实际上消除输出端子305与衬底之间的电容。在其它实施例中，屏蔽电容器160(见图1)可建构于低侧芯片103上。
逻辑、控制和电平移位电路150(见图2)可具有其它功能和电路，例如但不限于电平移位驱动器电路217、低侧晶体管驱动电路120、消隐脉冲产生器223、引导晶体管驱动电路225和欠压锁定电路227，如所下文在单独的图中更详细地解释。
现参考图4，更详细地展示电平移位驱动器电路217。在一个实施例中，电平移位驱动器电路217可包含依序链中的第一反相器405和第二反相器410。在其它实施例中，因为电平移位驱动器电路217可驱动小栅极宽度第一电平移位晶体管203，所以可不需要缓冲器级。
在一个实施例中，电平移位驱动器电路217由来自控制器(未展示)的脉宽调制高侧信号(PWM_HS)直接驱动。在一些实施例中，(PWM_HS)信号可由外部控制电路供应。在一个实施例中，外部控制电路可以是与高侧装置105、低侧装置103、两个装置在相同封装中或自行封装的外部控制器。在其它实施例中，电平移位驱动器电路217还可包含控制电平移位驱动器电路何时与第一电平移位晶体管203(见图3)通信的逻辑。在一个实施例中，任选的低侧欠压锁定信号(LS_UVLO)可由电平移位驱动器电路217内的欠压锁定电路产生。如果低侧(Vdd_LS)的(Vcc)或(Vdd)变得低于某一参考电压或所述参考电压的一部分，那么低侧欠压锁定电路可用以关断电平移位驱动器电路217。
在另外的实施例中，电平移位驱动器电路217可为低侧晶体管(STP_LS)产生击穿保护信号，击穿保护信号用以防止从低侧晶体管115和高侧晶体管125重叠栅极信号产生的击穿。(STP_LS)信号的功能可以是确保当到高侧晶体管125的栅极信号是低的时低侧驱动器电路120(见图2)仅与低侧晶体管115的栅极端子通信。在其它实施例中，第一反相器405的输出可用以为低侧晶体管115产生击穿保护信号(STP_LS)。
在其它实施例中，可通过向第一反相器405添加多输入“与非”门来实施用于UVLO和击穿保护的逻辑，其中到“与非”门的输入是(PWM_HS)、(LS_UVLO)和(STP_HS)信号。在又其它实施例中，如果(STP_HS)和(LS_UVLO)信号两者是高的，那么第一反相器405可仅对(PWM_HS)信号作出响应。在其它实施例中，可从低侧栅极驱动器块120产生产生STP_HS信号，如在单独的图中更详细地解释。
现参考图5，消隐脉冲产生器223可用以产生对应于低侧晶体管115的断开瞬变的脉冲信号。此脉冲信号可接着在脉冲的持续时间内接通第二电平移位晶体管205，此触发高侧装置105(见图1)上的控制电路以防止第一电平移位节点305电压的错误下拉。
图5说明消隐脉冲产生器223的一个实施例的示意图。在一些实施例中，低侧晶体管115栅极信号(LS_GATE)作为输入被馈送到消隐脉冲产生器223。(LS_GATE)信号由第一级反相器505反相，接着通过RC脉冲产生器510发送以产生正脉冲。在一些实施例中，可能需要反相信号，这是因为脉冲对应于(LS_GATE)信号的下降沿。RC脉冲产生器510电路中的电容器515可用作允许其输入处的dv/dt跨越电阻器520出现的高通滤波器。一旦dv/dt在到RC脉冲产生器510的输入处变为零，那么电容器515可通过电阻器520缓慢地充电，从而跨越电阻器产生慢衰减电压波形。可接着通过第二反相器525、第三反相器530和缓冲器535发送脉冲，以产生消隐脉冲(B_PULSE)信号的方形波脉冲。脉冲的持续时间可由RC脉冲产生器510中的电容器515和电阻器520的值确定。在一些实施例中，可使用漏极到源极短路增强型GaN晶体管来建构电容器515。
现参考图6，对于一个实施例说明消隐脉冲产生器223内的实例波形600。迹线605展示低侧栅极脉冲(LS_GATE)的下降沿。迹线610展示第一级反相器505输出的上升沿。迹线615展示RC脉冲产生器510的输出，且迹线620展示是消隐脉冲产生器223的输出的所得消隐脉冲(B_PULSE)信号。
现参考图7，更详细地说明引导晶体管驱动电路225。引导晶体管驱动电路225包含反相器730、第一缓冲器735和第二缓冲器745。引导晶体管驱动电路225可从低侧驱动器电路120接收(BOOTFET_DR_IN)信号。(BOOTFET_DR_IN)信号可相对于LS_GATE信号反相。引导晶体管驱动电路225可经配置以向引导充电电路157(见图1)中的引导晶体管提供称为(BOOTFET_DR)的栅极驱动信号，如在下文更详细地论述。(BOOTFET_DR)栅极驱动信号可经定时以在接通低侧晶体管115时接通引导晶体管。而且，因为引导晶体管驱动电路225由(Vcc)驱动，所以此电路的输出可具有从低状态下的0伏变成高状态下的(Vcc)+6伏的电压。在一个实施例中，在接通低侧晶体管115之后接通引导晶体管，且在关断低侧晶体管之前关断引导晶体管。
在一些实施例中，可通过将串联延迟电阻器705引入到第二缓冲器745的输入来延迟(BOOTFET_DR)信号的接通瞬变，所述第二缓冲器可以是最终缓冲器级中的晶体管的栅极。在其它实施例中，可通过向低侧驱动电路120中的最终下拉晶体管的栅极添加串联电阻器来延迟低侧晶体管115(见图1)的关断瞬变。在一个实施例中，一或多个电容器可用于引导晶体管驱动电路225中，且支持数量级为(Vcc)的电压，取决于最终用户要求和电路的设计，电压例如可以是20伏。在一些实施例中，一或多个电容器可制成具有场介电质到GaN电容器而非漏极到源极短路增强型晶体管。
现参考图8，说明低侧晶体管驱动电路120的框图。低侧晶体管驱动电路120可具有第一反相器805、缓冲器810、第二反相器815、第二缓冲器820和第三缓冲器825。第三缓冲器825可向低侧晶体管115(见图1)提供(LS_GATE)信号。在一些实施例中，可使用两个反相器/缓冲器级，这是因为到低侧晶体管115(见图1)的栅极的输入可与(Vin)同步。因此，高状态下的(Vin)可对应于高状态下的低侧晶体管115的(Vgate)，且反之亦然。
在其它实施例中，低侧驱动电路120的某些部分可具有不对称滞后。一些实施例可包含使用具有晶体管下拉850的电阻分压器840的不对称滞后。
其它实施例可具有多个输入“与非”门用于(STP_LS)信号(低侧晶体管115上的击穿保护)。在一个实施例中，低侧驱动电路120可从电平移位驱动器电路217接收击穿保护信号(STP_LS)。(STP_LS)信号的目的可类似于先前描述的(STP_HS)信号。(STP_LS)信号可确保低侧晶体管驱动电路120在电平移位驱动器电路217输出处于高状态下时不与低侧晶体管115的栅极117(见图1)通信。在其它实施例中，第一反相器级805的输出可用作用于电平移位驱动电路217的(STP_HS)信号和用于引导晶体管驱动电路225的(BOOTFET_DR_IN)信号。
在一些实施例中，低侧晶体管驱动电路120可使用用于从UVLO电路227(见图2)接收到的(LS_UVLO)信号的多个输入“与非”门。其它实施例可使用可与最终缓冲器级825中的最终下拉晶体管的栅极串联的关断延迟电阻器。延迟电阻器在一些实施例中用以确保在低侧晶体管115关断之前关断引导晶体管。
现参考图9，更详细地说明启动电路155。启动电路155可被设计成如下文更详细地论述的具有众多功能性。主要地，启动电路155可用以提供内部电压(在此状况下START_Vcc)并提供足够的电流来支持由(Vcc)驱动的电路。此电压可保持接通以支持所述电路，直到(Vcc)充电直到从干线电压135外部需要的电压(V+)为止。启动电路155还可提供可独立于启动电压的参考电压(Vref)以及参考电流吸收器(Iref)。
在一个实施例中，耗尽型晶体管905可充当电路中的主要电流源。在其它实施例中，耗尽型晶体管905可由安置于钝化层上方的金属层形成。在一些实施例中，耗尽型晶体管905可将高电压场板(通常是任何高电压GaN技术固有)用作栅极金属。在其它实施例中，场介电质可充当栅极绝缘体。所得门控晶体管可以是具有高通道夹断电压(V夹断)的耗尽型装置(即，夹断电压与场介电质厚度成正比)。耗尽型晶体管905可被设计成阻断其漏极(连接到V+)与其源极之间的相对高电压。此连接可称为源极随耦器连接。耗尽型晶体管905可具有耦合到接地的栅极906、耦合到第一节点911的源极907和耦合到电压源135的漏极909。
在另外的实施例中，一系列相同二极管连接式增强型低电压晶体管910可与耗尽型晶体管905串联。相同二极管连接式增强型低电压晶体管910的串联可串联连接于第一节点911与第二节点912之间。一或多个中间节点913可安置于串联的相同二极管连接式增强型低电压晶体管910中的每一个之间。晶体管的宽度与长度比可设定从(V+)汲取的电流以及跨越每个二极管的电压。为了移除阈值电压并处理变化敏感度，串联的相同二极管连接式增强型低电压晶体管910可被设计为大通道长度装置。在一些实施例中，串联的相同二极管连接式增强型低电压晶体管910可由一或多个高值电阻器替换。
在其它实施例中，在串联的相同二极管连接式增强型低电压晶体管910的末端底部，电流镜915可由两个增强型低电压晶体管构成且用以产生参考电流吸收器(Iref)。第一电流镜晶体管920可以是二极管连接式的，且第二电流镜晶体管925可具有连接到第一电流镜晶体管的栅极的栅极。第一电流镜晶体管920的源极和第二电流镜晶体管925的源极分别可耦合且系结到接地。第一电流镜晶体管920的漏极端子可耦合到第二接面912，且第二电流镜晶体管925的源极端子可用作电流吸收器端子。电流镜915和串联的相同二极管连接式增强型低电压晶体管910的此堆叠可形成称为到耗尽型晶体管905的“源极随耦器负载”的装置。
在其它实施例中，当耗尽型晶体管905的栅极906系结到接地时，耗尽型晶体管的源极907可在电流被供应给“源极随耦器负载”时采用接近(V夹断)的电压。同时，跨越电流镜915中的二极管连接式晶体管920的压降可接近晶体管的阈值电压(Vth)。此条件暗示跨越串联的相同二极管连接式增强型低电压晶体管910中的每一个的压降可等于(V夹断-Vth)/n，其中‘n’是电流镜915与耗尽型晶体管905之间的二极管连接式增强型晶体管的数目。
举例来说，如果，启动晶体管930的栅极从底部连接到第三相同二极管连接式增强型低电压晶体管，那么启动晶体管的栅极电压可以是3*(V夹断-Vth)/n+Vth。因此，启动电压可以是3*(V夹断-Vth)/n+Vth-Vth＝3*(V夹断-Vth)/n。作为更具体实例，在一个实施例中，(V夹断)＝40伏，(Vth)＝2伏，其中n＝6且(V启动)＝19伏。
在其它实施例中，启动电路155可产生参考电压信号(Vref)。在一个实施例中，产生(Vref)的电路可类似于上文所论述的启动电压产生电路。参考电压晶体管955可连接于相同二极管连接式增强型低电压晶体管910中的两个串联的晶体管之间。在一个实施例中，(Vref)＝(V夹断-Vth)/n。
在其它实施例中，停用下拉晶体管935可跨越启动晶体管930的栅极连接到源极。当停用信号为高时，启动晶体管930将停用。下拉电阻器940可连接到停用晶体管935的栅极以防止停用晶体管的错误接通。在其它实施例中，二极管箝位器945可连接于启动晶体管930的栅极与源极端之间，以确保在电路操作期间不会违反启动晶体管的栅极到源极电压能力(即，经配置为栅极过压保护装置)。在一些实施例中，二极管箝位器945可制成具有一系列二极管连接式基于GaN的增强型晶体管1050，如图10中所说明。
现参考图11，更详细地说明UVLO电路227。在一些实施例中，UVLO电路227可具有差分比较器1105、向下电平移位器1110和反相器1115。在其它实施例中，UVLO电路227可将由启动电路155(见图9)产生的(Vref)和(Iref)用于差分比较器/向下电平移位器电路中，以产生馈送到电平移位驱动器电路217(见图2)和低侧晶体管驱动器电路120中的(LS_UVLO)信号。在一些实施例中，UVLO电路227还可被设计成具有不对称滞后。在另外的实施例中，UVLO电路227的输出可独立于阈值电压。这可以通过选择具有相对高增益的差分比较器来实现。在一个实施例中，可通过增大电流源和差分比较器中的上拉电阻器的值来增大增益。在一些实施例中，电流和电阻器的限度可由(Vref)设定。
在其它实施例中，电压(VA)1120和(VB)1125可分别与(Vcc)或(Vdd_LS)和(Vref)成正比，如由每个输入上的电阻分压器比指示。当(VA)1120>(VB)1125时，反相端子的输出变成低状态。在一个具体实施例中，因为电流源产生源极随耦器配置，所以低状态＝(Vth)。类似地，当(VA)1120<(VB)1125时，输出变成高状态(Vref)。在一些实施例中，可能需要向下电平移位器1110，这是因为低电压需要按一个阈值电压向下移位，以确保到下一级的低输入低于(Vth)。向下经移位输出可由简单电阻器上拉反相器1115反相。反相器1115的输出是(LS_UVLO)信号。
现参考图12，更详细地说明引导电容器充电电路157。在一个实施例中，引导二极管和晶体管电路157可包含高电压二极管连接式增强型晶体管1205与高电压引导晶体管1210的并联连接。在其它实施例中，高电压二极管连接式增强型晶体管1205与高电压引导晶体管1210可被设计成共用相同漏极指状物。在一些实施例中，可从引导晶体管驱动电路225(见图2)导出(BOOTFET_DR)信号。如上文所论述，高电压引导晶体管1210可与低侧晶体管115(见图1)的接通重合地接通。
现参考图13，可替代上文在图12中论述的引导二极管和晶体管电路157使用替代性引导二极管和晶体管电路1300。在图13中所说明的实施例中，由增强型低电压GaN装置1310共源共栅的耗尽型装置1305可如示意图1300中所说明而连接。在另一实施例中，耗尽型装置1305的栅极可连接到接地以减少共源共栅增强型装置1310上的电压应力，这取决于耗尽型装置的夹断电压。
高侧装置
现参考图14，详细说明高侧逻辑和控制电路153的实施例。在一个实施例中，高侧驱动器130从第一电平移位接收器1410和高侧UVLO电路1415接收输入，且向高侧晶体管125(见图1)发送(HS_GATE)信号。在又其它实施例中，上拉触发电路1425经配置以接收(LSHIFT_1)信号并控制上拉晶体管1435。在一些实施例中，第二电平移位接收电路1420经配置以控制消隐晶体管1440。上拉晶体管1435和消隐晶体管1440两者可与上拉电阻器1430并联连接。在下文论述且在一些状况下在图16到20中更详细地展示高侧逻辑和控制电路153内的每个电路。
现参考图15，更详细地说明第一电平移位接收器1410。在一些实施例中，第一电平移位接收器1410可将(L_SHIFT1)信号转换成可由高侧晶体管驱动器130(见图14)处理以驱动高侧晶体管125(见图1)的(LS_HSG)信号。在其它实施例中，第一电平移位接收器1410可具有用于多电平向下移位器中的三个增强型晶体管1505、1510、1515和充当二极管箝位器的多个二极管连接式晶体管1520，如下文更详细地论述。
在一个实施例中，第一电平移位接收器1410可使(L_SHIFT1)信号向下移位3*Vth(例如，每个增强型晶体管1505、1510、1515可具有接近Vth的栅极到源极电压)。在一些实施例中，最后一个源极随耦器晶体管(例如，在此状况下晶体管1515)可跨越其栅极到源极具有三二极管连接式晶体管箝位器1520。在另外的实施例中，可使用此布置，这是因为其源极电压可仅高达(Vdd_HS)(即，这是因为其漏极连接到Vdd_HS)，而其栅极电压可高达V(L_SHIFT1)-2*Vth。因此，在一些实施例中，最后一个源极随耦器晶体管1515上的最大栅极到源极电压可大于装置技术的最大额定栅极到源极电压。最终源极随耦器晶体管1515的输出是到高侧晶体管驱动130(见图1)的输入(即，输出是LS_HSG信号)。在其它实施例中，可使用多于或少于三个源极随耦器晶体管。在又其它实施例中，可在箝位器1520中使用多于或少于三个二极管连接式晶体管。
现参考图16，更详细地说明第二电平移位接收器1420。在一个实施例中，第二电平移位接收器1420可具有向下电平移位电路1605和反相器电路1610。在一些实施例中，第二电平移位接收器1420可以与第一电平移位接收器1410(见图15)类似的方式建构，除了第二电平移位接收器可仅具有一个向下电平移位电路(例如，增强型晶体管1615)和随动反相器电路1610之外。在一个实施例中，向下电平移位电路1605可从第二电平移位晶体管205(见图2)接收(L_SHIFT2)信号。在一个实施例中，反相器电路1610可由(V引导)信号驱动，且反相器的上拉晶体管的栅极电压可用作驱动消隐晶体管1440(见图14)的(BLANK_FET)信号。在一些实施例中，电压可从低状态下的0伏变成高状态下的(V引导+0.5*(V引导-Vth))。类似于第一电平移位接收器1410，第二电平移位接收器1420可跨越源极随耦器晶体管1615的栅极到源极具有二极管连接式晶体管箝位器1620。在其它实施例中，箝位器1620可包含多于或少于三个二极管连接式晶体管。
现参考图17，更详细地说明上拉触发电路1425。在一个实施例中，上拉触发电路1425可具有第一反相器1705、第二反相器1710、RC脉冲产生器1715和栅极到源极箝位器1720。在一些实施例中，上拉触发电路1425可接收(L_SHIFT1)信号作为输入，且一旦(L_SHIFT1)电压大致转换成第一反相器1705的输入阈值，那么所述上拉触发电路作为响应而产生脉冲。所产生脉冲可用作驱动上拉晶体管1435(见图14)的(PULLUP_FET)信号。第二反相器1710可由(V引导)而非(Vdd_HS)驱动，这是因为上拉晶体管1435栅极电压可需要大于(L_SHIFT1)信号电压。
现参考图18，更详细地说明高侧UVLO电路1415。在一个实施例中，高侧UVLO电路1415可具有向下电平移位器1805、具有不对称滞后的电阻器上拉反相器1810、和栅极到源极箝位器1815。在其它实施例中，由高侧UVLO电路1415产生的(HS_UVLO)信号可有助于通过在引导电容器110电压变得低于某一阈值时关断由高侧驱动电路130(见图14)产生的(HS_GATE)信号来防止电路故障。在一些实施例中，测量引导电容器110电压(V引导)(即，浮动供电电压)，且作为响应，产生逻辑信号且将其与来自第一电平移位接收器1410的输出信号(LS_HSG)组合，所述输出信号接着用作到高侧栅极驱动电路130的输入。更具体地说，在此实施例中，举例来说，UVLO电路被设计成在(V引导)减小到比开关节点(Vsw)145电压高小于4*Vth时接合。在其它实施例中，可使用不同阈值电平。
在其它实施例中，高侧UVLO电路1415可在向下电平位移器1805中使(V引导)向下移位，并将信号转移到具有不对称滞后1810的反相器。具有不对称滞后的反相器1810的输出可产生在逻辑上与来自第一电平移位接收器1410的输出组合以关断高侧晶体管125(见图1)的(HS_UVLO)信号。在一些实施例中，滞后可用以减少高侧晶体管125(见图1)的可对半桥式电路100的总体性能不利的自触发接通和关断事件的数目。
现参考图19，更详细地说明高侧晶体管驱动器130。高侧晶体管驱动器130可具有第一反相器级1905继之以高侧驱动级1910。第一反相器级1905可使从电平移位1接收器1410(见图15)接收到的经向下移位(LS_HSG)信号反相。可接着通过高侧驱动级1910发送经向下移位信号。高侧驱动级1910可产生(HS_GATE)信号以驱动高侧晶体管125(见图1)。在其它实施例中，第一反相器级1905可含有可确保在(HS_UVLO)处于高状态下时关断高侧晶体管125(见图1)的两输入“或非”门。
现参考图20，可使用参考电压产生电路2000以从供应轨产生高侧参考电压。此电路可放置于高侧GaN装置105上来产生参考开关节点电压145的内部电源供应器。在一些实施例中，电路2000可类似于图9中的启动电路155。电路2000中的一个差异可以是添加连接于第一节点2011与第二节点2012之间的源极随耦器电容器2010。在一些实施例中，可能需要源极随耦器电容器2010以确保在第一节点2011与第二节点2012之间产生良好的稳定电压，其不会随开关节点(Vsw)145处出现的dv/dt而波动。在其它实施例中，参考电压电容器2015可连接于参考电压晶体管2055的源极与第二节点2012之间。在一些实施例中，参考电压晶体管2055的漏极可连接到(V引导)节点。在一些实施例中，可能需要参考电压电容器2015以确保(Vref)经良好地调节并且不对开关节点(Vsw)145(见图1)处的高dv/dt条件作出响应。在又其它实施例中，电路2000中的另一差异可以是第二节点2012可耦合到不断变化的电压，例如开关节点(Vsw)145(见图1)，而非穿过电流吸收器电路915(见图9)的接地连接。在又其它实施例中，(Vref)可在半桥式电路100中用作(Vdd_HS)。
电路2000中的另一差异可以是添加耦合于耗尽型晶体管2005与串联的相同二极管连接式增强型低电压晶体管2020之间的高电压二极管连接式晶体管2025(即，晶体管的栅极耦合到晶体管的源极)。更具体地说，高电压二极管连接式晶体管2025可具有耦合到耗尽型晶体管2005的源极、耦合到第一节点2011的漏极和耦合到其源极的栅极。高电压二极管连接式晶体管2025可用以确保源极随耦器电容器2010不会在源极随耦器电容器的顶板处的电压上升高于(V+)时放电。在其它实施例中，源极随耦器电容器2010可相对小且可集成于半导体衬底上或电子封装内。在图20中还展示了可在半桥式电路外部添加的引导电容器110。
在一些实施例中，屏蔽电容器160(见图1)可从第一电平移位节点305(见图3)和第二电平移位节点(未展示)连接到开关节点145，以辅助减少上文所论述的错误触发。在一些实施例中，屏蔽电容器160的值越大，电路将越对由于到接地的寄生电容的错误触发影响抗扰。但是，在高侧晶体管125关断期间，屏蔽电容器160可通过连接到第一电平移位节点305的上拉电阻器303(见图3)放电。这可显著地减缓高侧晶体管125关断过程。在一些实施例中，此考量可用以设定屏蔽电容器160的值的上限。在其它实施例中，可通过使用第一电平移位节点与开关节点145之间的箝位电路161(见图1)来防止第一电平移位节点305(见图3)上的过压条件。在一些实施例中，箝位电路161可由二极管连接式晶体管构成，其中晶体管的漏极连接到第一电平移位节点305(见图3)且栅极和源极连接到开关节点(Vsw)145(见图1)。在其它实施例中，第二屏蔽电容器和第二箝位电路可放置于第二电平移位节点与开关节点(Vsw)145(见图1)之间。
半桥式电路#1操作
半桥式电路100的以下操作序列仅仅是实例，且可在不脱离本发明的情况下使用其它序列。现将同时参考图1、2和14。
在一个实施例中，当来自控制器的(PWM_LS)信号是高的时，低侧逻辑、控制和电平移位电路150向低侧晶体管驱动器120发送高信号。低侧晶体管驱动器120接着通过(LS_GATE)信号向低侧晶体管115通信以接通所述晶体管。此将会将开关节点电压(Vsw)145设定成接近0伏。当低侧晶体管115接通时，其提供使引导电容器110通过连接于(Vcc)与(V引导)之间的充电电路157进行充电的路径。充电路径具有高电压引导二极管1205(见图12)与晶体管1210的并联组合。(BOOTFET_DR)信号向引导晶体管1210(见图12)提供提供用于为引导电容器110充电的低电阻路径的驱动信号。
引导二极管1205(见图12)可用以确保存在用于在不存在低侧晶体管115栅极驱动信号(LS_GATE)时在启动期间为引导电容器110充电的路径。在此时间期间，(PWM_HS)信号应是低的。如果(PWM_HS)信号在此时间期间无意中接通(即，处于高状态下)，那么从低侧晶体管驱动器120产生的(STP_HS)信号将防止高侧晶体管125接通。如果在(PWM_HS)信号接通时接通(PWM_LS)信号，那么从电平移位驱动器电路217产生的(STP_LS)信号将防止低侧晶体管115接通。而且，在一些实施例中，(LS_UVLO)信号可防止低侧晶体管115和高侧晶体管125在(Vcc)或(Vdd_LS)变得低于预设阈值电压电平时接通。
在其它实施例中，当(PWM_LS)信号是低的时，到低侧晶体管115的低侧栅极信号(LS_GATE)也是低的。在(PWM_LS)信号低状态到(PWM_HS)高状态转变之间的停滞时间期间，电感负载将迫使高侧晶体管125或低侧晶体管115在同步整流器模式下接通，这取决于功率流的方向。如果高侧晶体管125在停滞时间期间(例如，在升压模式操作期间)接通，那么开关节点(Vsw)145电压可上升接近于(V+)135(干线电压)。
在一些实施例中，由于电容耦合到接地，开关节点145(Vsw)上的dv/dt条件可倾向于相对于开关节点(Vsw)145将第一电平移位节点(LSHIFT_1)305(见图3)拉动到低状态。这可接通高侧栅极驱动电路130，从而造成高侧晶体管125的非既定触发。在一个实施例中，这可不引起会以击穿条件伤害半桥式电路100的停滞时间。在其它实施例中，为了防止此条件发生，消隐脉冲产生器223可感测低侧晶体管115的关断瞬变并发送脉冲以接通第二电平移位晶体管205。这可将(L_SHIFT2)信号电压拉动到接着与第二电平移位接收器1420通信以产生消隐脉冲信号(B_PULSE)来驱动消隐晶体管1440的低状态。消隐晶体管1440可接着充当上拉以防止第一电平移位节点(LSHIFT_1)305(见图3)相对于交换节点(Vsw)145进入低状态。
在其它实施例中，在停滞时间之后，当(PWM_HS)信号变成高状态时，电平移位驱动器电路217可向第一电平移位晶体管203的栅极发送高信号(通过来自电平移位驱动器电路217的L1_DR信号)。高信号将相对于开关节点(Vsw)145将第一电平移位节点(LSHIFT_1)305(见图3)拉低，此将在高侧晶体管125的输入处产生高信号，从而接通高侧晶体管125。开关节点电压(Vsw)145将保持接近(V+)135。在一个实施例中，在此时间期间，引导电容器110可通过第一电平移位晶体管203(其在此时间期间处于接通状态)放电。
如果高侧晶体管125在相对长的时间(即，大工作周期)内保持接通，那么引导电容器110电压将降低到低电压，其足够低使得其将防止高侧晶体管125在(PWM_HS)信号变低时关断。在一些实施例中，因为(L_SHIFT1)信号可到达的最大电压是可能过低而无法关断高侧晶体管125的(V引导)，所以这会发生。在一些实施例中，可通过高侧UVLO电路1415防止此情形，所述高侧UVLO电路通过在(V引导)变得低于特定电平时向高侧栅极驱动电路130发送高输入来强制性地关断高侧晶体管125。
在又其它实施例中，当(PWM_HS)信号变低时，第一电平移位晶体管203将也关断(通过来自电平移位驱动器电路217的L1_DR信号)。这将会将节点(LSHIFT_1)305(见图3)拉动到高状态。但是，在一些实施例中，此过程可以是相对慢的，这是因为高值上拉电阻器303(见图3)(在一些实施例中用以降低功耗)需要为附接到第一电平移位节点(LSHIFT_1)305(见图3)的电容充电，包含第一电平移位晶体管213和屏蔽电容器160的输出电容(Coss)。此可增加高侧晶体管125的关断延迟。为了降低高侧晶体管125关断延迟，上拉触发电路1425可用以感测第一电平移位节点(LSHIFT_1)305(见图3)何时变得高于(Vth)。此条件可产生被施加到与上拉电阻器1430并联地起作用的上拉晶体管1435的(PULLUP_FET)信号，可显著地加速第一电平移位节点(LSHIFT_1)305(见图3)电压的上拉，从而促进关断过程。
半桥式电路#2
现参考图21，公开半桥式电路2100的第二实施例。半桥式电路2100可与图1中所说明的电路100具有相同框图，但是，电路2100中的电平移位晶体管可以脉冲输入而非连续信号操作，如下文更详细地描述。在一些实施例中，脉冲输入可产生更低的功率、电平移位晶体管上的减小的应力和减少的转换时间，如下文更详细地论述。
继续参考图21，一个实施例包括使用低侧GaN装置2103、高侧GaN装置2105、负载2107、引导电容器2110和其它电路元件的集成半桥式功率转换电路2100，如下文更详细地论述。一些实施例还可具有提供到电路2100的一或多个输入以调节电路的操作的外部控制器(在图21中未展示)。电路2100仅是出于说明性目的，且其它变体和配置处于本发明的范围内。
如在图21中进一步说明，在一个实施例中，集成半桥式功率转换电路2100可包括安置于低侧GaN装置2103上的低侧电路，所述低侧GaN装置包括具有低侧控制栅极2117的低侧晶体管2115。低侧电路可进一步包含具有连接到低侧晶体管控制栅极2117的输出2123的集成低侧晶体管驱动器2120。在另一实施例中，可存在安置于包含具有高侧控制栅极2127的高侧晶体管2125的高侧GaN装置2105上的高侧电路。高侧电路可进一步包含具有连接到高侧晶体管控制栅极2127的输出2133的集成高侧晶体管驱动器2130。
高侧晶体管2125可用以控制到功率转换电路2100中的功率输入并具有连接到高侧晶体管的漏极2137的电压源(V+)2135(有时称为干线电压)。高侧晶体管2125可进一步具有耦合到低侧晶体管2115的漏极2143的源极2140，从而形成开关节点(Vsw)2145。低侧晶体管2115可具有连接到接地的源极2147。在一个实施例中，低侧晶体管2115和高侧晶体管2125可以是增强型场效应晶体管。在其它实施例中，低侧晶体管2115和高侧晶体管2125可以是任何其它类型的装置，包含但不限于基于GaN的耗尽型晶体管、与硅基增强型场效应晶体管串联连接的基于GaN的耗尽型晶体管、基于碳化硅的晶体管或硅基晶体管，所述耗尽型晶体管的栅极连接到硅基增强型晶体管的源极。
在一些实施例中，高侧装置2105和低侧装置2103可由基于GaN的材料制成。在一个实施例中，基于GaN的材料可包含一层硅上的一层GaN。在其它实施例中，基于GaN的材料可包含但不限于一层碳化硅、蓝宝石或氮化铝上的一层GaN。在一个实施例中，基于GaN的层可包含但不限于例如氮化铝和氮化铟等其它第III族氮化物和例如AlGaN和InGaN等第III族氮化物合金的复合堆叠。
低侧装置
低侧装置2103可具有用于低侧装置和高侧装置2105的控制和操作的多个电路。在一些实施例中，低侧装置2103可包含控制低侧晶体管2115和高侧晶体管2125的切换连同其它功能的逻辑、控制和电平移位电路(低侧控制电路)2150，如下文更详细地论述。低侧装置2103还可包含启动电路2155、引导电容器充电电路2157和屏蔽电容器2160，如也在下文更详细地论述。
现参考图22，在功能上说明低侧控制电路2150内的电路。在下文论述且在一些状况下在图23到28中更详细地展示低侧控制电路2150内的每个电路。在一个实施例中，低侧控制电路2150的主要功能可以是从控制器接收例如PWM信号等一或多个输入信号并控制低侧晶体管2115和高侧晶体管2125的操作。
第一电平移位晶体管2203可以是“接通”脉冲电平移位晶体管，而第二电平移位晶体管2215可以是“关断”脉冲电平移位晶体管。在一个实施例中，来自控制器(未展示)的脉宽调制高侧(pulse width modulated high side，PWM_HS)信号可由反相器/缓冲器2250处理并发送到接通脉冲产生器2260和关断脉冲产生器2270上。接通脉冲产生器2260可产生对应于(PWM_HS)信号的低状态到高状态瞬变的脉冲，因此在脉冲的持续时间期间接通第一电平移位晶体管2203。关断脉冲产生器2270可类似地产生对应于(PWM_HS)信号的高状态到低状态转变的脉冲，因此在关断脉冲的持续时间期间接通第二电平移位晶体管2205。
第一电平移位晶体管2203和第二电平移位晶体管2205分别可操作为电阻器上拉反相器电路中的下拉晶体管。更具体地说，接通可意味着相应电平移位节点电压相对于开关节点(Vsw)2145电压变低，且关断可引起相应电平移位节点采用(V引导)电压。因为第一电平移位晶体管2203和第二电平移位晶体管2215分别仅在脉冲的持续时间内“接通”，所以这两个装置上的功率耗散和应力水平可小于图1中所说明的半桥式电路100。
第一电阻器2207和第二电阻器2208分别可与第一电平移位晶体管2203和第二电平移位晶体管2215的源极串联地添加，以分别将栅极限于源电压并因此限制穿过晶体管的最大电流。第一电阻器2207和第二电阻器2208分别可小于图1中所说明的半桥式电路100中的源极随耦器电阻器，这可有助于较快地进行第一电平移位晶体管2203和第二电平移位晶体管2215的下拉动作，从而降低到高侧晶体管2125的传播延迟。
在其它实施例中，第一电阻器2207和第二电阻器2208分别可被任何形式的电流吸收器替换。一个实施例可将第一电平移位晶体管2203和第二电平移位晶体管2205的源极分别连接到栅极到源极短路的耗尽型装置。在高电压GaN技术中形成的耗尽型晶体管的一个实施例可以是以叠置于场介电质层的顶部上的高电压场板金属中的一个替换增强型栅极堆叠。场介电质的厚度和金属的功函数可控制堆叠的夹断电压。
在其它实施例中，第一电阻器2207和第二电阻器2208分别可被电流吸收器替换。在一个实施例中，可使用由启动电路2155(见图21)产生的参考电流(Iref)耗尽型晶体管和电流吸收器实施例两者可相比于电阻器选项产生显著的裸片面积减小(即，这是因为小型耗尽晶体管将满足且Iref已可用)。
引导晶体管驱动电路2225可类似于上文图2中所说明的引导晶体管驱动电路225。引导晶体管驱动电路2225可从低侧驱动电路2220(见图22)接收输入，并将称为(BOOTFET_DR)的栅极驱动信号提供给引导电容器充电电路2157(见图21)中的引导晶体管，如在上文更详细地论述。
现参考图23，说明第一电平移位晶体管2203连同可定位于高侧装置2105中的上拉电阻器2303。在一些实施例中，第一电平移位晶体管2203可操作为电阻器上拉反相器中的下拉晶体管，类似于图3中所说明的第一电平移位晶体管203。如上文所论述，上拉电阻器2303可安置于高侧装置2105(见图21)中。第二电平移位晶体管2215可具有类似配置。在一些实施例中，在第一输出端子(LS_NODE)2305与开关节点(Vsw)2145(见图21)之间可存在第一电容，且在第一输出端子2305与接地之间可存在第二电容，其中第一电容大于第二电容。第一电容可设计成使得响应于开关节点(Vsw)2145(见图21)处的高dv/dt信号，允许C*dv/dt电流的大部分传导穿过第一电容，以确保第一输出端子2305处的电压跟踪开关节点(Vsw)处的电压。屏蔽电容器2160(见图21)可经配置以充当如上文所描述的第一电容器。在其它实施例中，屏蔽电容器2160(见图21)可用以在半桥式功率转换电路2100中在第一输出端2305与开关节点(Vsw)2145(见图21)之间的产生电容。屏蔽电容器2160还可用以最小化第一输出端2305与半导体装置的衬底之间的电容。在其它实施例中，屏蔽电容器2160可建构于低侧GaN装置2103上。
现参考图24，更详细地说明反相器/缓冲器电路2250。在一个实施例中，反相器/缓冲器电路2250可具有第一反相器级2405和第一缓冲器级2410。在其它实施例中，反相器/缓冲器电路2250可由来自控制器(未展示)的(PWM_HS)信号直接驱动。第一反相器级2405的输出可以是到接通脉冲产生器2260(见图22)的输入信号(PULSE_ON)，而第一缓冲器级2410的输出可以是到关断脉冲产生器2270的输入信号(PULSE_OFF)。
在一些实施例中，可通过将由UVLO电路2227(见图22)产生的信号发送到安置于第一反相器级2405中的“与非”门中来产生任选(LS_UVLO)信号。如果(Vcc)或(Vdd_LS)变得低于某一参考电压(或参考电压的一部分)，那么此电路可用以关断电平移位操作。在其它实施例中，反相器/缓冲器电路2250可为低侧晶体管2115(见图21)产生可施加到低侧晶体管栅极驱动电路2120的击穿保护信号(STP_LS1)。当(PWM_HS)信号是高的时，这可关断低侧晶体管栅极驱动电路2120(见图21)，从而防止击穿。
现参考图25，更详细地说明接通脉冲产生器2260。在一个实施例中，接通脉冲产生器2260可具有第一反相器级2505、第一缓冲器级2510、RC脉冲产生器2515、第二反相器级2520、第三反相器级2525和第三缓冲器级2530。在其它实施例中，来自反相器/缓冲器电路2250(见图22)的(PULSE_ON)信号输入可首先反相，并接着由RC脉冲产生器2515和方形波产生器变换成接通脉冲。此操作的结果是被传输到第一电平移位晶体管2203(见图22)的栅极驱动信号(LI_DR)。
在其它实施例中，接通脉冲产生器2260可包含一或多个逻辑功能，例如二进制或组合性功能。在一个实施例中，接通脉冲产生器2260可具有用于(STP_HS)信号的多输入“或非”门。(STP_HS)信号可与(LS_GATE)信号具有相同极性。因此，如果(STP_HS)信号是高的(对应于LS_GATE信号是高的)，那么可不产生接通脉冲，这是因为图25中的第一反相器电路2505将拉低，这将会去激活脉冲产生器2515。
在其它实施例中，RC脉冲产生器2515可包括箝位二极管(未展示)。可添加箝位二极管以确保RC脉冲产生器2515在(PWM_LS)信号的极小工作周期工作。在一些实施例中，接通脉冲产生器2260可经配置以接收介于2纳秒到20微秒的范围内的输入脉冲并传输所述范围内的基本上恒定的持续时间的脉冲。在一个实施例中，如果跨越箝位二极管的电压变得大于(Vth)，那么箝位二极管可接通并使RC脉冲产生器2515中的电阻器短路(同时提供极小的电容器放电时间)。这可显著地改善脉冲产生器电路2260的最大操作工作周期(相对于PWM_HS信号)。
现参考图26，更详细地说明关断脉冲产生器2270。在一个实施例中，关断脉冲产生器2270可具有RC脉冲产生器2603、第一反相器级2605、第二反相器级2610和第一缓冲器级2615。在其它实施例中，关断脉冲产生器2270可从反相器/缓冲器电路2250(见图22)接收可随后传达到RC脉冲产生器2603的输入信号(PULSE_OFF)。
在另外的实施例中，通过第一反相器级2605、第二反相器级2610和缓冲器级2615发送来自RC脉冲产生器2603的脉冲。脉冲可接着作为(L2_DR)信号发送到第二电平移位晶体管2215(见图22)。箝位二极管也可包含于关断脉冲产生器2270中。在一些实施例中，工作原理可类似于上文关于接通脉冲产生器2260(见图25)所论述的工作原理。此类操作原理可确保关断脉冲产生器2270在高侧晶体管2125(见图21)的极低接通时间中操作(即电路将在相对小的工作周期中操作)。在一些实施例中，关断脉冲产生器2270可经配置以接收介于2纳秒到20微秒的范围内的输入脉冲并传输所述范围内的基本上恒定的持续时间的脉冲。在其它实施例中，关断电平移位脉冲可由接通输入脉冲缩短以实现接通高侧晶体管2125的小于50纳秒的关断时间。
在一些实施例中，RC脉冲产生器2603可包含与电阻分压器网络连接的电容器。来自电阻器的输出可以是发送到产生传输到低侧驱动器电路2220的击穿保护信号(STP_LS2)的反相器2275(见图22)的信号(INV)。在其它实施例中，关断脉冲产生器2270可包括一或多个逻辑功能，例如二进制或组合性功能。在一个实施例中，类似于(STP_LS1)信号(STP_LS2)信号发送到低侧驱动器电路2220内的NAND逻辑电路。在一些实施例中，这些信号可用以确保在关断脉冲信号(PULSE_OFF)的持续时间期间，低侧晶体管2115(见图21)不会接通(即，这是因为高侧晶体管2125在关断脉冲期间关断)。在一些实施例中，此方法可适用于补偿关断传播延迟(即，PULSE_OFF信号可实现击穿保护)，从而确保低侧晶体管2115将仅在高侧晶体管2125栅极完全关断之后才接通。
在其它实施例中，可使用第二电平移位晶体管2215来使消隐脉冲电平移位到高侧装置2105。为了将此实现，可将消隐脉冲发送到到第一反相器级2605中的NOR输入中。消隐脉冲可用以阻止由于开关节点Vsw 2145(见图20)处的高dv/dt条件的错误触发。在一些实施例中，无消隐脉冲可用以过滤dv/dt引发或其它非期望电平移位输出脉冲。
现参考图27，更详细地说明消隐脉冲产生器2223。在一个实施例中，消隐脉冲产生器2223可以是比图1中所说明的半桥式电路100中使用更简单的设计，这是因为方形波脉冲产生器已经是关断脉冲产生器2270的部分。在一个实施例中，(LS_GATE)信号从低侧栅极驱动电路2220(见图22)作为输入馈入到消隐脉冲产生器2223。此信号可经反相且接着通过RC脉冲产生器发送以产生正向脉冲。在一些实施例中，可使用反相信号，这是因为脉冲需要对应于(LS_GATE)信号的下降沿。此信号的输出可用作到关断脉冲产生器2270的消隐脉冲输入(B_PULSE)。
现参考图28，更详细地说明低侧晶体管驱动电路2220。在一个实施例中，低侧晶体管驱动电路2220可具有第一反相器级2805、第一缓冲器级2810、第二反相器级2815、第二缓冲器级2820和第三缓冲器级2825。在一些实施例中，可使用两个反相器/缓冲器级，这是因为到低侧晶体管2115的栅极的输入与(PWM_LS)信号同步。因此，在一些实施例中，(PWM_LS)高状态可对应于(LS_GATE)高状态，且反之亦然。
在其它实施例中，低侧晶体管驱动电路2220还可包括不对称滞后，所述不对称滞后使用具有类似于120中描述的方案(见图8)的晶体管下拉的电阻分压器。在一个实施例中，低侧晶体管驱动电路2220包含用于(STP_LS1)和(STP_LS2)(低侧晶体管2115上的击穿预防)信号的多个输入“与非”门。(STP_LS1)和(STP_LS2)信号可确保低侧晶体管驱动电路2220(见图22)在高侧晶体管2125接通时不与低侧晶体管2115(见图21)通信。此技术可用以避免击穿的可能性。其它实施例可包含用于(LS_UVLO)信号的“与非”门(类似于上文在图28中使用的“与非”门)。一个实施例可包含与最终下拉晶体管的栅极串联的关断延迟电阻器。此可用以确保在低侧晶体管2115关断之前关断引导晶体管。
在其它实施例中，低侧装置2103(见图21)还可包括可分别类似于如上文所论述的启动电路155、引导电容器充电电路157、屏蔽电容器160和UVLO电路227的启动电路2155、引导电容器充电电路2157、屏蔽电容器2160和UVLO电路2227。
高侧装置
现参考图29，更详细地说明高侧逻辑和控制电路2153和其与高侧晶体管驱动器2130相互作用的方式。在一些实施例中，高侧逻辑和控制电路2153可以上文在图15中所论述的高侧逻辑和控制电路153类似的方式操作。在其它实施例中，高侧逻辑和控制电路2153可以不同方式操作，如下文更详细地论述。
在一个实施例中，电平移位1接收器电路2910从在(PWM_HS)信号的低状态到高状态转变时接收接通脉冲的第一电平移位晶体管2203(见图22)接收(L_SHIFT1)信号，如上文所论述。作为响应，电平移位1接收器电路2910驱动上拉晶体管2960(例如，在一些实施例中，低电压增强型GaN晶体管)的栅极。在其它实施例中，上拉晶体管2960可接着将状态存储电容器2955电压上拉到接近关于开关节点(Vsw)2145电压的(Vdd_HS)的值。状态存储电容器2955上的电压可接着传送到高侧晶体管驱动器2130并传送到高侧晶体管栅极2127(见图21)的栅极上以接通高侧晶体管2125。在一些实施例中，状态存储电容器2955可以是经配置以响应于第一脉冲输入信号而改变状态并响应于第二脉冲输入信号而改变状态的锁存存储逻辑电路。在其它实施例中，状态存储电容器2955可被任何类型的锁存电路替换，例如但不限于RS触发器。
在另外的实施例中，在此时间期间，电平移位2接收器电路2920可将下拉晶体管2965(例如，在一些实施例中，低电压增强型GaN晶体管)维持于断开状态。这可切断状态存储电容器2955的任何放电路径。因此，在一些实施例中，状态存储电容器2955可具有相对小的充电时间常数和相对大的放电时间常数。
类似地，电平移位2接收器2920可从在(PWM_HS)信号的高状态到低状态转变时接收关断脉冲的第二电平移位晶体管2215(见图22)接收(L_SHIFT2)信号，如上文所论述。作为响应，电平移位2接收器电路2920驱动下拉晶体管2965(例如，在一些实施例中，低电压增强型GaN晶体管)的栅极。在其它实施例中，下拉晶体管2965可接着将状态存储电容器2955电压下拉(即，放电)到接近可因此通过高侧晶体管驱动器2130关断高侧晶体管2125的开关节点(Vsw)2145的值。
继续参考图29，第一屏蔽电容器2970和第二屏蔽电容器2975分别可从(L_SHIFT1)和(L_SHIFT2)节点连接，以有助于由于开关节点Vsw 2145(见图21)处的高dv/dt条件的错误触发。在其它实施例中，在(L_SHIFT1)和(L_SHIFT2)节点与开关节点(Vsw)2145(见图21)之间还可存在箝位二极管。这可确保开关节点(Vsw)2145(见图21)与(L_SHIFT1)与(L_SHIFT2)节点之间的电位差从不变得高于(Vth)。这可用以产生高侧晶体管2125(见图21)的相对快速的接通和关断。
现参考图30，更详细地说明电平移位1接收器2910。在一个实施例中，电平移位1接收器2910可包含向下电平移位器3005、第一反相器3010、第二反相器3015、第一缓冲器3020、第三反相器3025、第二缓冲器3030和第三缓冲器3135。在一些实施例中，电平移位1接收器2910使(L_SHIFT1)信号向下移位(即，调制)3*Vth的电压(例如，使用三个增强型晶体管，其中每个增强型晶体管可具有接近Vth的栅极到源极电压)。在其它实施例中，可使用更少或更多向下移位晶体管。
在其它实施例中，最后一个源极随耦器晶体管可跨越其栅极到其源极具有三二极管连接式晶体管箝位器。在一些实施例中，可使用此配置，这是因为其源极电压可仅高达(Vdd_HS)(即，这是因为其漏极连接到Vdd_HS)，而其栅极电压可高达V(L_SHIFT1)-2*Vth。因此，在一些实施例中，最终源极随耦器晶体管上的最大栅极到源极电压可大于技术的最大额定栅极到源极电压。
在其它实施例中，第一反相器3010还可具有用于高侧欠压锁定的使用由高侧UVLO电路2915产生的(UV_LS1)信号的“或非”门。在一个实施例中，电平移位1接收器2910(见图29)的输出可以是被传达到上拉晶体管2960(见图29)的栅极的(PU_FET)信号。此信号可具有从低状态下的0伏变成高状态下的(Vdd_HS)+(Vdd_HS-Vth)的电压。此电压可在接通脉冲的持续时间内保持接通。
现参考图31，更详细地说明电平移位2接收器2920。在一个实施例中，电平移位2接收器2920可类似于上文所论述的电平移位1接收器2910。在其它实施例中，电平移位2接收器2920可包含消隐脉冲产生器3105、向下电平移位器3110、第一反相器3115、第二反相器3120、第一缓冲器3125、第三反相器3130、第二缓冲器3135和第三缓冲器3140。在一个实施例中，除了3*Vth向下电平移位器3110和多个反相器/缓冲器级以外，还可使用消隐脉冲产生器3105。
在其它实施例中可以使用不同配置。在一些实施例中，当电平移位2接收器2920作为高侧晶体管2125(参见图21)断开以及消隐晶体管2940(参见图29)驱动起双重作用以得到较好dv/dt抗扰性时，此特定配置可为有用的。在一些实施例中，消隐脉冲产生器3105可与图17中所说明的电平移位2接收器1520相同。在一个实施例中，电平移位2接收器2920(见图29)可接收(L_SHIFT2)和(UV_LS2)信号，并作为响应而向下拉晶体管2965传输(PD_FET)信号。在其它实施例中，第一反相器3115可具有用于来自高侧UVLO电路2915(见图29)的(UV_LS2)信号的两输入“与非”门。
现参考图32，更详细地说明高侧UVLO电路2915。在一个实施例中，高侧UVLO电路2915可包含向下电平移位器3205和电阻器上拉反相器级3210。在一些实施例中，高侧UVLO电路2915可经配置以通过在引导电容器2110电压变得低于某一阈值时关断到高侧晶体管2125(见图21)的(HS_GATE)信号来防止电路故障。在一个实例实施例中，高侧UVLO电路2915被设计成在(V引导)减小到比开关节点(Vsw)2145电压高小于4*Vth的值时接合。在另一实施例中，向下电平移位器3205的输出可以是传输到第二电平移位接收器2920的(UV_LS2)信号，且电阻器上拉反相器级3210的输出可以是传输到第一电平移位接收器2910的(UV_LS1)信号。
如下文所论述，在一些实施例中，高侧UVLO电路2915可不同于上文分别在图14和18中所论述的半桥式电路100的高侧UVLO电路1415。在一个实施例中，(V引导)信号可向下移位3*Vth并经传送到电阻器上拉反相器级3210。在其它实施例中，因为电平移位2接收器电路2920(见图29)基于高侧晶体管2125(见图21)而控制关断过程，所以在电平移位2接收器电路2920的输入处直接应用到“与非”门的3*Vth向下移位输出将接合欠压锁定。
但是，在一些实施例中，因为引导电压可能过低，所以此电压也可保持上拉晶体管2960(见图29)接通。在一些实施例中，这会引起冲突。当电平移位2接收器电路2920(见图29)尝试保持高侧晶体管2125(见图21)时，电平移位1接收器电路2910可尝试接通高侧晶体管。为了避免此情形，一些实施例可使来自高侧UVLO电路2915(见图29)的3*Vth向下移位信号的输出反相，并将其发送到电平移位1接收器电路2910上的NOR输入。此可确保电平移位1接收器电路2910不干扰UVLO引发的关断过程。
现参考图33，更详细地说明高侧晶体管驱动器2130。在一个实施例中，高侧晶体管驱动器2130可包含第一反相器3305、第一缓冲器3310、第二反相器3315、第二缓冲器3320和第三缓冲器3325。在一些实施例中，高侧晶体管驱动器2130可以是比图1中所说明的半桥式电路100中使用的高侧晶体管驱动器130更基本的设计。在一个实施例中，高侧晶体管驱动器2130从状态存储电容器2955(见图29)接收(S_CAP)信号，并将对应驱动(HS_GATE)信号递送到高侧晶体管2125(见图21)。更具体地说，当(S_CAP)信号处于高状态下时，(HS_GATE)信号处于高状态下且反之亦然。
半桥式电路#2操作
半桥式电路2100(见图21)的以下操作序列仅用作示例，且可在不脱离本发明的情况下使用其它序列。现将同时参考图21、22和29。
在一个实施例中，当(PWM_LS)信号处于高状态时，低侧逻辑、控制和电平移位电路2150可向低侧晶体管驱动器2120发送高信号，低侧晶体管驱动器2120接着将所述信号传送到低侧晶体管2115以将其接通。这可将开关节点(Vsw)2145的电压设定为接近0伏。在另外的实施例中，当低侧晶体管2115接通时，它可以提供路径以供引导电容器2110充电。充电路径可具有高电压引导二极管和晶体管的并联组合。
在一些实施例中，引导晶体管驱动电路2225可向引导晶体管提供驱动信号(BOOTFET_DR)，引导晶体管提供低电阻路径以便为引导电容器2110充电。在一个实施例中，引导二极管可确保当不存在低侧栅极驱动信号(LS_GATE)时，在启动期间存在用于为引导电容器2110充电的路径。在此时间期间，(PWM_HS)信号应该处于低状态。如果(PWM_HS)信号在此时间期间无意中被接通，那么从低侧驱动器电路2220产生的(STP_HS)信号可阻止高侧晶体管2125接通。如果当(PWM_HS)信号接通时，(PWM_LS)信号被接通，那么分别从反相器/缓冲器2250和反相器2275产生的(STP_LS1)和(STP_LS2)信号将阻止低侧晶体管2115接通。此外，在一些实施例中，当(Vcc)或(Vdd_LS)下降到预定电压电平以下时，(LS_UVLO)信号可阻止低侧栅极2117和高侧栅极2127接通。
相反地，在一些实施例中，当(PWM_LS)信号处于低状态时，到低侧晶体管2115的(LS_GATE)信号也可处于低状态。在一些实施例中，在(PWM_LS)低信号和(PWM_HS)高信号转变之间的失效时间期间，依据功率流的方向，电感负载可促使高侧晶体管2125或低侧晶体管2115在同步整流器模式中接通。如果高侧晶体管2125在失效时间期间(例如，在升压模式中)接通，那么开关节点(Vsw)2145的电压可上升到接近(V+)2135(即，干线电压)。开关节点(Vsw)2145上的这一dv/dt条件可能会相对于开关节点将(L_SHIFT1)节点拉到低状态(即，由于电容耦合到接地)，从而可以接通高侧晶体管驱动器2130，引起高侧晶体管2125的意外传导。这一条件可消除失效时间，从而引发击穿。
在一些实施例中，这一条件可以通过使用消隐脉冲产生器2223感测低侧晶体管2115的关断瞬变并发送脉冲接通第二电平移位晶体管2205来阻止。这可将(L_SHIFT2)信号拉到低状态，(L_SHIFT2)信号可接着与电平移位2接收器电路2920通信以产生驱动消隐晶体管2940的消隐脉冲。在一个实施例中，消隐晶体管2940可充当阻止(L_SHIFT1)信号相对于开关节点(Vsw)2145变成低状态的上拉。
在另外的实施例中，在失效时间之后，当(PWM_HS)信号从低状态转变到高状态时，接通脉冲可以通过接通脉冲产生器2260产生。这可在短暂时间段内将(L_SHIFT1)节点电压拉低。在另外的实施例中，此信号可以通过电平移位1接收器电路2910反相，且短暂高信号将被发送到上拉晶体管2960，上拉晶体管2960将使状态存储电容器2955充电到高状态。这可在高侧晶体管驱动器2130的输入处产生对应的高信号，从而将接通高侧晶体管2125。开关节点(Vsw)2145的电压可保持接近(V+)2135(即，干线电压)。状态存储电容器2955的电压可在此时间期间保持处于高状态，因为不存在放电路径。
在又其它实施例中，在接通脉冲期间，引导电容器2110可通过第一电平移位晶体管2203放电。然而，因为时间段相对较短，所以引导电容器2110可能不会像它在第一电平移位晶体管2203在(PWM_HS)信号的整个持续时间期间接通的情况下那样多地放电(如同图1的半桥式电路100中的情况)。更确切地说，在一些实施例中，这可使得UVLO接合所处的开关频率的值相对于图1中的半桥式电路100较低。
在一些实施例中，当(PWM_HS)信号从高状态转变到低状态时，关断脉冲可以通过关断脉冲产生器2270产生。这可在短暂时间段内将(L_SHIFT2)节点电压拉低。此信号可以通过电平移位2接收器电路2920反相，且短暂高状态信号可被发送到下拉晶体管2965，下拉晶体管2965将使状态存储电容器2955放电到低状态。这将在高侧晶体管驱动器2130的输入处产生低信号，从而关断高侧晶体管2125。在另外的实施例中，状态存储电容器2955的电压可在此时间期间保持处于低状态，因为它不具有放电路径。
在一个实施例中，因为电路2100中的关断过程不涉及通过高值上拉电阻器对电平移位节点电容器进行充电，所以关断时间可以相对短于图1中的半桥式电路100。在另外的实施例中，高侧晶体管2125的接通和关断过程可以受大体上类似的电平移位晶体管2203、2205的接通控制，因此接通和关断传播延迟可为大体上类似的。这可产生不需要在图1中的半桥式电路100中同时使用的上拉触发电路和/或上拉晶体管的实施例。
ESD电路
现参考图34，在一些实施例中，一或多个引脚(即，从电子封装内的半导体装置到电子封装上的外部端子的连接)可采用静电放电(ESD)箝位电路来保护电路。以下实施例说明在本文中所公开的一或多个实施例以及可能需要ESD保护的其它实施例中可在一或多个引脚上使用的ESD箝位电路。在另外的实施例中，可以在基于GaN的装置上采用本文中所公开的ESD箝位电路。
说明静电放电(ESD)箝位电路3400的一个实施例。ESD箝位电路3400可具有采用一或多个由增强型晶体管制成的源极随耦器级3405的配置。每一源极随耦器级3405可具有连接到邻近源极随耦器级的源极3407的栅极3406。在图34中说明的实施例中，采用四个源极随耦器级3405，但是在其它实施例中，可使用更少或更多个源极随耦器级。电阻器3410耦合到源极随耦器级3405的源极3407。
ESD晶体管3415耦合到一或多个源极随耦器级3405，并且可配置成在暴露于过压脉冲时传导大于500mA的电流，如下文所论述。电阻器3410安置在ESD晶体管3415的源极3420和源极随耦器级3405的每一个源极3407之间。源极随耦器级3405的漏极3408连接到ESD晶体管3415的漏极3425。最后一个源极随耦器级的源极3407耦合到ESD晶体管3415的栅极3430。
在一个实施例中，ESD箝位电路3400的接通电压可以由源极随耦器级3405的总数设定。然而，因为最后一个源极随耦器级是具有特定漏极3408到源极3407电压和栅极3406到源极电压的晶体管，所以通过最终电阻器3410的电流可能相对较大，并且可能会跨ESD晶体管3415产生较大的栅极3430到源极3420电压。这一条件可产生相对较大的ESD电流能力，并且在一些实施例中，可产生相比于其它ESD电路配置有所改进的泄漏性能。
在另外的实施例中，ESD箝位电路3400在晶体管大小和电阻器值方面可具有多个自由度。在一些实施例中，能够使ESD箝位电路3400小于其它ESD电路配置。在其它实施例中，ESD箝位电路3400的性能可以通过在源极随耦器级3405越来越接近ESD晶体管3415时逐渐增加源极随耦器级3405的大小来改进。在另外的实施例中，例如，电阻器3410可以替换为耗尽型晶体管、参考电流吸收器或参考电流源。
现参考图35，说明类似于图34中的ESD箝位电路3400的实施例，但是ESD箝位电路3500可具有呈不同配置的电阻器，如下文更详细地论述。ESD箝位电路3500可具有采用一或多个由一或多个增强型晶体管制成的源极随耦器级3505的配置。每一源极随耦器级3505可具有连接到邻近源极随耦器级的源极3507的栅极3506。在图35中说明的实施例中，采用四个源极随耦器级3505，但是在其它实施例中，可使用更少或更多个源极随耦器级。电阻器3510耦合在邻近源极随耦器级3505的源极3507之间。ESD晶体管3515耦合到源极随耦器级3505，其中电阻器3510安置在ESD晶体管3515的源极3520和源极随耦器级3505的源极3507之间。源极随耦器级3505的漏极3508可以耦合在一起并耦合到ESD晶体管3515的漏极3525。
电子封装
现参考图36和37，在一些实施例中，一或多个半导体装置可以安置在一或多个电子封装中。可以使用多种封装配置和类型的电子封装，且它们在本公开的范围内。图36说明所谓的内有两个半导体装置的方形扁平无引脚电子封装的一个实例。
电子封装3600可具有封装基底3610，封装基底3610具有被一或多个端子3620围绕的一或多个裸片垫3615。在一些实施例中，封装基底3610可包括引线框架，而在其它实施例中，它可包括有机印刷电路板、陶瓷电路或另一种材料。
在图36中所描绘的实施例中，第一装置3620安装到第一裸片垫3615上，且第二装置3625安装到第二裸片垫3627上。在另一个实施例中，第一装置3620和第二装置3625中的一或多个可以分别安装在安装到封装基底3610上的绝缘体(未示出)上。在一个实施例中，绝缘体可以是陶瓷或其它不导电材料。第一装置3620和第二装置3625分别利用焊线3630或任何其它类型的电互连件(例如可用于倒装芯片应用的倒装芯片凸块或柱)电耦合到端子3640。焊线3630可在装置接合垫3635到端子3640之间延伸，在一些情况下，可在装置接合垫3635到裸片垫3615、3627之间延伸，且在其它情况下，可在装置接合垫3635到邻近装置上的装置接合垫3635之间延伸。
现参考图37，示出电子封装3600的等角视图。端子3640及裸片附接垫3615和3627可以安置在外部表面上，且经配置以附接到印刷电路板或其它装置上。在另外的实施例中，端子3640及裸片附接垫3615和3627可以仅在电子封装3600的内部内使用，且其它连接可以安置在电子封装的外部上。更确切地说，一些实施例可具有内部电气布线，且在内部和外部连接之间可能不存在一对一的关系。
在另外的实施例中，第一装置3620和第二装置3625(见图36)和封装基底3610的顶表面可以由例如模制化合物的不导电材料包封。可使用多种其它电子封装，例如但不限于SOIC、DIPS、MCM等等。另外，在一些实施例中，每一装置可以在单独的电子封装中，而其它实施例可使两个或更多个电子装置在单个封装内。其它实施例可使一或多个无源装置在一或多个电子封装内。
图38是替代性高侧控制电路3800的实施例的示意图。控制电路3800包含接收器3810、电平移位3820、逻辑块3830、锁存器3840和HS UVLO 3850。高侧控制电路3800是例如图1的高侧逻辑和控制电路153的实施例。控制电路3800连接到电源电压节点V引导和Vdd_hs。此外，控制电路3800连接到作为接地参考的Vsw。基于所说明的IN和RESET1和RESET2输入处的信号，控制电路3800在所说明的OUT输出处产生输出信号。响应于输出信号，例如图1中所说明的HS驱动器130的驱动电路控制例如图1中所说明的高侧功率晶体管125的功率晶体管的传导状态。
在中所说明的IN输入处，控制电路3800经配置以从电平移位信号产生器接收电平移位信号。电平移位信号可包含负脉冲，其中脉冲的前沿(下降沿)使得控制电路3800在所说明的OUT输出处产生致使功率晶体管传导的电压电平，并且其中脉冲的后沿(上升沿)使得控制电路3800在所说明的OUT输出处产生致使功率晶体管不传导的电压电平。
另外，在一些实施例中，响应于所说明的RESET1和RESET2输入处的复位信号，控制电路3800可经配置以在所说明的OUT输出处产生使得不论在所说明的IN输入处接收到的电平移位信号如何功率晶体管都不改变传导性状态的电压电平。
此外，在一些实施例中，控制电路3800使得功率晶体管在Vboot电压小于大于Vsw输出节点处的电压的阈值时不传导。
接收器3810包含电流源，所述电流源经配置以向IN输入提供电流，使得电平移位信号产生器和电流源合作产生电平移位信号。电流源将电平移位信号的电压驱动到V引导或接近V引导，且电平移位信号产生器有条件地将电平移位信号的电压驱动到接地电压或接近接地电压。接收器3810经配置以根据电平移位信号产生器是否正在将电平移位信号的电压驱动到接地电压或接近接地电压而在它的输出OUT处产生相对应的电压。
在一些实施例中，接收器3810还经配置以响应于在RESET1输入处接收到的复位信号而将电平移位信号的电压驱动到V引导或接近V引导。
在电平移位3820的输入IN处，电平移位3820接收接收器3810在接收器3810的输出处产生的电压。响应于接收到的电压的改变，其中接收到的电压的改变与电平移位信号的改变对应，电平移位3820基于接收到的电压的改变而在电平移位3820的输出处产生电压。
在一些实施例中，电平移位3820还经配置以响应于在RESET2输入处接收到的复位信号且不论在电平移位3820的输入IN处接收到的电压的状态或状态改变如何而将电平移位3820的输出处的电压驱动到预定电压状态。
在逻辑块3830的输入IN处，逻辑块3830接收电平移位3820在电平移位3820的输出处产生的电压。响应于接收到的电压，逻辑块3830基于接收到的电压而在逻辑块3830的输出处产生锁存器3840的电压，其中在逻辑块3830的输出处产生的电压与电平移位3820在电平移位3820的输出处产生的电压对应，并且因此与电平移位信号的状态改变对应。
在一些实施例中，逻辑块3830还配置成响应于在UVLO输入处接收到的UVLO信号，不论电平移位3820在电平移位3820的输出处产生的电压的状态或状态改变如何，并且因此不论电平移位信号的状态或状态改变如何而将逻辑块3830的输出处的电压驱动到锁存器3840的预定电压状态。锁存器3840的预定电压状态使得锁存器3840在它的Q输出处产生致使功率晶体管不传导的输出电压。
当V引导电压小于大于Vsw输出节点处的电压的阈值时，HS UVLO 3850产生UVLO信号。当V引导电压大于大于Vsw输出节点处的电压的阈值时，HS UVLO 3850不产生UVLO信号。HS UVLO 3850可具有与图18的UVLO电路1415相同或类似的特性、特征、组件和/或功能性。
在锁存器3840的输入S和R处，锁存器3840接收逻辑块3830在逻辑块3830的输出处产生的电压。锁存器3840可以是所属领域的技术人员已知的任何S/R锁存器。响应于接收到的电压，锁存器3840基于接收到的电压而在锁存器3840的输出处产生电压，其中在锁存器3840的输出处产生的电压与逻辑块3830在逻辑块3830的输出处产生的电压对应，并且因此与电平移位信号的状态改变对应。
例如，响应于电平移位信号的状态被驱动到接地电压或接近接地电压，锁存器3840可在锁存器3840的输出处产生致使功率晶体管接通的电压，且响应于电平移位信号的状态被驱动到V引导的电压或接近V引导的电压，锁存器3840可在锁存器3840的输出处产生致使功率晶体管关断的电压。
图39是接收器3900的示意图，接收器3900是图38的接收器3810的实施例。接收器3900包含电流源3910、复位晶体管3920和箝位器3930，它们在连接到节点V引导的功率节点Vb和同时标记为IN和OUT的节点之间并联连接。
电流源3910经配置以将电流从功率节点Vb传导到IN和OUT节点。电流源3910可包含无源电阻器、二极管连接式晶体管、电流源或经配置以将电流从功率节点Vb提供到IN和OUT节点的另一电路或电路元件。
当与IN和OUT节点处的电平移位信号产生器连接时，当电平移位信号产生器吸收电流时，电平移位信号产生器将IN和OUT节点处的电压拉低到接地电压或接近接地电压。当电平移位信号产生器不吸收电流时，电流源3910将IN和OUT节点处的电压拉高到功率节点Vb处的电压或接近所述电压。
当将RESET输入驱动到功率节点Vb处的电压时，复位晶体管3920将IN和OUT节点处的电压驱动高到功率节点Vb处的电压或接近所述电压，而不论电平移位信号产生器是否吸收电流。可替代地使用提供类似功能的其它电路。
箝位器3930经配置以在功率节点Vb和IN和OUT节点之间有条件地提供低电阻路径。例如，如果功率节点Vb和IN和OUT节点之间的电压超过阈值，那么箝位器3930可在功率节点Vb和IN和OUT节点之间提供低电阻路径，以便大体上防止功率节点Vb和IN和OUT节点之间的电压进一步增加。在一些实施例中，箝位器3930包含背靠背的齐纳(Zener)二极管，每一齐纳二极管具有与功率节点Vb和IN和OUT节点之间的所要最大电压差对应的击穿电压。可以另外地或替代地使用其它箝位电路。
图40是电平移位4000的示意图，电平移位4000是图38的电平移位3820的实施例。电平移位4000包含电流源4010、复位晶体管4020、箝位器4030，它们在连接到接收器的输出节点的输入节点IN和输出节点OUT之间并联连接。电平移位4000还包含电平移位电容器4040。
电流源4010经配置以在输出节点OUT节点和Vsw之间双向传导电流。电流源4010可包含无源电阻器、一对二极管连接式晶体管、一对电流源或经配置以在输出节点OUT节点和Vsw之间双向提供电流的一或多个其它电路或电路元件。
电平移位电容器4040经配置以将输入节点IN处的电压改变耦合到输出节点OUT。在输出节点OUT处的电压处于或大体上处于Vsw的电压的情况下，响应于输入节点IN处的电压的负转变，输出节点OUT处的电压由于电平移位电容器4040而从Vsw的电压减小。一旦输入节点IN处的负电压转变结束，电流源4010就根据Vsw处的电压向输出节点OUT提供电流，直到输出节点OUT处的电压返回到Vsw的电压为止。因此，响应于输入节点IN处的电压的负转变，电平移位4000在输出节点OUT处从Vsw的电压产生负电压尖峰。
类似地，在输出节点OUT处的电压处于或大体上处于Vsw的电压的情况下，响应于输入节点IN处的电压的正转变，输出节点OUT处的电压由于电平移位电容器4040而从Vsw的电压增加。一旦输入节点IN处的正电压转变结束，电流源4010就将电流从输出节点OUT提供到Vsw，直到输出节点OUT处的电压返回到Vsw的电压为止。因此，响应于输入节点IN处的电压的正转变，电平移位4000在输出节点OUT处从Vsw的电压产生正电压尖峰。
当RESET输入驱动到功率节点Vb处的电压时，复位晶体管4020将输出节点OUT处的电压驱动到Vsw的电压或接近Vsw的电压，例如，而不论输入节点IN处的电压中的转变如何。
箝位器4030经配置以在输出节点OUT和Vsw之间有条件地提供低电阻路径。例如，如果输出节点OUT和Vsw之间的电压超过阈值，那么箝位器4030可在输出节点OUT和Vsw之间提供低电阻路径，以便大体上防止输出节点OUT和Vsw之间的电压进一步增加。在一些实施例中，箝位器4030包含背靠背的齐纳二极管，每一齐纳二极管具有与输出节点OUT和Vsw之间的所要最大电压差对应的击穿电压。可以另外地或替代地使用其它箝位电路。
图41是逻辑块4100的示意图，逻辑块4100是图38的逻辑块3830的实施例。逻辑块4100包含电流源4110、晶体管4120、或非门4130以及或门4140。
当UVLO节点处的电压为低时，响应于输入节点IN处的Vsw处的电压的负尖峰，或门4140不进行任何动作，且晶体管4120变成传导，使得晶体管4120的漏极处的电压从Vdd的电压下降到低于或非门4130的阈值电压的电压。当UVLO输入为低时，响应于晶体管4120的漏极处的减小的电压，或非门4130使输出OUTS处的电压变高到Vdd的电压。一旦输入节点IN处的负电压尖峰结束，晶体管4120就不传导，且电流源4110将晶体管4120的漏极处的电压驱动到大于或非门4130的阈值电压的电平。响应于晶体管4120的漏极处的增加的电压，或非门4130使输出OUTS变低到Vsw的电压。因此，响应于输入节点IN处的Vsw处的电压的负尖峰，逻辑块4100在输出OUTS处引发正电压脉冲。
当UVLO节点处的电压为低时，响应于输入节点IN处的Vsw处的电压的正尖峰，晶体管4120保持不传导，且或门4140使输出OUTR处的电压变高。一旦输入节点IN处的正电压尖峰结束，或门4140就使输出OUTR变低。因此，响应于输入节点IN处的Vsw处的电压的正尖峰，逻辑块4100在输出OUTR处引发正电压脉冲。
图42是说明图38的高侧控制电路3800的各种信号的波形的波形图，所述高侧控制电路操作为接收器3900作为接收器3810，电平移位4000作为电平移位3820，且逻辑块4100作为逻辑块3830，同时RESET和UVLO信号均为低。
参考图38和42，在时间T1，响应于电平移位信号产生器吸收来源于接收器3810的电流，接收器3810的输入IN处的电压从节点V引导处的电压减小。在此实施例中，接收器3810的输入IN处的电压与电平移位3820的输入IN处的电压相同。
响应于电平移位3820的输入IN处的电压的负转变，电平移位3820在逻辑块3830的输入IN处产生负电压尖峰。
响应于逻辑块3830的输入IN处的负电压尖峰，逻辑块3830在锁存器3840的S输入处产生正电压脉冲。
响应于锁存器3840的S输入处的正电压脉冲，锁存器3840使锁存器3840的输出变高。例如，可以将锁存器3840的输出用作经配置以驱动功率晶体管的驱动器电路的输入，其中锁存器3840的高输出致使驱动器将功率晶体管变成传导。
在时间T2，响应于电平移位信号产生器停止吸收电流，接收器3810使接收器3810的输入IN处的电压返回到节点V引导处的电压。在此实施例中，接收器3810的输入IN处的电压与电平移位3820的输入IN处的电压相同。
响应于电平移位3820的输入IN处的电压的正转变，电平移位3820在逻辑块3830的输入IN处产生正电压尖峰。
响应于逻辑块3830的输入IN处的正电压尖峰，逻辑块3830在锁存器3840的R输入处产生正电压脉冲。
响应于锁存器3840的R输入处的正电压脉冲，锁存器3840使锁存器3840的输出变低。当用作经配置以驱动功率晶体管的驱动器电路的输入时，锁存器3840的低输出使得驱动器将功率晶体管变成不传导。
图43是接收器4300的示意图，接收器4300是图38的接收器3810的实施例。接收器4300包含电流源4310、复位晶体管4320和箝位器4330，它们在连接到节点V引导的功率节点Vb和输入节点IN之间并联连接。电流源4310、复位晶体管4320和箝位器4330分别具有与电流源3910、复位晶体管3920和箝位器3930类似或相同的特性，这在本文中其它地方参考接收器3900所论述。
接收器4300还包含反相器4340、齐纳二极管4350、电流源4360和旁路电容器4370。
电流源4310经配置以将电流从功率节点Vb传导到输入节点IN。电流源4310可包含无源电阻器、二极管连接式晶体管、电流源或经配置以将电流从功率节点Vb提供到输入节点IN的另一电路或电路元件。
当与输入节点IN处的电平移位信号产生器连接时，当电平移位信号产生器吸收电流时，电平移位信号产生器将输入节点IN处的电压拉低到接地电压或接近接地电压。当电平移位信号产生器不吸收电流时，电流源4310将输入节点IN处的电压拉高到功率节点Vb处的电压或接近所述电压。
当将RESET输入驱动到功率节点Vb处的电压时，复位晶体管4320将输入节点IN处的电压驱动高到功率节点Vb处的电压或接近所述电压，而不论电平移位信号产生器是否吸收电流。可替代地使用提供类似功能的其它电路。
箝位器4330经配置以在功率节点Vb和输入节点IN之间有条件地提供低电阻路径。例如，如果功率节点Vb和输入节点IN之间的电压超过阈值，那么箝位器4330可在功率节点Vb和输入节点IN之间提供低电阻路径，以便大体上阻止功率节点Vb和输入节点IN之间的电压进一步增加。在一些实施例中，箝位器4330包含背靠背的齐纳二极管，每一齐纳二极管具有与功率节点Vb和输入节点IN之间的所要最大电压差对应的击穿电压。可以另外地或替代地使用其它箝位电路。
如所说明，齐纳二极管4350、电流源4360和旁路电容器4370连接在功率节点Vb和开关节点Vsw之间。齐纳二极管4350、电流源4360和旁路电容器4370在节点VMID处合作产生电压，其中节点VMID处的电压在功率节点Vb处的电压和开关节点Vsw处的电压之间。此外，节点VMID处的电压大体上由功率节点Vb处的电压和齐纳二极管4350的击穿电压确定，且大体上等于功率节点Vb处的电压减去齐纳二极管4350的击穿电压。
电流源4360吸收通向节点Vsw的电流，并且可具有与本文中论述的其它电流源类似或相同的特性。至少部分地因为电流源4360吸收到节点Vsw的电流，节点VMID处的电压保持大体上处于功率节点Vb处的电压减去齐纳二极管4350的击穿电压。
通过响应于例如由反相器4340和任何其它噪声耦合源的开关导致的功率节点Vb与节点Vsw之间的电流改变而发出并吸收电荷，旁路电容器4370有助于将节点VMID处的电压保持大体上处于功率节点Vb处的电压减齐纳二极管4350的击穿电压。
反相器4340具有连接到功率节点Vb的功率端子和连接到节点VMID的接地端子。因此，当输入IN处的电压大于输入阈值时，输出OUT处的电压约为节点VMID处的电压。类似地，当输入IN处的电压小于输入阈值时，输出OUT处的电压约为功率节点Vb处的电压。反相器4340的输入阈值在功率节点Vb处的电压和节点VMID处的电压之间。例如，反相器4340的输入阈值可约为功率节点Vb处的电压和节点VMID处的电压之间的中点。
在一些实施例中，使用的是非反相缓冲器，而不是反相器4340。非反相缓冲器可具有与参考反相器4340论述的那些类似或相同的关于输入阈值的特性。
因此，相比于反相器4340的输入阈值，接收器4300的输出节点OUT处的电压取决于接收器4300的输入节点IN处的电压，其中反相器4340的输入阈值取决于反相器4340的结构、齐纳二极管4350的击穿电压和功率节点Vb处的电压。因此，在操作期间，反相器4340的阈值电压随着功率节点Vb处的电压而改变。
图44是逻辑块4400的示意图，逻辑块4400是图38的逻辑块3830的实施例。逻辑块4400包含电流源4410、晶体管4420、或门4430、反相器4435、或非门4440和反相器4445。
当UVLO节点处的电压为低时，响应于输入节点IN处的Vsw处的电压的正尖峰，晶体管4420保持不传导，且反相器4445和或非门4440使输出OUTS处的电压变高。一旦输入节点IN处的正电压尖峰结束，反相器4445和或非门4440就使输出OUTS变低。因此，响应于输入节点IN处的Vsw处的电压的正尖峰，逻辑块4400在输出OUTS处引发正电压脉冲。
当UVLO节点处的电压为低时，响应于输入节点IN处的Vsw处的电压的负尖峰，反相器4445和或非门4440不进行任何动作，且晶体管4420变成传导，使得晶体管4420的漏极处的电压从Vdd的电压下降到低于反相器4435的阈值电压的电压。当UVLO输入为低时，响应于晶体管4420的漏极处的减小的电压，反相器4435和或门4430使输出OUTR处的电压变高到Vdd的电压。一旦输入节点IN处的负电压尖峰结束，晶体管4420就不传导，且电流源4410将晶体管4420的漏极处的电压驱动到大于反相器4435的阈值电压的电平。响应于晶体管4420的漏极处的增加的电压，反相器4435和或门4430使输出OUTR变低到Vsw的电压。因此，响应于输入节点IN处的Vsw处的电压的负尖峰，逻辑块4400在输出OUTR处引发正电压脉冲。
图45是说明图38的高侧控制电路3800的各种信号的波形的波形图，所述高侧控制电路操作为接收器4300作为接收器3810，电平移位4000作为电平移位3820，且逻辑块4400作为逻辑块3830，同时RESET1、RESET2和UVLO信号均为低。
参考图38和45，在时间T1，响应于电平移位信号产生器吸收来源于接收器3810的电流，接收器3810的输入IN处的电压从节点V引导处的电压减小。
响应于接收器3810的输入IN处的电压减小，3810的反相器致使电平移位3820的输入IN处的电压从功率节点V引导处的电压转变到功率节点V引导处的电压。
响应于电平移位3820的输入IN处的电压的正转变，电平移位3820在逻辑块3830的输入IN处产生正电压尖峰。
响应于逻辑块3830的输入IN处的正电压尖峰，逻辑块3830在锁存器3840的S输入处产生正电压脉冲。
响应于锁存器3840的S输入处的正电压脉冲，锁存器3840使锁存器3840的输出变高。例如，可以将锁存器3840的输出用作经配置以驱动功率晶体管的驱动器电路的输入，其中锁存器3840的高输出致使驱动器将功率晶体管变成传导。
在时间T2，响应于电平移位信号产生器停止吸收电流，接收器3810使接收器3810的输入IN处的电压返回到节点V引导处的电压。
响应于接收器3810的输入IN处的电压增加，3810的反相器致使电平移位3820的输入IN处的电压从功率节点V引导处的电压转变到节点VMID处的电压。
响应于电平移位3820的输入IN处的电压的负转变，电平移位3820在逻辑块3830的输入IN处产生负电压尖峰。
响应于逻辑块3830的输入IN处的负电压尖峰，逻辑块3830在锁存器3840的R输入处产生正电压脉冲。
响应于锁存器3840的R输入处的正电压脉冲，锁存器3840使锁存器3840的输出变低。当用作经配置以驱动功率晶体管的驱动器电路的输入时，锁存器3840的低输出使得驱动器将功率晶体管变成不传导。
图46是说明图38的高侧控制电路3800的各种信号的波形的波形图，所述高侧控制电路操作为接收器4300作为接收器3810(具有非反相缓冲器，而不是反相器4340)，电平移位4000作为电平移位3820，且逻辑块4100作为逻辑块3830，同时RESET1、RESET2和UVLO信号为低。
参考图38和46，在时间T1，响应于电平移位信号产生器吸收来源于接收器3810的电流，接收器3810的输入IN处的电压从节点V引导处的电压减小。在此实施例中，由于非反相缓冲器，接收器3810的输入IN处的电压具有与电平移位3820的输入IN处的电压相同的极性。
响应于电平移位3820的输入IN处的电压的负转变，电平移位3820在逻辑块3830的输入IN处产生负电压尖峰。
响应于逻辑块3830的输入IN处的负电压尖峰，逻辑块3830在锁存器3840的S输入处产生正电压脉冲。
响应于锁存器3840的S输入处的正电压脉冲，锁存器3840使锁存器3840的输出变高。例如，可以将锁存器3840的输出用作经配置以驱动功率晶体管的驱动器电路的输入，其中锁存器3840的高输出致使驱动器将功率晶体管变成传导。
在时间T2，响应于电平移位信号产生器停止吸收电流，接收器3810使接收器3810的输入IN处的电压返回到节点V引导处的电压。在此实施例中，由于非反相缓冲器，接收器3810的输入IN处的电压具有与电平移位3820的输入IN处的电压相同的极性。
响应于电平移位3820的输入IN处的电压的正转变，电平移位3820在逻辑块3830的输入IN处产生正电压尖峰。
响应于逻辑块3830的输入IN处的正电压尖峰，逻辑块3830在锁存器3840的R输入处产生正电压脉冲。
响应于锁存器3840的R输入处的正电压脉冲，锁存器3840使锁存器3840的输出变低。当用作经配置以驱动功率晶体管的驱动器电路的输入时，锁存器3840的低输出使得驱动器将功率晶体管变成不传导。
图47是替代性高侧控制电路4700的实施例的示意图。控制电路4700包含接收器4710-A和4710-B、电平移位4720-A和4720-B、逻辑块4730-A和4730-B、锁存器4740和HSUVLO 4750。例如，高侧控制电路4700是图1的高侧逻辑和控制电路153的实施例。控制电路4700连接到电源电压节点V引导和Vdd_hs。此外，控制电路4700连接到作为接地参考的Vsw。基于所说明的INA、INB、RESET1-A、RESET2-A、RESET1-B和RESET2-B输入处的信号，控制电路4700在所说明的OUT输出处产生输出信号。响应于输出信号，例如图1中所说明的HS驱动器130的驱动电路控制例如图1中所说明的高侧功率晶体管125的功率晶体管的传导状态。
在所说明的INA和INB输入处，控制电路4700经配置以从电平移位信号产生器接收电平移位信号。电平移位信号可包含负脉冲，其中INA输入处的脉冲的前沿(下降沿)使得控制电路4700在所说明的OUT输出处产生致使功率晶体管传导的电压电平，并且其中INB输入处的脉冲的前沿(下降沿)使得控制电路4700在所说明的OUT输出处产生致使功率晶体管不传导的电压电平。
此外，在一些实施例中，响应于所说明的RESET1-A、RESET2-A、RESET1-B和RESET2-B输入处的复位信号，控制电路4700可经配置以在所说明的OUT输出处产生使得功率晶体管不管在所说明的INA和INB输入处接收到的电平移位信号如何都维持它的传导性状态的电压电平。例如，OUT输出的低到高转变可以被感测到，并用于使RESET1-B和RESET2-B输入变高，以暂时性地防止止锁存器4740的R输入中出现非所要正脉冲。类似地，OUT输出中的高到低转变可以被感测到，并用于使RESET1-A和RESET2-A输入变高，以暂时性地防止锁存器4740的S输入中出现非所要正脉冲。
此外，在一些实施例中，控制电路4700使得功率晶体管在V引导电压小于大于Vsw输出节点处的电压的阈值时不传导。
接收器4710-A和4710-B各自包含电流源，所述电流源经配置以向相应的IN(A或B)输入提供电流，使得电平移位信号产生器和电流源合作产生接收器4710-A和4710-B的电平移位信号。电流源将相应电平移位信号的电压驱动到V引导或接近V引导，并且电平移位信号产生器有条件地将电平移位信号的电压驱动到接地电压或接近接地电压。接收器4710-A和4710-B分别经配置以根据电平移位信号产生器是否正在将对应电平移位信号的电压驱动到接地电压或接近接地电压而在它们的输出OUT处产生相对应的电压。
在一些实施例中，接收器4710-A和4710-B还各自经配置以响应于在RESET输入处接收到的复位信号而将对应电平移位信号的电压驱动到V引导或接近V引导。
在一些实施例中，接收器4710-A和4710-B各自与图43中所说明的接收器4300类似或相同。
在电平移位4720-A和4720-B的IN输入处，电平移位4720-A和4720-B分别在它们的相应输出处接收由接收器4710-A和4710-B产生的电压。响应于接收到的电压的改变，其中接收到的电压的改变与电平移位信号的改变对应，电平移位4720-A和4720-B分别基于接收到的电压的改变而在它们的输出OUT处产生电压。
在一些实施例中，电平移位4720-A和4720-B还分别经配置以响应于在RESET输入处接收到的复位信号且不论在电平移位4720-A和4720-B的相应输入IN处接收到的电压的状态或状态改变如何而将其输出处的电压驱动到预定电压状态。
在一些实施例中，电平移位4720-A和4720-B各自与图40中所说明的电平移位4000类似或相同。
在逻辑块4730-A的输入IN处，逻辑块4730-A接收电平移位4720-A在电平移位4720-A的输出处产生的电压。响应于接收到的电压，逻辑块4730-A基于接收到的电压而在逻辑块4730-A的输出处产生锁存器4740的S输入的电压，其中在逻辑块4730-A的输出处产生的电压与电平移位4720-A在电平移位4720-A的输出处产生的电压对应，并且因此与输入INA处的电平移位信号的状态改变对应。
在一些实施例中，逻辑块4730-A还配置成响应于在UVLO输入处接收到的UVLO信号，不论电平移位4720-A在电平移位4720-A的输出处产生的电压的状态或状态改变如何，并且因此不论输入INA处的电平移位信号的状态或状态改变如何而将逻辑块4730-A的输出处的电压驱动到锁存器4740的S输入的预定电压状态。锁存器4740的S输入的预定电压状态允许锁存器4740在它的Q输出处产生致使功率晶体管不传导的输出电压。
在逻辑块4730-B的输入IN处，逻辑块4730-B接收电平移位4720-B在电平移位4720-B的输出处产生的电压。响应于接收到的电压，逻辑块4730-B基于接收到的电压而在逻辑块4730-B的输出处产生锁存器4740的R输入的电压，其中在逻辑块4730-B的输出处产生的电压与电平移位4720-B在电平移位4720-B的输出处产生的电压对应，并且因此与输入INB处的电平移位信号的状态改变对应。
在一些实施例中，逻辑块4730-B还配置成响应于在UVLO输入处接收到的UVLO信号，不论电平移位4720-B在电平移位4720-B的输出处产生的电压的状态或状态改变如何，并且因此不论输入INB处的电平移位信号的状态或状态改变如何而将逻辑块4730-B的输出处的电压驱动到锁存器4740的R输入的预定电压状态。锁存器4740的R输入的预定电压状态使得锁存器4740在它的Q输出处产生致使功率晶体管不传导的输出电压。
当V引导电压小于大于Vsw输出节点处的电压的阈值时，HS UVLO 4750产生UVLO信号。当V引导电压大于大于Vsw输出节点处的电压的阈值时，HS UVLO 4750不产生UVLO信号。HS UVLO 4750可具有与图18的UVLO电路1415相同或类似的特性、特征、组件和/或功能性。
在锁存器4740的输入S和R处，锁存器4740接收逻辑块4730-A和4730-B在逻辑块4730-A和4730-B的输出处产生的电压。锁存器4740可以是所属领域的技术人员已知的任何S/R锁存器。响应于接收到的电压，锁存器4740基于接收到的电压而在锁存器4740的输出处产生电压，其中在锁存器4740的输出处产生的电压与逻辑块4730-A和4730-B在逻辑块4730-A和4730-B的输出处产生的电压对应，并且因此与电平移位信号的状态改变对应。
例如，响应于INA处的电平移位信号的状态被驱动到接地电压或接近接地电压，锁存器4740可在锁存器4740的输出处产生致使功率晶体管接通的电压，且响应于INB处的电平移位信号的状态被驱动到接地电压或接近接地电压，锁存器4740可在锁存器4740的输出处产生致使功率晶体管关断的电压。
图48A和48B分别是逻辑块电路4800-1和4800-2的示意图。逻辑块电路4800-1和4800-2可用于图47的高侧控制电路。例如，逻辑块电路4800-1和4800-2可用作图47的高侧控制电路中的逻辑块4730-A。尽管实施于逻辑块电路4800-1和4800-2中的逻辑功能是相同的，但是物理实施方案是不同的。
图49A和49B分别是逻辑块电路4900-1和4900-2的示意图。逻辑块电路4900-1和4900-2可用于图47的高侧控制电路。例如，逻辑块电路4900-1和4900-2可用作图47的高侧控制电路中的逻辑块4730-B。尽管实施于逻辑块电路4900-1和4900-2中的逻辑功能是相同的，但是物理实施方案是不同的。
在图47的高侧控制电路的一些实施例中，重要的是从输入INA到锁存器4740的S输入的信号传播延迟路径匹配从输入INB到锁存器4740的R输入的信号传播延迟路径。在此类实施例中，可能有利的是将逻辑块电路4800-1用作逻辑块4730-A并将逻辑块电路4900-1用作逻辑块4730-B来匹配信号传播延迟。类似地，作为替代方案，可能有利的是将逻辑块电路4800-2用作逻辑块4730-A并将逻辑块电路4900-2用作逻辑块4730-B来匹配信号传播延迟。
图50是说明图47的高侧控制电路4700的各种信号的波形的波形图，所述高侧控制电路操作为接收器4300的示例作为接收器4710-A和4710-B，电平移位4000的示例作为电平移位4720-A和4720-B，逻辑块4800-1和4800-2中的任一个作为逻辑块4730-A，且逻辑块4900-1和4900-2中的任一个作为逻辑块4730-B，同时RESET和UVLO信号均为低。
参考图47和50，在时间T1，响应于电平移位信号产生器暂时吸收来源于接收器4710-A的电流，输入INA处的电压经历来自节点V引导处的电压的负脉冲。
响应于处于输入INA处的电压的负脉冲，接收器4710-A在电平移位电路4720-A的输入IN处产生正脉冲。
响应于处于电平移位4720-A的输入IN处的电压的正脉冲，电平移位4720-A在逻辑块4730-A的输入IN处产生正脉冲。
响应于处于逻辑块4730-A的输入IN处的电压的正脉冲，逻辑块4730-A在锁存器4740的S输入处产生正电压脉冲。
响应于锁存器4740的S输入处的正电压脉冲，锁存器4740使锁存器4740的输出变高。例如，可以将锁存器4740的输出用作经配置以驱动功率晶体管的驱动器电路的输入，其中锁存器4740的高输出致使驱动器将功率晶体管变成传导。
在时间T2，响应于电平移位信号产生器暂时吸收来源于接收器4710-B的电流，输入INB处的电压经历来自节点V引导处的电压的负脉冲。
响应于处于输入INB处的电压的负脉冲，接收器4710-B在电平移位电路4720-B的输入IN处产生正脉冲。
响应于处于电平移位4720-B的输入IN处的电压的正脉冲，电平移位4720-B在逻辑块4730-B的输入IN处产生正脉冲。
响应于处于逻辑块4730-B的输入IN处的电压的正脉冲，逻辑块4730-B在锁存器4740的R输入处产生正电压脉冲。
响应于锁存器4740的R输入处的正电压脉冲，锁存器4740使锁存器4740的输出变低。当用作经配置以驱动功率晶体管的驱动器电路的输入时，锁存器4740的低输出使得驱动器将功率晶体管变成不传导。
在替代实施例中，高侧控制电路可类似于图47的高侧控制电路4700，其中逻辑块电路4730-A和4730-B替换为替代缓冲区，且锁存器4740替换为具有S输入及第一和第二R输入的替代锁存器。替代缓冲区具有分别连接到电平移位4720-A和4720-B的输出的输入，并且具有分别连接到替代锁存器的S输入和第一R输入的输出。此外，替代锁存器的第二R输入连接到通过HS UVLO 4750产生的UVLO信号。在一些实施例中，替代缓冲区被省略，且电平移位4720-A和4720-B直接驱动替代锁存器的S输入和第一R输入。
高侧控制电路可能容易出现不当操作，因为Vsw输出节点处的电压会出现高摆动速率改变。例如，因为高侧控制电路的电路系统的功率节点和其它节点可能无法极佳地跟踪Vsw输出节点处的电压的改变，所以高侧控制电路系统的逻辑阈值相对于信号节点的电压可能会移位，使得高侧控制电路系统的逻辑状态可能会出现不当改变。
图51是替代性高侧控制电路5100的实施例的示意图，高侧控制电路5100包含接收器输入复位电路5160。高侧控制电路5100在其它方面与上文所论述的高侧控制电路4700类似或相同。
接收器输入复位电路5160经配置以感测例如由Vsw节点处的电压的高摆动速率改变导致的错误条件。在此实施例中，感测到的错误条件可以是电平移位电路4720-A和4720-B两者的输出均为有源的。例如，在操作期间，输入INA和INB处的电压可能会因为Vsw输出节点的电压的高摆动速率改变而变低，Vsw输出节点的电压的高摆动速率改变例如是因为由连接到Vsw输出节点的谐振电路造成的Vsw输出节点处的再循环电流。输入INA和INB处的电压变低可使得电平移位电路4720-A和4720-B的输出变高。在一些实施例中，感测到的错误条件可以是输入INA和INB处的电压均为低。在一些实施例中，感测到的错误条件可以是接收器5110-A和5110-B两者的输出均为有源的，或逻辑块电路5130-A和5130-B两者的输出均为有源的。
接收器输入复位电路5160经配置以感测错误条件，并产生使输入INA和INB处的电压变高的输出。输入INA和INB处的电压为高使得锁存器5140的S输入和R输入两者处的电压变低。当锁存器5140的S输入和R输入两者处的电压为低时，锁存器不会因为不断摆动的Vsw输出节点而不当地改变状态。
在替代实施例中，可以使用具有连接到接收器4710-B的输出、电平移位4720-B的输出或逻辑块4730-B的输出的输入且不具有连接到接收器4710-A的输出、电平移位4720-A的输出或逻辑块4730-A的输出的输入的接收器输入复位电路。在此类实施例中，感测到的错误条件可以是接收器4710-B的输出、电平移位4720-B的输出或逻辑块4730-B的输出为有源的。
接收器输入复位电路5160经配置以感测错误条件，并产生使输入INA和INB处的电压变高的输出。输入INA和INB处的电压为高使得锁存器5140的S输入和R输入两者处的电压变低。当锁存器5140的S输入和R输入两者处的电压为低时，锁存器不会因为不断摆动的Vsw输出节点而不当地改变状态。
图52是说明图51的高侧控制电路5100的各种信号的波形的波形图。
参考图51和52，在时间T1，响应于开关节点Vsw处的再循环电流诱发开关节点Vsw的电压的高摆动速率改变，输入INA和INB处的电压变低。
响应于输入INA和INB处的电压为低，在时间T2，接收器5110-A和5110-B的输出处的电压均变高。
一旦接收器5110-A和5110-B的输出处的电压均上升到大于接收器输入复位电路5160的INR和INS输入的输入阈值，接收器输入复位电路5160就在时间T3使输入INA和INB处的电压变高。
输入INA和INB处的电压为高使得在时间T4，接收器5110-A和5110-B的输出处的电压均下降。
在一持续时间之后，接收器输入复位电路5160停止使输入INA和INB处的电压为高，且可以通过正常操作下拉输入INA和INB处的电压，例如，如上方参考高侧控制信号4700详细地论述，并且锁存器5140的S输入的电压变高。
如果不是接收器输入复位电路5160的功能性使得输入INA和INB处的电压为高，那么Vsw节点处的电压的高摆动速率改变可引起锁存器5140中的不确定状态。这将导致性能不稳定。
图53是接收器输入复位电路5300的实施例的示意图。接收器输入复位电路5300可用于图51的高侧控制电路5100。例如，接收器输入复位电路5300可用作图51的高侧控制电路5100中的接收器输入复位电路5160。
接收器输入复位电路5300包含与逻辑门5310、上拉装置5320、电容器5330、电阻器5340、电平移位电路5350以及上拉装置5360和5370。响应于输入INS和INR处的电压均为高，接收器输入复位电路5300使得输出OUTS和OUTR处的电压在一持续时间内为高，所述持续时间超出期间输入INS和INR处的电压均为高的时间达由电阻器5340和电容器5340的RC时间常量确定的持续时间。
响应于输入INS和INR处的电压均为高，与逻辑门5310经配置以产生接通上拉装置5320的输出信号。
当上拉装置5320接通或传导时，电流从电源Vdd_hs流动通过上拉装置5320，以便将节点5325充电到电源Vdd_hs的电压或接近所述电压，如所属领域的技术人员所理解。
响应于节点5325处的电压增加到超出电平移位电路5350的输入阈值，电平移位电路5350产生分别接通上拉装置5360和5370的输出，其中栅极的输出是基于相应源极的电压。
当上拉装置5360和5370接通或传导时，电流从电源V引导流动通过上拉装置5360和5370，以便将输出OUTS和OUTR分别充电到电源V引导的电压或接近电源V引导的电压，如所属领域的技术人员所理解。
一旦输入INS和INR处的电压中的任一个或两个变低，与逻辑门5310就经配置以产生关断上拉装置5320的输出信号。
当上拉装置5320关断或不传导时，节点5325根据电阻器5340和电容器5340的RC时间常量放电到电源Vsw的电压或接近电源Vsw的电压，如所属领域的技术人员所理解。
响应于节点5325处的电压减小到在电平移位电路5350的输入阈值以外，电平移位电路5350产生分别关断上拉装置5360和5370的输出，其中输出是基于电源节点V引导的电压。
当上拉装置5360和5370关断或不传导时，上拉装置5360和5370停止使输出OUTS和OUTR处的电压被电源节点V引导所驱动，且输出OUTS和OUTR处的电压由接收器输入复位电路5300之外的电路系统控制。
在一些实施例中，一或多个齐纳二极管放置成与上拉装置5360和5370中的任一个或两个串联。因此，当上拉装置5360和5370接通时，输出OUTS和OUTR处的电压被一或多个齐纳二极管阈值电压充电到低于电源V引导处的电压的电压或接近所述电压。一或多个串联齐纳二极管的有利方面在于一旦输出OUTS和OUTR处的电压由接收器输入复位电路5300之外的电路系统控制，输出OUTS和OUTR处的电压在起始电压较低的情况下就可以进行更快速的拉低。在一些实施例中，可以使用例如二极管连接式晶体管或电阻器的其它组件，而不是齐纳二极管。
图54是接收器输入复位电路5400的实施例的示意图。接收器输入复位电路5400可用于图51的高侧控制电路5100。例如，接收器输入复位电路5400可用作图51的高侧控制电路5100中的接收器输入复位电路5160。
接收器输入复位电路5400包含与逻辑门5410、上拉装置5420、电容器5430、任选的电阻器5440、电平移位电路5450、上拉装置5460和5470、摆动结束检测电路5480和下拉装置5490。响应于输入INS和INR处的电压均为高，接收器输入复位电路5400使得输出OUTS和OUTR处的电压在一持续时间内为高，所述持续时间响应于来自摆动结束检测电路5480的信号而结束。
响应于输入INS和INR处的电压均为高，与逻辑门5410经配置以产生接通上拉装置5420的输出信号。
当上拉装置5420接通或传导时，电流从电源Vdd_hs流动通过上拉装置5420，以便将节点5425充电到电源Vdd_hs的电压或接近电源Vdd_hs的电压，如所属领域的技术人员所理解。
响应于节点5425处的电压增加到超出电平移位电路5450的输入阈值，电平移位电路5450产生分别接通上拉装置5460和5470的输出，其中栅极的输出是基于相应源极的电压。
当上拉装置5460和5470接通或传导时，电流从电源V引导流动通过上拉装置5460和5470，以便将输出OUTS和OUTR分别充电到电源V引导的电压或接近电源V引导的电压，如所属领域的技术人员所理解。
一旦输入INS和INR处的电压中的任一个或两个变低，与逻辑门5410就经配置以产生关断上拉装置5420的输出信号。
当上拉装置5420关断或不传导时，如果使用电阻器5340，那么节点5425根据电阻器5440和电容器5440的RC时间常量放电到电源Vsw的电压或接近电源Vsw的电压，如所属领域的技术人员所理解。另外地或可替代地，一旦摆动结束检测电路5480确定节点Vsw的不断改变的电压不可能再导致非所要状态改变，摆动结束检测电路5480就产生致使下拉装置5490接通的电压，使得节点5425被放电到节点Vsw处的电压或接近所述电压。
响应于节点5425处的电压减小到在电平移位电路5450的输入阈值以外，电平移位电路5450产生分别关断上拉装置5460和5470的输出，其中输出是基于电源节点V引导的电压。
当上拉装置5460和5470关断或不传导时，上拉装置5460和5470停止使输出OUTS和OUTR处的电压被电源节点V引导所驱动，且输出OUTS和OUTR处的电压由接收器输入复位电路5400之外的电路系统控制。
在一些实施例中，一或多个齐纳二极管放置成与上拉装置5460和5470中的任一个或两个串联。因此，当上拉装置5460和5470接通时，输出OUTS和OUTR处的电压被一或多个齐纳二极管阈值电压充电到低于电源V引导处的电压的电压或接近所述电压。一或多个串联齐纳二极管的有利方面在于一旦输出OUTS和OUTR处的电压由接收器输入复位电路5400之外的电路系统控制，输出OUTS和OUTR处的电压在起始电压较低的情况下就可以进行更快速的拉低。在一些实施例中，可以使用例如二极管连接式晶体管或电阻器的其它组件，而不是齐纳二极管。
在一些实施例中，上拉装置5420、下拉装置5490、电阻器5440和电容器5440的组合可替换为SR锁存器，例如图51的锁存器5140。SR锁存器的S输入可以由与逻辑门5410驱动，且SR锁存器的R输入可以由摆动结束检测电路5480驱动，且SR锁存器的输出可用于驱动电平移位电路5450。通过此类布置，接收器输入复位电路功能性地操作，使得输出OUTS和OUTR处的电压与输入INS和INR处的电压对应，这与上文参考图54中所说明的实施例描述的情况类似或相同。
图55是接收器输入复位电路5500的替代实施例的示意图。接收器输入复位电路5500可用于图51的高侧控制电路5100。例如，接收器输入复位电路5500可用作图51的高侧控制电路5100中的接收器输入复位电路5160。
接收器输入复位电路5500包含任选的缓冲器5510、上拉装置5520、电容器5530、任选的电阻器5540、电平移位电路5550、上拉装置5560和5570、摆动结束检测电路5580和下拉装置5590。响应于输入INS和INR处的电压均为高，接收器输入复位电路5500使得输出OUTS和OUTR处的电压在一持续时间内为高，所述持续时间响应于来自摆动结束检测电路5580的信号而结束。
响应于输入INR处的电压为高，任选的缓冲器5510经配置以产生接通上拉装置5520的输出信号。
当上拉装置5520接通或传导时，电流从电源Vdd_hs流动通过上拉装置5520，以便将节点5525充电到电源Vdd_hs的电压或接近电源Vdd_hs的电压，如所属领域的技术人员所理解。
响应于节点5525处的电压增加到超出电平移位电路5550的输入阈值，电平移位电路5550产生分别接通上拉装置5560和5570的输出，其中栅极的输出是基于相应源极的电压。
当上拉装置5560和5570接通或传导时，电流从电源V引导流动通过上拉装置5560和5570，以便将输出OUTS和OUTR充电到电源V引导的电压或接近电源V引导的电压，如所属领域的技术人员所理解。
一旦输入INR变低，缓冲器5510就经配置以产生关断上拉装置5520的输出信号。
当上拉装置5520关断或不传导时，如果使用电阻器5340，那么节点5525根据电阻器5540和电容器5540的RC时间常量放电到电源Vsw的电压或接近电源Vsw的电压，如所属领域的技术人员所理解。另外地或可替代地，一旦摆动结束检测电路5580确定节点Vsw的不断改变的电压不可能再导致非所要状态改变，摆动结束检测电路5580就产生致使下拉装置5590接通的电压，使得节点5525被放电到节点Vsw处的电压或接近所述电压。
响应于节点5525处的电压减小到在电平移位电路5550的输入阈值以外，电平移位电路5550产生分别关断上拉装置5560和5570的输出，其中输出是基于电源节点V引导的电压。
当上拉装置5560和5570关断或不传导时，上拉装置5560和5570停止使输出OUTS和OUTR处的电压被电源节点V引导所驱动，且输出OUTS和OUTR处的电压由接收器输入复位电路5500之外的电路系统控制。
在一些实施例中，一或多个齐纳二极管放置成与上拉装置5560和5570中的任一个或两个串联。因此，当上拉装置5560和5570接通时，输出OUTS和OUTR处的电压被一或多个齐纳二极管阈值电压充电到低于电源V引导处的电压的电压或接近所述电压。
在一些实施例中，上拉装置5520、下拉装置5590、电阻器5540和电容器5540的组合可替换为SR锁存器，例如图51的锁存器5140。SR锁存器的S输入可以由与逻辑门5510驱动，且SR锁存器的R输入可以由摆动结束检测电路5580驱动，且SR锁存器的输出可用于驱动电平移位电路5550。通过此类布置，接收器输入复位电路功能性地操作，使得输出OUTS和OUTR处的电压与输入INS和INR处的电压对应，这与上文参考图55中所说明的实施例描述的情况类似或相同。
图56是接收器输入复位电路5600的替代实施例的示意图。接收器输入复位电路5600可用于图51的高侧控制电路5100。例如，接收器输入复位电路5600可用作图51的高侧控制电路5100中的接收器输入复位电路5160。
接收器输入复位电路5600包含摆动检测电路5680、电平移位电路5650以及上拉装置5660和5670。响应于摆动检测电路5680确定节点Vsw的不断改变的电压可能导致非所要状态改变，摆动检测电路5680产生使得电平移位电路5650产生上拉装置5660和5670的电压的电压，所述上拉装置5660和5670的电压使得输出OUTS和OUTR处的电压为高。输出OUTS和OUTR处的电压在一持续时间内为高，所述持续时间响应于来自摆动检测电路5680的信号而结束，所述信号是由于摆动检测电路5680确定节点Vsw的不断改变的电压不可能再导致非所要状态改变而产生的。
在一些实施例中，一或多个齐纳二极管放置成与上拉装置5660和5670中的任一个或两个串联。因此，当上拉装置5660和5670接通时，输出OUTS和OUTR处的电压被一或多个齐纳二极管阈值电压充电到低于电源V引导处的电压的电压或接近所述电压。
再次参考图51，在一些实施例中，可能有益的是在节点Vsw的不断改变的电压可能会导致非所要状态改变时，允许INA输入处的电压被驱动到接地电压或接近接地电压。
图57是例如图2中所说明的低侧控制电路的低侧控制电路的部分5700的实施例的示意图。低侧控制电路部分5700包含电平移位晶体管5710、电阻器5720、电流升压晶体管5730和摆动检测电路5740。
电平移位晶体管5710可以与本文中论述的其它电平移位晶体管类似或相同。电平移位晶体管5710的漏极可例如连接到图51的接收器输入复位电路5100的INA输入。电平移位晶体管5710在它的栅极处接收ON信号以选择性地将它的漏极处的电压拉到接地电压或接近接地电压。如本文中其它地方所论述，响应于漏极电压被拉低，接收器输入复位电路5100可使得锁存器5140的输出接通上拉功率晶体管，从而致使输出节点Vsw处的电压上升。
电阻器5720经配置以限制通过电平移位晶体管5710的电流。
电流升压晶体管5730可用于有条件地绕过电流限制电阻器5720，以便使通过电平移位晶体管5710的电流升压。例如，当图51的接收器输入复位电路5160将电流传导到接收器输入复位电路5100的INA和INB输入时，电流升压晶体管5730可用于有条件地增加响应于ON信号而传导通过电平移位晶体管5710的电流。由于电流增加，INA输入处的电压充分减小，以使得锁存器5140的S输入为有源的。
摆动检测电路5740确定节点Vsw的不断改变的电压是否足以引起非所要状态改变。响应于摆动检测电路5740确定节点Vsw处的电压改变速率大于阈值，摆动检测电路5740产生使得电流升压晶体管5730接通的电压。因此，如果在接收器输入复位电路5100的INA和INB输入均被接收器输入复位电路5160驱动高时，ON信号被电平移位晶体管5710接收，那么ON信号使得锁存器5140的S输入为有源的。
在一些实施例中，低侧控制电路部分5700可另外地或可替代地用于电平移位晶体管5710的漏极，所述漏极连接到图51的接收器输入复位电路5100的INB输入。在此类电路中，电平移位晶体管5710在它的栅极处接收OFF信号以选择性地将它的漏极处的电压拉到接地电压或接近接地电压。如本文中其它地方所论述，响应于漏极电压被拉低，接收器输入复位电路5100可使得锁存器5140的输出关断上拉功率晶体管，从而允许输出节点Vsw处的电压下降。
图58A是摆动检测电路5800A的实施例的示意图说明，摆动检测电路5800A可用作例如图56的摆动检测电路5680。摆动检测电路5800包含电容器5820、背靠背齐纳二极管5810、上拉装置5840和反相器5860。
在节点Vsw处的电压正转变之前，节点5825处的电压大体上等于高于节点Vsw处的电压的齐纳二极管压降，且大于反相器5860的输入阈值。因此，节点5865处的电压为低。
响应于节点Vsw处的电压的正转变，节点5825处的电压相应地也具有正转变。然而，节点5825处的电压的转变滞后于节点Vsw处的电压的正转变。出现这一情况的原因至少在于电容器5820，它连接到dc电压源Vdc。因此，节点5825处的电压相对于功率节点Vsw和V引导处的电压变得足够低，使得反相器5860将节点5865处的电压转变到功率节点V引导处的电压。
节点5865处的正转变指示功率节点Vsw处的电压正以大于阈值的速率摆动，并且这可因此在系统的电路系统中引起非所要状态改变。
在Vsw节点处的电压的改变速率充分减小之后，例如，在正电压转变结束时，节点5825处的电压由于电阻器5840而上升，且节点5865处的电压由于反相器5860而减小。节点5865处的电压的减小指示功率节点Vsw处的电压不再以大于阈值的速率摆动，并且这可因此在系统的电路系统中引起非所要状态改变。
图58B是摆动检测电路5800B的实施例的示意图说明，摆动检测电路5800B可用作例如图57的摆动检测电路5740。摆动检测电路5800B包含电容器5820、背靠背齐纳二极管5810、下拉装置5845和缓冲器5870。
在节点Vsw处的电压正转变之前，节点5835处的电压大体上等于接地电压，且小于缓冲器5870的输入阈值。因此，节点5875处的电压为低。
响应于节点Vsw处的电压的正转变，节点5835处的电压相应地也具有正转变。因此，节点5835处的电压相对于功率节点Vsw和V引导处的电压变得足够高，使得缓冲器5870将节点5875处的电压转变到功率节点Vdd_ls处的电压。
节点5875处的正转变指示功率节点Vsw处的电压正以大于阈值的速率摆动，并且这可因此在系统的电路系统中引起非所要状态改变。
在Vsw节点处的电压的改变速率充分减小之后，例如，在正电压转变结束时，节点5835处的电压由于电阻器5845而下降，且节点5875处的电压由于缓冲器5870而减小。节点5875处的电压的减小指示功率节点Vsw处的电压不再以大于阈值的速率进行转换，这可因此在系统的电路系统中引起非所要状态改变。
图59是摆动结束检测电路5900的实施例的示意图，摆动结束检测电路5900可用作例如图54的摆动结束检测电路5480或图55的摆动结束检测电路5580。摆动结束检测电路5900包含电容器5920、背靠背齐纳二极管5910、上拉装置5930、上拉装置5940、开关5950、缓冲器5960和RC脉冲产生器5970。
在节点Vsw处的电压正转变之前，节点5925处的电压大体上等于高于节点Vsw处的电压的二极管压降，开关5950关断，且节点5945处的电压大体上等于功率节点V引导处的电压。因此，节点5965处的电压为低，且输出节点5975处的电压等于节点Vsw处的电压。功率节点Vb可连接到接地电压，所述接地电压充当具有节点5975作为其输入的电路的接地节点。
响应于节点Vsw处的电压的正转变，节点5925处的电压相应地也具有正转变。然而，节点5925处的电压转变滞后于节点Vsw处的电压的正转变。出现这一情况的原因至少在于电容器5920，它连接到dc电压源Vdc。因此，开关5950接通，且节点5945处的电压变成大体上等于节点5925处的电压。因此，节点5945处的电压相对于功率节点Vsw和V引导处的电压变得足够低，使得缓冲器5960将节点5865处的电压转变到功率节点Vsw处的电压。
响应于节点5965处的电压转变到功率节点Vsw处的电压，负脉冲在输出节点5875处产生，但是在负脉冲结束和输出节点5875处的电压返回到节点Vsw的电压的时间段之后，可能不会影响系统中的其它电路系统。
在Vsw节点处的电压的改变速率充分减小之后，例如，在正电压转变结束时，节点5925处的电压由于电阻器5930而上升，且开关5950关断。此外，因为开关5950关断，所以节点5945处的电压由于电阻器5940而增加，且节点5965处的电压由于缓冲器5960而增加。此外，由于节点5965处的电压增加，RC脉冲产生器5979使得正脉冲在输出节点5875处产生。正脉冲指示功率节点Vsw处的电压不再以大于阈值的速率摆动，并且这可因此在系统的电路系统中引起非所要状态改变。
图60是电平移位电路6000的示意图，电平移位电路6000可用作例如图53的电平移位电路5350、图54的电平移位电路5450、图55的电平移位电路5550和图56的电平移位电路5650。电平移位电路6000包含反相器6010及晶体管6020、6030和6040。电平移位电路6000还包含电容器6050、电阻器6060和二极管6070。晶体管6020、6030和6040、电容器6050、电阻器6060及二极管6070共同形成电平移位反相器，其具有来自反相器6010的输入、输入S1和输出G1。
响应于低输入信号，反相器6010使得节点6015变高。响应于节点6015为高，晶体管6020接通并将输出节点G1拉低，从而关断晶体管6040。此外，响应于节点6015为高，晶体管6030接通并将节点6035拉低。
此外，在节点6035为低的情况下，电容器6050用大体上等于功率节点Vdd_hs处的电压减去与二极管6070相关联的二极管压降的电压充电，且电流流动通过由二极管6070、电阻器6060和晶体管6020形成的电流路径。
响应于高输入信号，反相器6010使得节点6015变低。响应于节点6015为低，晶体管6020和6030关断。来自二极管6070的电流增加输出节点G1处的电压。一旦输出节点G1处的电压足够高，晶体管6040就接通，并将节点6035处的电压增加到节点S1的电压。节点6035处的电压的增加通过电容器6050耦合到输出节点G1。因此，输出节点G1处的电压上升到大体上等于跨电容器6050的电压加上节点S1处的电压的电压。
因此，在图53到56中所说明的电路中，电平移位电路响应于在它们的输入处接收到的高信号而使连接到G1和S1电平移位端子的晶体管接通，并响应于在它们的输入处接收到的低信号而使连接到G1和S1端子的晶体管关断。
电平移位电路6000还包含晶体管60202、60302和60402、电容器60502、电阻器60602及二极管60702。晶体管60202、60302和60402、电容器60502、电阻器60602及二极管60702共同形成电平移位反相器，其具有来自反相器6010的输入、输入S2和输出G2。
响应于低输入信号，反相器6010使得节点6015变高。响应于节点6015为高，晶体管60202接通并将输出节点G2拉低，从而关断晶体管60402。此外，响应于节点6015为高，晶体管60302接通并将节点60352拉低。
此外，在节点60352为低的情况下，电容器60502用大体上等于功率节点Vdd_hs处的电压减去与二极管60702相关联的二极管压降的电压充电，且电流流动通过由二极管60702、电阻器60602和晶体管60202形成的电流路径。
响应于高输入信号，反相器6010使得节点6015变低。响应于节点6015为低，晶体管60202和60302关断。来自二极管60702的电流增加输出节点G2处的电压。一旦输出节点G2处的电压足够高，晶体管60402就接通，并将节点60352处的电压增加到节点S2的电压。节点60352处的电压的增加通过电容器60502耦合到输出节点G2。因此，输出节点G2处的电压上升到大体上等于跨电容器60502的电压加上节点S2处的电压的电压。
因此，在图53到56中所说明的电路中，电平移位电路响应于在它们的输入处接收到的高信号而使连接到G2和S2电平移位端子的晶体管接通，并响应于在它们的输入处接收到的低信号而使连接到G2和S2端子的晶体管关断。
在前文说明书中，本发明的实施例已经参考可针对不同实施方案变化的许多特定细节进行描述。因此，应在说明性意义上而非限制性意义上看待说明书和图式。本发明范围的单一和排他性指示符和由申请人预期是本发明范围的内容是以产生包含任何后续校正的此类权利要求的特定形式产生于本申请的权利要求书集合的字面及等效范围。

Claims (18)

1.一种电路，其包括：
电源节点；
系统，其经配置以以经调节的电压从所述电源节点接收负载电流并产生指示所述负载电流的预期变化的一个或多个控制信号；以及
电压调节器，其经配置以向所述电源节点提供所述负载电流并使所述电源节点的电压成为所述经调节的电压，其中所述电压调节器经配置以响应于所述一个或多个控制信号改变所述电源节点的所述电压的值，其中在与所述负载电流的所述预期变化相对应的所述负载电流的实际变化之前改变所述电源节点的所述电压的所述值，其中所述电压调节器包括：
控制电路，其经配置以基于所述电源节点的所述电压和参考电压产生输入信号，以及
调节器电路，其经配置以基于所述输入信号控制所述电源节点的所述电压。
2.根据权利要求1所述的电路，其中所述一个或多个控制信号指示所述预期变化包括增大所述负载电流还是减小所述负载电流。
3.根据权利要求1所述的电路，其中所述控制电路经配置以额外地基于所述一个或多个控制信号产生所述输入信号。
4.根据权利要求1所述的电路，其中所述负载电流的所述预期变化具有预期范围，且其中所述电压调节器经配置以改变所述电源节点的所述电压的所述值以匹配所述预期范围。
5.根据权利要求1所述的电路，其中所述电压调节器经配置以在持续时间内改变所述电源节点的所述电压的所述值。
6.根据权利要求1所述的电路，其中所述持续时间基于所述一个或多个控制信号确定。
7.根据权利要求1所述的电路，其中所述电压调节器经配置以以第一操作模式和第二操作模式操作，且其中所述电压调节器经配置以由于所述电压调节器从所述第一操作模式改变为所述第二操作模式而改变所述电源节点的所述电压的所述值。
8.根据权利要求1所述的电路，其中所述电压调节器包括开关调节器。
9.根据权利要求1所述的电路，其中所述电压调节器包括R2D调节器。
10.一种操作电路的方法，所述方法包括：
由电源节点以经调节的电压向系统提供电流；
由所述系统接收所述电流；
由所述系统产生指示所述电流的预期变化的一个或多个控制信号；
由电压调节器向所述电源节点提供所述电流；
由所述电压调节器使所述电源节点的电压成为所述经调节的电压；
由所述电压调节器响应于所述一个或多个控制信号改变所述电源节点的所述电压的值，其中在与所述电流的所述预期变化相对应的所述电流的实际变化之前改变所述电源节点的所述电压的所述值；
由所述电压调节器的控制电路基于所述电源节点的所述电压和参考电压产生输入信号；以及
由所述电压调节器的调节器电路基于所述输入信号控制所述电源节点的所述电压。
11.根据权利要求10所述的方法，其中所述一个或多个控制信号指示所述预期变化包括增大所述电流还是减小所述电流。
12.根据权利要求10所述的方法，进一步包括由所述控制电路额外地基于所述一个或多个控制信号产生所述输入信号。
13.根据权利要求10所述的方法，其中所述电流的所述预期变化具有预期范围，且其中所述电源节点的所述电压的所述值经改变以匹配所述预期范围。
14.根据权利要求10所述的方法，其中在持续时间内改变所述电源节点的所述电压的所述值。
15.根据权利要求10所述的方法，其中所述持续时间基于所述一个或多个控制信号确定。
16.根据权利要求10所述的方法，其中所述电压调节器经配置以以第一操作模式和第二操作模式操作，且其中所述方法进一步包括由所述电压调节器改变所述电源节点的所述电压的所述值，将所述电压调节器的所述操作模式从所述第一操作模式改变为所述第二操作模式。
17.根据权利要求10所述的方法，其中所述电压调节器包括开关调节器。
18.根据权利要求10所述的方法，其中所述电压调节器包括R2D调节器。
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