CN113380741A - 包括平行导电层的半导体装置 - Google Patents

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J·霍格劳尔
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Abstract

一种半导体装置包括半导体芯片，所述半导体芯片在第一芯片主表面上包括第一芯片接触焊盘。所述半导体装置还包括第一导电层，其布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘，其中，第一导电层在平行于第一芯片主表面的方向上延伸。所述半导体装置还包括第二导电层，其布置在第一导电层之上并且电耦合到第一导电层，其中，第二导电层在与第一导电层平行的方向上延伸。所述半导体装置还包括电直通连接结构，其电耦合到第一导电层和第二导电层，其中，电直通连接结构在垂直于第一芯片主表面的方向上延伸，并且在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片不重叠。

Description

包括平行导电层的半导体装置
技术领域
本公开总体上涉及半导体技术。更特别地，本公开涉及包括平行导电层的半导体装置。另外，本公开涉及用于制造这种半导体装置的方法。
背景技术
半导体芯片可以布置在保护性封装体中，以允许在电路板上容易地处理和组装并且保护半导体芯片不受损坏。在标准的半导体封装体中，半导体芯片通常被布置在引线框架上并通过模制化合物包封。半导体装置的制造商一直在努力改进其产品及其制造方法。与标准半导体装置相比，可能期望开发具有改善的电性能和热性能的半导体装置。另外，可能期望提供用于制造这种半导体装置的具有成本效益的方法。
发明内容
本公开的一方面涉及一种半导体装置。所述半导体装置包括半导体芯片，所述半导体芯片在第一芯片主表面上包括第一芯片接触焊盘。所述半导体装置还包括第一导电层，其布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘，其中，第一导电层在平行于第一芯片主表面的方向上延伸。所述半导体装置还包括第二导电层，其布置在第一导电层之上并且电耦合到第一导电层，其中，第二导电层在与第一导电层平行的方向上延伸。所述半导体装置还包括电直通连接结构，其电耦合到第一导电层和第二导电层，其中，所述电直通连接结构在垂直于第一芯片主表面的方向上延伸，并且在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片不重叠。
本公开的一方面涉及一种用于制造半导体装置的方法。所述方法包括提供在第一芯片主表面上包括第一芯片接触焊盘的半导体芯片。所述方法还包括形成布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘的第一导电层，其中，第一导电层在平行于第一芯片主表面的方向上延伸。所述方法还包括形成布置在第一导电层之上并且电耦合到第一导电层的第二导电层，其中，第二导电层在平行于第一导电层的方向上延伸。所述方法还包括形成电耦合到第一导电层和第二导电层的电直通连接结构，其中，电直通连接结构在垂直于第一芯片主表面的方向上延伸，并且在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片不重叠。
附图说明
所包括的附图用以提供对多个方面的进一步理解。附图示出了多个方面，并且与具体实施方式一起用于解释方面的原理。通过参考下面的详细描述，可以更好地理解其它方面以及多个方面的许多预期优点。附图的元件不必相对于彼此成比例。相同的附图标记可以指示对应的相似部分。
图1示意性地示出了根据本公开的半导体装置100的侧剖视图。
图2示意性地示出了根据本公开的半导体装置200的侧剖视图。
图3示意性地示出了根据本公开的半导体装置200的一个特征。
图4示意性地示出了根据本公开的半导体装置200的一个特征。
图5示意性地示出了根据本公开的半导体装置200的一个特征。
图6示意性地示出了根据本公开的半导体装置200的一个特征。
图7示意性地示出了根据本公开的半导体装置700的侧剖视图。
图8示意性地示出了根据本公开的半导体装置800的底剖视图。
图9示意性地示出了根据本公开的半导体装置900的底视图。
图10示意性地示出了包括多个根据本公开的半导体装置的组件1000的顶视图。
图11示出了用于制造根据本公开的半导体装置的方法的流程图。
具体实施方式
在下面的详细描述中，参考了附图，在附图中通过说明的方式示出了可以实践本公开的特定方面。在这点上，可以参考所描述的附图的取向来使用诸如“顶”、“底”、“前”、“后”等方向性术语。由于所描述的装置的部件可以以许多不同的方位定位，因此方向术语可以用于说明的目的，而绝不是限制性的。在不脱离本公开的概念的情况下，可以利用其它方面并且可以进行结构或逻辑改变。因此，下面的详细描述不应被认为是限制性的。
图1示意性地示出了根据本公开的半导体装置100的侧剖视图。为了定性地说明本公开的各方面，以概略方式示出了半导体装置100。应当理解，半导体装置100可以包括为简单起见未示出的其它方面。例如，可以通过结合根据本公开的其它半导体装置和方法描述的任何方面来扩展半导体装置100。
半导体装置100可包括具有第一芯片主表面4和与第一芯片主表面4相反设置的第二芯片主表面6的半导体芯片2。芯片接触焊盘8可以布置在第一芯片主表面4上或第一芯片主表面4处。半导体装置100还可以包括第一导电层10，所述第一导电层10布置在第一芯片主表面4之上并且电耦合到芯片接触焊盘8。第一导电层10可以在与第一芯片主表面4平行的方向上、即在x方向上延伸。在图1的示例中，芯片接触焊盘8与第一导电层10之间的电耦合由单个竖直连接元件示例性地示出。在其它示例中，可以不同地提供这种电耦合。
半导体装置100可进一步包括第二导电层12，所述第二导电层12布置在第一导电层10之上并且电耦合到第一导电层10。第二导电层12可以在平行于第一导电层10的方向上、即在x方向上延伸。在图1的示例中，第一导电层10和第二导电层12之间的电耦合通过单个竖直连接元件示例性地示出。在其它示例中，可以不同地提供这种电耦合。
半导体装置100可以进一步包括电耦合到第一导电层10和第二导电层12的电直通连接结构14。电直通连接结构14可以在垂直于第一芯片主表面4的方向上、即在y方向上延伸。在第一芯片主表面4的顶视图中，即，当沿z方向观察时，电直通连接结构14和半导体芯片2可以是不重叠的。
图2示意性地示出了根据本公开的半导体装置200的侧剖视图。可以将半导体装置200视为图1的半导体装置100的更详细的版本。
半导体装置200可以包括半导体芯片2。在一个示例中，半导体芯片2可以由元素半导体材料(例如Si)制造。在另一示例中，半导体芯片2可以由宽带隙半导体材料或化合物半导体材料(例如SiC、GaN、SiGe、GaAs)制造。特别地，半导体芯片2可以包括功率半导体芯片。功率半导体芯片可用于任何种类的功率应用中，例如MOSFET(Metal Oxide SemiconductorField Effect Transistor，金属氧化物半导体场效应晶体管)、半桥电路、包括栅极驱动器的功率模块等。例如，功率半导体芯片可以包括例如功率MOSFET、LV(低压)功率MOSFET、功率IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)、功率二极管、超结功率MOSFET等的功率装置或者可以是该功率装置的一部分。功率半导体元件可以例如具有大于约20V的供电电压。
半导体芯片2可以包括两个芯片主表面，即，顶芯片表面4和底芯片表面6。第一接触焊盘8A和第二接触焊盘8B可以分别布置在顶芯片表面4和底芯片表面6上。在图2的示例中，半导体芯片2可以包括或可以对应于功率晶体管、例如功率MOSFET。在这种情况下，第一接触焊盘8A可以是功率晶体管的漏极接触焊盘，第二接触焊盘8B可以是功率晶体管的源极接触焊盘。例如，漏极接触焊盘8A可以覆盖顶芯片表面4超过大约80％，或者甚至超过大约90％。半导体芯片2可以进一步包括栅极接触焊盘，所述栅极接触焊盘可以例如布置在底芯片表面6上，但是由于所选择的视图角度在图2中不可见。
半导体芯片2可以具有垂直结构，即，半导体芯片2可制作成使得电流可以基本上沿垂直于半导体芯片2的主面的方向、即z方向流动。具有垂直结构的半导体芯片2可以在其两个主表面之上、即在其顶侧和底侧之上具有电极。特别地，功率半导体芯片可以具有垂直结构，并且可以具有布置在两个主面之上的负载电极。例如，功率MOSFET的源电极和栅电极可以布置在一个面之上，而功率MOSFET的漏电极可以布置在另一面之上。在另一示例中，功率HEMT可以被配置为垂直功率半导体芯片。垂直功率半导体芯片的其它示例是PMOS(P-Channel Metal Oxide semiconductor，P沟道金属氧化物半导体)或NMOS(N-ChannelMetal Oxide semiconductor，N沟道金属氧化物半导体)。
半导体装置200可以包括第一导电层10，所述第一导电层10布置在半导体芯片2的顶芯片表面4之上并且电耦合到第一芯片接触焊盘8A。第一导电层10可以平行于顶芯片表面4连续地延伸，因此可以被配置为在x方向上连续地载送电流。通常，第一导电层10可以由金属和金属合金中的至少一种制造。更特别地，第一导电层10可以由铜和铜合金中的至少一种制造。
第一导电层10可以具有导体平面的形状。换言之，第一导电层10可以不必形成为基本上仅在单个方向上延伸的导体线。相反，第一导电层10可以在x方向和y方向上以基本相似的程度延伸。当沿z方向观察时，第一导电层10可以覆盖半导体芯片2的顶芯片表面4大于约50％、或大于约60％、或大于约70％、或大于约80％、甚至大于约90％。第一导电层10在z方向上的厚度可以在大约15微米至大约45微米的范围内、更特别地在大约20微米至大约40微米的范围内。在图2的示例中，第一导电层10的顶表面和底表面可以基本平坦，使得第一导电层10的厚度在其整个尺寸上可以基本恒定。
半导体装置200可以包括第二导电层12，所述第二导电层12布置在第一导电层10之上并且电耦合到第一导电层10。第二导电层12可以至少部分类似于第一导电层10，从而关于第一导电层10的以上陈述也可以适用于第二导电层12。在z方向上，第一导电层10的厚度可以小于第二导电层12的厚度。第二导电层12在z方向上的厚度可以在大约30微米至90微米的范围内、更特别地在大约35微米至大约65微米的范围内。
半导体装置200可以包括第一过孔阵列15，所述第一过孔阵列15布置在第一芯片接触焊盘8A与第一导电层10之间并且将它们电耦合起来。特别地，第一过孔阵列15可以包括电连接第一芯片接触焊盘8A的顶表面和第一导电层10的底表面的多个过孔连接结构16。通常，第一过孔阵列15可以由金属和金属合金中的至少一种制造。更特别地，第一过孔阵列15可以由铜和铜合金中的至少一种制造。例如，第一过孔阵列15的过孔连接结构16可以包括微过孔连接结构或PTH(镀覆通孔，Plated through hole)过孔连接结构中的至少一种。第一过孔阵列15可以覆盖第一芯片接触焊盘8A大于约5％、或大于约10％、或大于约20％、或大于约30％、或大于约40％、或大于约50％，甚至超过约60％。第一过孔阵列15的过孔连接结构16的数量可与过孔连接结构16的尺寸和第一接触焊盘8A的尺寸有关，并且可以是数十甚至数百。过孔连接结构16可以以规则的图案分布在第一接触焊盘8A之上。
半导体装置200可以包括第二过孔阵列18，所述第二过孔阵列18布置在第一导电层10与第二导电层12之间并且将它们电耦合起来。第二过孔阵列18可以至少部分类似于第一过孔阵列15，从而，关于第一过孔阵列15的以上描述也可以适用于第二过孔阵列18。当在z方向上观察时，第一过孔阵列15的过孔连接结构16和第二过孔阵列18的过孔连接结构16可以一致地布置。
半导体装置200可以包括电耦合到第一导电层10和第二导电层12的电直通连接结构14。电直通连接结构14可以在竖直于半导体芯片2的顶芯片表面4的方向上连续延伸，因此可以被配置为在z方向上连续地载送电流。在图2的侧视图中，电直通连接结构14和半导体芯片2可并排布置。换言之，当沿z方向观察时，电直通连接结构14和半导体芯片2可以不重叠。在图2的示例中，电直通连接结构14可以通过堆叠的过孔连接结构、例如微过孔连接结构或PTH过孔连接结构形成。电直通连接结构14可以被称为直通封装过孔连接结构。在图2的示例中，由于所选择的视图角度问题，只有一个直通封装连接结构是可见的。然而，电直通连接结构14还可以包括不止一个直通封装过孔连接结构，例如在图8的底剖视图中可以看到。
半导体装置200可以包括第三导电层20，所述第三导电层20布置在半导体芯片2的底芯片表面6之上并且电耦合到第二芯片接触焊盘8B。第三导电层20可以至少部分地类似于第一导电层10，从而，关于第一导电层10的以上描述也可以适用于第三导电层20。特别地，在z方向上，第三导电层20的厚度可以类似于第一导电层10的厚度。
半导体装置200可以包括第四导电层22，所述第四导电层22布置在第三导电层20的底表面之上。第四导电层22可以至少部分类似于第二导电层12，从而，关于第二导电层12的以上描述也可以适用于第四导电层22。特别地，在z方向上，第四导电层22的厚度可以类似于第二导电层12的厚度。
半导体装置200可以包括第三过孔阵列24，所述第三过孔阵列24布置在第二芯片接触焊盘8B与第三导电层20之间并且将它们电耦合起来。此外，半导体装置200可以包括第四过孔阵列26，所述第四过孔阵列26布置在第三导电层20与第四导电层22之间并且将它们电耦合起来。当在z方向上观察时，第三过孔阵列24的过孔连接结构16和第四过孔阵列26的过孔连接结构16可以一致地布置。第三过孔阵列24和第四过孔阵列26中的每一个都可以至少部分地类似于例如第一过孔阵列15，从而，关于第一过孔阵列15的以上描述也可以适用于第三过孔阵列24和第四过孔阵列26。
半导体装置200可以包括层合体28，其中，半导体装置200的一个或多个部件可以嵌入层合体28中。因此，半导体装置200也可以称为半导体封装体。在图2的示例中，所有先前描述的部件可以至少部分地由层合体28的材料包封。例如，层合体28可以包括可以是玻璃增强的环氧树脂层合材料。特别地，层合体可以包括FR4层合体。示例性层合体28的更详细的结构和部署在图7中示出并描述。层合体28和/或第一和第二导电层10、12可以具有机械坚固性，其可以为半导体装置200提供足够的机械支撑。因此不需要例如引线框架等的附加的支撑结构。
半导体装置200可以包括第一装置主表面30和与第一装置主表面30相反布置的第二装置主表面32。在图2的示例中，第二导电层12的上表面可以形成第一装置主表面30的至少一部分。第二导电层12的上表面可以不被层合体28覆盖。在图2的示例中，第二导电层12的上表面可以不被任何其它(特别是固体)材料覆盖。在另一示例中，为了冷却目的，可以在第二导电层12的上表面之上布置散热器(未示出)。特别地，第二导电层12的上表面可以提供整个顶侧铜焊盘以用于良好的热连接。在半导体装置200的操作期间产生的热量可以被消散并且被引导到散热器。
第四导电层22可以包括第一装置接触焊盘34和第二装置接触焊盘36。第一装置接触焊盘34和第二装置接触焊盘36中的每一个可以布置在底装置表面32处。在图2的示例中，第一装置接触焊盘34和第二装置接触焊盘36的底表面可不被层合体28覆盖。在图2的示例中，第一装置接触焊盘34和第二装置接触焊盘36的底表面可不被任何其它(特别是固体)材料覆盖。在另一示例中，焊料材料(未示出)可以布置在第一装置接触焊盘34和第二装置接触焊盘36之上，以将半导体装置200电和机械地连接到电路板(未示出)。由布置在半导体芯片2的底表面之上的导电层和过孔阵列形成的电再分布结构可以容易地优化半导体装置200的占位区域。
第一芯片接触焊盘8A可以经由第一导电层10、第二导电层12、第一过孔阵列15、第二过孔阵列18和电直通连接结构14电耦合到第二装置接触焊盘36。因此，电流可以连续地从第一芯片接触焊盘8A再分布到第二装置接触焊盘36，和/或反之亦然。在此，第一导电层10和第二导电层12可以被配置为并行地载送电流。由于这种电再分布，可以使功率晶体管的漏极接触焊盘8A在第二装置接触焊盘36处可访问。以类似的方式，第二芯片接触焊盘8B可以经由第三导电层20、第三过孔阵列24、第四过孔阵列26与第一装置接触焊盘34电耦合。因此可以使功率晶体管的源极接触焊盘8B在第一装置接触焊盘34处可访问。
图3示意性地示出了根据本公开的半导体装置200的一个特征。在图3中，从第一芯片接触焊盘8A(例如，漏极接触焊盘)流向第二装置接触焊盘36的电流用箭头表示。电流尤其可以并行地流过第一导电层10和第二导电层12。与其中电流的侧向路径仅由单个导电层提供的传统的半导体装置相比，欧姆损耗和电阻可降低。如前所述，第一导电层10可以比第二导电层12更薄。也就是说，第一导电层10可以提供更好的设计规则和更低的镀覆成本。
图4示意性地示出了根据本公开的半导体装置200的一个特征。在图4中，从第二芯片接触焊盘8B(例如，源极接触焊盘)流向第一装置接触焊盘34的电流由左侧的箭头指示。当沿z方向观察时，第三过孔阵列24的过孔连接结构16和第四过孔阵列26的过孔连接结构16可以一致地布置。因此，所示的电流可以以最短的路径从第二芯片接触焊盘8B流到第一装置接触焊盘34。不会出现由于交错的过孔连接结构而产生的侧向电流。在图4中，从第一导电层10和第二导电层12流向第二装置接触焊盘36的电流由右侧箭头指示。半导体装置200的这种电流路径可以提供直接的垂直电连接，从而提供良好的热性能和电性能。
图5示意性地示出了根据本公开的半导体装置200的一个特征。在图5中，在第一芯片接触焊盘8A、第二芯片接触焊盘8B与第一装置接触焊盘34、第二装置接触焊盘36之间流动的电流由箭头表示。所述电再分布提供了第一芯片接触焊盘8A、第二芯片接触焊8B与电路板(未示出)之间的短而直接的电连接，半导体装置200可以通过第一装置接触焊盘34、第二装置接触焊盘36安装在所述电路板上。这种优化的电流可以使寄生效应最小化。并提供低电感。要注意的是，短而直接的电连接尤其是通过一致地布置第一过孔阵列15、第二过孔阵列18的过孔连接结构16和/或通过一致地布置第三过孔阵列24、第四过孔阵列26的过孔连接结构16而提供的。
第一过孔阵列15和第三过孔阵列24中的每一个可以包括密集布置的过孔连接结构16、例如微过孔连接结构。由于这种密集的布置，第一接触焊盘8A和第二接触焊盘8B可以被第一过孔阵列15和第三过孔阵列24最佳地接触。例如，过孔连接结构16尤其可以被布置成靠近半导体芯片2的边缘，使得可以实现从外围过孔连接结构到芯片边缘的距离很小。相比之下，通过使用夹附接来实现这样的小距离可能是有问题的。从例如第一过孔阵列15的过孔连接结构到半导体芯片2的边缘的最小距离“d”可以在约50微米至约350微米的范围内、更特别地在约75微米至约300微米的范围内。从外围过孔连接结构到芯片边缘的小距离可以改善半导体装置200的热性能和高频性能。另外，靠近芯片边缘布置的过孔连接结构可以被配置为载送流过第一过孔阵列15和第三过孔阵列24的大部分电流。
图6示意性地示出了根据本公开的半导体装置200的一个特征。在图6中，半导体芯片2、第一装置接触焊盘34(例如，装置源极焊盘)和第二装置接触焊盘36(例如，装置漏极焊盘)被虚线矩形包围。左侧的第一实线矩形示出了半导体芯片2与第一装置接触焊盘34之间的第一重叠区域38A。以类似的方式，右侧的第二实线矩形示出了半导体芯片2与第二装置接触焊盘36之间的第二重叠区域38B。当沿z方向观察时，半导体芯片2可以与第一装置接触焊盘34和/或第二装置接触焊盘36至少部分重叠。第一重叠区域38A和第二重叠区域38B可以提供减小半导体装置200在x方向和y方向上的尺寸的可能性。另外，可以优化半导体装置200的占位区域以及第一装置接触焊盘34和第二装置接触焊盘36的占位区域。
图7示意性地示出了根据本公开的半导体装置700的侧剖视图。半导体装置700可以至少部分类似于图2的半导体装置200。图7示出了形成根据本公开的半导体装置的部件的尺寸。由图7提供的信息对于本文所述的根据本公开的其它半导体装置也适用。
图7包括关于形成半导体装置700的部件的材料的信息。半导体装置700可以包括可以嵌入半导体芯片2的中间FR4层。中间FR4层可以覆盖半导体芯片2的侧表面。半导体装置700可以进一步包括布置在中间FR4层上方和下方的多个另外的FR4层。特别地，基于FR4的PCB材料可以仅包括少量的卤素含量，例如低氯含量。例如，图7的中间FR4层和另外的FR4层可以至少部分地形成图2的层合体28的材料。半导体装置700可以进一步包括布置在中间FR4层上方和下方以及其它FR4层之间的多个铜层或铜箔。例如，铜层可以至少部分地形成图2的第一导电层10、第二导电层12、第三导电层20和第四导电层22。
图7包括第一表列，所述第一表列提供了所示的材料层的厚度的示例性值。另外，第二表列提供了材料层的厚度的示例性值范围。例如，中间FR4层的厚度可以在从大约60微米到大约130微米的范围内。在图7的示例中，中间FR4层的厚度可以具有约80微米的示例性值。
半导体装置700在z方向上的预期总厚度或高度可以在大约380微米至大约600微米、或大约410微米至大约600微米、或大约490微米至大约600微米的范围内。因此，与传统半导体装置相比，根据本公开的半导体装置可以在z方向上提供减小的高度。减小的高度可以提供在一个或多个主装置表面之上布置附加的部件、例如无源元件的可能性。
在图7中，虚线矩形指示半导体芯片2周围的区域。在图7的示例中，指示的区域可没有玻璃纤维。布置在矩形外的层可以包括玻璃纤维。布置在半导体芯片2的上表面上的过孔连接结构件16在z方向上的尺寸(或深度)可以在从大约55微米到大约60微米的范围内。布置在半导体芯片2的下表面上的过孔连接结构16在z方向上的尺寸(或深度)可以在从大约60微米到大约65微米的范围内。半导体芯片2在z方向上的尺寸可以在从大约40微米到大约110微米的范围内，并且可以具有60微米的示例性值。
图8示意性地示出了根据本公开的半导体装置800的底剖视图。半导体装置800可以类似于先前附图中讨论的半导体装置200。特别地，图8的底剖视图可以类似于沿着图2的半导体装置200的平面A-A’的剖面的底视图。
半导体装置800可以包括由虚线矩形表示的半导体芯片2。图8中的半导体芯片2的尺寸是示例性的，并且在其它示例中可以不同。在图8的示例中，半导体芯片2可以包括具有栅极焊盘、源极焊盘和漏极焊盘的晶体管。图8示出了导电层的三个部分20A、20B和20C。第一部分20A可以电耦合到半导体芯片2的源极焊盘，第二部分20B可以电连接到半导体芯片2的栅极焊盘，第三部分20C可以电连接到半导体芯片2的漏极焊盘。在图8的示例中，第一部分20A可以形成为T形，而第三部分20C可以形成为U形。第二部分20B可以布置在第一部分20A和第三部分20C之间，因此可以具有适配于第一部分20A和第三部分20C的形状的形状。
图8示出了在导电层的第一部分20A与半导体芯片2的源极焊盘之间提供电连接的多个过孔连接结构16的过孔阵列。图8中的过孔连接结构16的数量是示例性的，并且在其它示例中可以不同。再次参考图2，过孔连接结构16可以例如对应于第三过孔阵列24。过孔连接结构16可以提供大的源极焊盘覆盖范围。例如，过孔连接结构16可以覆盖半导体芯片2的源极接触焊盘大于5％、或者大于大约10％、或者大于大约20％、或者大于大约30％、或者大于大约40％、或大于约50％，甚至大于约60％。过孔连接结构16可以均匀地分布在源极焊盘之上。特别地，过孔连接结构16可以布置在源极焊盘的平坦区域上。源极焊盘的不平坦区域(可能是由栅极导条(runner)或(聚酰亚胺)钝化引起的)可以未被覆盖。要注意的是，这对于接触半导体芯片2的栅极接触焊盘和漏极接触焊盘的过孔连接结构也可以如此。仅将过孔连接结构16放置在相应芯片接触焊盘的平坦区域上可以使激光钻孔期间可能导致过孔形状不理想或变形的反射最小化。
图8示出了多个电直通连接结构14，其提供了半导体芯片2的漏极接触焊盘和半导体装置800的占位区域之间的电耦合的至少一部分。图8中的电直通连接结构14的数量为示例性的，并且在其它示例中可以不同。电直通连接结构14可以对应于图2中所示的类似部件。在图8的示例中，电直通连接结构14可以以U形布置，从而至少部分地围绕半导体芯片2。如参照前述附图所作的讨论，电直通连接结构14可以有助于最小化半导体装置800中的电阻。
图8示出了过孔连接结构48，其在导电层的第二部分20B与半导体芯片2的栅极焊盘之间提供电连接。在图8的示例中，仅示出了一个过孔连接结构48。在另外的示例中，过孔连接结构48的数量可以不同。
图9示意性地示出了根据本公开的半导体装置900的底视图。例如，半导体装置900可以类似于先前讨论的任何半导体装置，反之亦然。半导体装置900可以包括布置在半导体装置900的底表面处的多个装置接触焊盘。在图9的示例中，半导体装置900可以包括两个源极接触焊盘40A、40B，两个栅极接触焊盘42A、42B和两个漏极接触焊盘44A、44B。接触焊盘可以对称地布置，使得电流可以在两个不同的方向上引导，例如在正x方向和负x方向(参见箭头)。使用多个接触焊盘可以支持焊料检查(LTI，引线末端检查)。例如，与仅基于布置在装置的底表面的中心的一个栅极接触焊盘进行的焊料检查相比，基于图9的示例中所示的两个栅极接触焊盘42A、42B进行的焊料检查可能更容易执行。
图10示意性地示出了包括多个根据本公开的半导体装置的组件1000的顶视图。例如，每个半导体装置可以类似于图9的半导体装置900。组件1000可以包括多个信号线46A、46B和46C，它们可以被配置为电耦合半导体装置900的接触焊盘。特别地，第一信号线46A可以被配置为电耦合半导体装置900的源极接触焊盘40A、40B，第二信号线46B可以被配置为电耦合半导体装置900的栅极接触焊盘42A、42B，并且第三信号线46B可以被配置为电耦合半导体装置900的漏极接触焊盘44A、44B。从图10可以看出，半导体装置900的占位区域设计可以使多个功率MOSFET容易地并行化地布置在板上。
图11示出了用于制造根据本公开的半导体装置的方法的流程图。所述方法以一般方式描述以便定性地指定本公开的多个方面。图11的方法可以包括其它方面。例如，图11的方法可以通过结合根据本公开的其它示例描述的任何方面来扩展。
在步骤50处，可以提供在第一芯片主表面上包括第一芯片接触焊盘的半导体芯片。在步骤52处，可以形成布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘的第一导电层。第一导电层可以在平行于第一芯片主表面的方向上延伸。在步骤54处，可以形成布置在第一导电层之上并且电耦合到第一导电层的第二导电层。第二导电层可以在平行于第一导电层的方向上延伸。在步骤56处，可以形成电耦合到第一导电层和第二导电层的电直通连接结构。电直通连接结构可以在垂直于第一芯片主表面的方向上延伸。在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片可以不重叠。
示例
在下文中，将借助于示例解释包括平行导电层的半导体装置以及用于制造这种半导体装置的方法。
示例1是一种半导体装置，包括：半导体芯片，其在第一芯片主表面上包括第一芯片接触焊盘；第一导电层，其布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘，其中，第一导电层在平行于第一芯片主表面的方向上延伸；第二导电层，其布置在第一导电层之上并且电耦合到第一导电层，其中，第二导电层在与第一导电层平行的方向上延伸；和电直通连接结构，其电耦合到第一导电层和第二导电层，其中，电直通连接结构在垂直于第一芯片主表面的方向上延伸，在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片不重叠。
示例2是根据示例1的半导体装置，其中，所述第一导电层和所述第二导电层被配置为在第一芯片接触焊盘和电直通连接结构之间并行地载送电流。
示例3是根据示例1或2的半导体装置，其中，所述半导体芯片包括功率晶体管，所述第一芯片接触焊盘包括所述功率晶体管的漏极接触焊盘。
示例4是根据前述示例中任一的半导体装置，所述半导体装置还包括：第一装置主表面，其中，第一芯片主表面面对第一装置主表面；和第二装置主表面，其与第一装置主表面相反布置，其中，所述电直通连接结构电耦合到布置在第二装置主表面处的第一装置接触焊盘。
示例5是根据前述示例中任一的半导体装置，所述半导体装置还包括：层合体，其中，至少半导体芯片、第一导电层和电直通连接结构嵌入在所述层合体中。
示例6是根据前述示例中任一的半导体装置，其中，所述第二导电层的背离第一芯片主表面的表面被暴露。
示例7是根据前述示例中任一的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述第一导电层覆盖第一芯片主表面的50％以上。
示例8是根据前述示例中任一的半导体装置，其中，在垂直于所述第一芯片主表面的方向上，所述第一导电层的厚度小于所述第二导电层的厚度。
示例9是根据前述示例中任一的半导体装置，其中，在垂直于所述第一芯片主表面的方向上，所述第一导电层的厚度在从15微米到45微米的范围内。
示例10是根据前述示例中任一的半导体装置，其中，在垂直于所述第一芯片主表面的方向上，所述第二导电层的厚度在从30微米至90微米的范围内。
示例11是根据前述示例中任一的半导体装置，所述半导体装置还包括：第一过孔阵列，其将第一芯片接触焊盘和第一导电层电耦合。
示例12是根据示例11的半导体装置，其中，所述第一过孔阵列覆盖所述第一芯片接触焊盘的5％以上。
示例13是根据示例11或12的半导体装置，其中，所述第一过孔阵列与所述半导体芯片的边缘之间的最小距离在大约50微米至大约350微米的范围内。
示例14是根据前述示例中任一的半导体装置，所述半导体装置还包括：第二过孔阵列，其将第一导电层和第二导电层电耦合。
示例15是根据示例14的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述第一过孔阵列的过孔连接结构和所述第二过孔阵列的过孔连接结构一致地布置。
示例16是根据前述示例中任一的半导体装置，所述半导体装置还包括：第二芯片接触焊盘，其布置在与第一芯片主表面相反的第二芯片主表面上；和第三导电层，其布置在第二芯片主表面之上并且电耦合到第二芯片接触焊盘，其中，第三导电层在平行于第二芯片主表面的方向上延伸。
示例17是根据示例16的半导体装置，所述半导体装置还包括：第三过孔阵列，其将第二芯片接触焊盘和第三导电层电耦合。
示例18是根据示例16或17的半导体装置，所述半导体装置还包括：第二装置接触焊盘，其布置在第二装置主表面处；和第四过孔阵列，其将第三导电层和第二装置接触焊盘电耦合。
示例19是根据示例18的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述第三过孔阵列的过孔连接结构和所述第四过孔阵列的过孔连接结构一致地布置。
示例20是根据示例4-19中任一的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述半导体芯片和所述第一装置接触焊盘至少部分地重叠。
示例21是一种用于制造半导体装置的方法，其中，所述方法包括：提供在第一芯片主表面上包括第一芯片接触焊盘的半导体芯片；形成布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘的第一导电层，其中，第一导电层在平行于第一芯片主表面的方向上延伸；形成布置在第一导电层之上并且电耦合到第一导电层的第二导电层，其中，第二导电层在平行于第一导电层的方向上延伸；和形成电耦合到第一导电层和第二导电层的电直通连接结构，其中，电直通连接结构在垂直于第一芯片主表面的方向上延伸，在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片不重叠。
如在本说明书中所采用的，术语“连接”、“耦合”、“电连接”和/或“电耦合”可能不一定意味着元件必须直接连接或耦合在一起。可以在“连接”、“耦合”、“电连接”或“电耦合”的元件之间设置居间元件。
进一步地，关于例如在对象的表面“之上”形成或定位的材料层中使用的词语“之上”在本文中可以用来表示材料层可以“直接”定位(例如形成、沉积等)在相应表面上，例如与相应表面直接接触。关于例如在表面“之上”形成或定位的材料层中使用的词语“之上”在本文中也可以用来表示材料层可以“间接”定位(例如形成、沉积等)在相应表面上，其中，一个或多个附加层布置在相应表面与材料层之间。
此外，在说明书或权利要求书中使用的术语“具有”、“含义”、“包含”、“带有”或其变体意在以类似于术语“包括”的方式是开放式包括。换言之，本文中所使用的术语“具有”、“含有”、“包含”、“带有”、“包括”等是开放式术语，其指示所陈述的元件或特征的存在，但是不排除其它元件或特征。除非上下文另外明确指出，否则冠词“一”、“一个”和“所述”旨在包括复数和单数。
此外，词语“示例性”在本文中用来表示用作示例、实例或说明。本文中被描述为“示例性”的任何方面或设计不是必然被解释为优于其它方面或设计。而是，示例性一词的使用旨在以具体方式呈现概念。如在本申请中使用的，术语“或”旨在表示包括性的“或”而不是排他性的“或”。也就是说，除非另有说明或从上下文可以清楚得知，否则“X使用A或B”旨在表示任何自然的包含性排列。也就是说，如果X使用A；X使用B；或X使用A和B两者，则在任何前述情况下都满足“X使用A或B”。另外，在本申请和所附权利要求书中使用的冠词“一”和“一个”通常可以被解释为意指“一个或多个”，除非另有说明或从上下文清楚地指向单数形式。另外，A和B等中的至少一个通常是指A或B或A和B两者。
本文描述了装置和用于制造装置的方法。结合所描述的装置做出的评述对于相应的方法也可以成立，反之亦然。例如，如果描述了装置的特定部件，则用于制造装置的相应方法可以包括以合适的方式提供部件的操作，即使所述操作未在图中明确描述或示出。
尽管已经结合一个或多个实施方式示出和描述了本公开，但是本领域的其它技术人员将至少部分地基于对本说明书和附图的阅读和理解来想到进行等同的改变和修改。本公开包括所有这样的修改和改变，并且仅由所附权利要求的概念限制。特别是关于上述部件(例如元件、资源等)执行的各种功能，除非另有说明，否则用于描述此类部件的术语旨在对应于执行所述部件的特定功能的任何部件(例如，在功能上是等同的)，即使在结构上不等同于在本文中示出的示例性实施方式中执行功能的所公开的结构。另外，尽管本公开的特定特征可能已经结合几个实施方式中的仅一个实施方式被公开，但是只要对于任何给定的或特定的应用可能是期望和有利的，这种特征可以与其它实施方式的一个或多个其它特征组合。

Claims (21)

1.一种半导体装置，包括：
半导体芯片，其在第一芯片主表面上包括第一芯片接触焊盘；
第一导电层，其布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘，其中，第一导电层在平行于第一芯片主表面的方向上延伸；
第二导电层，其布置在第一导电层之上并且电耦合到第一导电层，其中，第二导电层在与第一导电层平行的方向上延伸；和
电直通连接结构，其电耦合到第一导电层和第二导电层，其中，电直通连接结构在垂直于第一芯片主表面的方向上延伸，并且在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片不重叠。
2.根据权利要求1所述的半导体装置，其中，所述第一导电层和所述第二导电层被配置为在第一芯片接触焊盘与电直通连接结构之间并行地载送电流。
3.根据权利要求1或2所述的半导体装置，其中，所述半导体芯片包括功率晶体管，所述第一芯片接触焊盘包括所述功率晶体管的漏极接触焊盘。
4.根据前述权利要求中任一项所述的半导体装置，其中，所述半导体装置还包括：
第一装置主表面，其中，第一芯片主表面面对第一装置主表面；和
第二装置主表面，其与第一装置主表面相反布置，其中，所述电直通连接结构电耦合到布置在第二装置主表面处的第一装置接触焊盘。
5.根据前述权利要求中任一项所述的半导体装置，其中，所述半导体装置还包括：
层合体，其中，至少半导体芯片、第一导电层和电直通连接结构嵌入在所述层合体中。
6.根据前述权利要求中任一项所述的半导体装置，其中，所述第二导电层的背离第一芯片主表面的表面被暴露。
7.根据前述权利要求中任一项所述的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述第一导电层覆盖第一芯片主表面的50％以上。
8.根据前述权利要求中任一项所述的半导体装置，其中，在垂直于所述第一芯片主表面的方向上，所述第一导电层的厚度小于所述第二导电层的厚度。
9.根据前述权利要求中任一项所述的半导体装置，其中，在垂直于所述第一芯片主表面的方向上，所述第一导电层的厚度在从15微米到45微米的范围内。
10.根据前述权利要求中任一项所述的半导体装置，其中，在垂直于所述第一芯片主表面的方向上，所述第二导电层的厚度在从30微米至90微米的范围内。
11.根据前述权利要求中任一项所述的半导体装置，其中，所述半导体装置还包括：
第一过孔阵列，其将第一芯片接触焊盘和第一导电层电耦合。
12.根据权利要求11所述的半导体装置，其中，所述第一过孔阵列覆盖所述第一芯片接触焊盘的5％以上。
13.根据权利要求11或12所述的半导体装置，其中，所述第一过孔阵列与所述半导体芯片的边缘之间的最小距离在大约50微米至大约350微米的范围内。
14.根据前述权利要求中任一项所述的半导体装置，其中，所述半导体装置还包括：
第二过孔阵列，其将第一导电层和第二导电层电耦合。
15.根据权利要求14所述的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述第一过孔阵列的过孔连接结构和所述第二过孔阵列的过孔连接结构一致地布置。
16.根据前述权利要求中任一项所述的半导体装置，其中，所述半导体装置还包括：
第二芯片接触焊盘，其布置在与第一芯片主表面相反的第二芯片主表面上；和
第三导电层，其布置在第二芯片主表面之上并且电耦合到第二芯片接触焊盘，其中，第三导电层在平行于第二芯片主表面的方向上延伸。
17.根据权利要求16所述的半导体装置，其中，所述半导体装置还包括：
第三过孔阵列，其将第二芯片接触焊盘和第三导电层电耦合。
18.根据权利要求16或17所述的半导体装置，其中，所述半导体装置还包括：
第二装置接触焊盘，其布置在第二装置主表面处；和
第四过孔阵列，其将第三导电层和第二装置接触焊盘电耦合。
19.根据权利要求18所述的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述第三过孔阵列的过孔连接结构和所述第四过孔阵列的过孔连接结构一致地布置。
20.根据权利要求4-19中任一项所述的半导体装置，其中，在所述第一芯片主表面的顶视图中，所述半导体芯片和所述第一装置接触焊盘至少部分地重叠。
21.一种用于制造半导体装置的方法，其中，所述方法包括：
提供在第一芯片主表面上包括第一芯片接触焊盘的半导体芯片；
形成布置在第一芯片主表面之上并且电耦合到第一芯片接触焊盘的第一导电层，其中，第一导电层在平行于第一芯片主表面的方向上延伸；
形成布置在第一导电层之上并且电耦合到第一导电层的第二导电层，其中，第二导电层在平行于第一导电层的方向上延伸；和
形成电耦合到第一导电层和第二导电层的电直通连接结构，其中，电直通连接结构在垂直于第一芯片主表面的方向上延伸，并且在第一芯片主表面的顶视图中，电直通连接结构和半导体芯片不重叠。
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