CN113273079B - 偏置电路和功率放大器电路 - Google Patents

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Abstract

公开用于PA(100)的偏置电路(200)。它包括：第一晶体管(M1)，漏极端和栅极端连接到第一电路节点(x)，且源极端连接到第一供电端(GND)；连接到第一电路节点(x)的第一电流源(I1)；及连接在第一电路节点(x)和第二电路节点(y)之间的第一电阻器(R1)。它还包括：第二晶体管(M2)，配置为在栅极端处接收去往PA的差分输入信号的第一分量(RFinp)，漏极端连接到第二电路节点(y)且源极端连接到第二供电终端(VDD)；及第三晶体管(M3)，配置为在栅极端处接收去往PA的差分输入信号的第二分量(RFinn)，漏极端连接到第二电路节点(y)且源极端连接到第二供电终端(VDD)。第二晶体管(M2)和第三晶体管(M3)的栅极端被配置为被第一电压(V1)偏置。偏置电路被配置为在第二电路节点(y)处生成用于PA(100)偏置电压(Vbias)。

Description

偏置电路和功率放大器电路
技术领域
本公开涉及一种用于功率放大器的偏置电路以及包括偏置电路和功率放大器的功率放大器电路。
背景技术
在即将到来的毫米波第五代(5G)通信系统中，发射机中的功率放大器的效率非常具有挑战性。原因是频率和带宽都非常高，同时将使用具有高峰均功率比的调制。由于带宽和定时准确性要求，用于改进较低带宽系统效率的已建立的技术难以使用。
为提高较低带宽系统效率而开发的技术，如包络跟踪，可能在5G毫米波应用中存在性能问题。
发明内容
本公开的实施例的一个目的是提供功率放大器的自适应偏置。
根据第一方面，提供了一种用于功率放大器(PA)的偏置电路。偏置电路包括第一晶体管，其漏极端和栅极端被连接到第一电路节点并且其源极端被连接到第一供电端。此外，偏置电路包括被连接到第一电路节点的第一电流源和连接在第一电路节点和第二电路节点之间的第一电阻器。此外，偏置电路包括第二晶体管，该第二晶体管被配置为在其栅极端处接收去往PA的差分输入信号的第一分量。第二晶体管的漏极端被连接到第二电路节点并且其源极端被连接到第二供电端。偏置电路还包括第三晶体管，该第三晶体管被配置为在其栅极端处接收去往PA的差分输入信号的第二分量。第三晶体管的漏极端被连接到第二电路节点并且其源极端被连接到第二供电端。第二晶体管的栅极端和第三晶体管的栅极端被配置为被第一电压偏置。偏置电路被配置为在第二电路节点处生成用于PA的偏置电压。
用于PA的偏置电压可以是用于PA的输入晶体管的栅极端的偏置电压。
第一电压可以是数字可控的。
第一电阻器的电阻可以是数字可控的。
偏置电路可以包括连接在第一电路节点和第一供电端之间的第一电容器。
偏置电路可以包括第四晶体管，其栅极端被连接到第三电路节点，其漏极端被连接到第一电路节点，并且其源极端被连接到第一供电端。
此外，偏置电路可以包括第五晶体管，其漏极端和其栅极端被连接到第三电路节点并且其源极端被连接到第一供电端。此外，偏置电路可以包括第六晶体管，该第六晶体管被配置为在其栅极端处接收去往PA的差分输入信号的第一分量。第六晶体管的漏极端可以被连接到第三电路节点并且其源极端被连接到第二供电端。偏置电路还可以包括第七晶体管，该第七晶体管被配置为在其栅极端处接收去往PA的差分输入信号的第二分量。第七晶体管的漏极端可以被连接到第三电路节点并且其源极端被连接到第二供电端。
在一些实施例中，第六晶体管的栅极端和第七晶体管的栅极端被配置为被第一电压偏置。
在一些实施例中，第二供电端被配置为被提供比第一供电端更高的电势。在这样的实施例中，第一晶体管(以及，在适用的情况下，第四晶体管和第五晶体管中的每一个)可以是NMOS晶体管。此外，在这样的实施例中，第二晶体管和第三晶体管(以及，在适用的情况下，第六晶体管和第七晶体管)可以是PMOS晶体管。
在一些实施例中，第二供电端被配置为被提供比第一供电端更低的电势。在这样的实施例中，第一晶体管(以及，在适用的情况下，第四晶体管和第五晶体管中的每一个)可以是PMOS晶体管。此外，在这样的实施例中，第二晶体管和第三晶体管(以及，在适用的情况下，第六晶体管和第七晶体管)可以是NMOS晶体管。
根据第二方面，提供了一种PA电路。PA电路包括第一方面的偏置电路和被配置为以所述偏置电压偏置的PA。
PA电路中的PA可以包括共源型输入级。输入级的输入晶体管可以被配置为在它们的栅极端处以偏置电压偏置。
PA电路的PA可以包括第一变压器，该第一变压器被配置为跨初级绕组接收PA的输入信号。变压器可以具有连接在输入级的输入晶体管的栅极端之间的次级绕组。变压器可以被配置为在次级绕组的中心抽头(tap)处接收偏置电压。
根据第三方面，提供了一种包括第二方面的PA电路的集成电路。
根据第四方面，提供了一种包括第二方面的PA电路的电子装置。电子装置可以例如是通信装置，诸如(但不限于)用于蜂窝通信系统的无线通信设备或基站。
附图说明
图1示出了通信环境。
图2是收发器电路的实施例的框图。
图3是功率放大器的示意电路图。
图4是偏置电路的示意电路图。
图5-6显示测量结果。
图7是偏置电路的示意电路图。
具体实施方式
应当强调的是，术语“包括/包含”在本公开中使用时用于指定所述特征、整数、步骤或组件的存在，但不排除一个或多个其他特征、整数、步骤、组件或其组的存在或添加。
在本公开的实施例中使用自适应偏置来在输入信号幅度改变时调整偏置水平。在A/AB类功率放大器(PA)中，这可能例如意味着随着输入信号幅度的上升而增加偏置电流。
自适应偏置可以减少幅度到幅度(AM-AM)失真，这实际上意味着输出参考1dB压缩点(OP1dB)和饱和输出功率(Psat)中的增加。它也可以是在传递低输出功率时降低功耗的一种方式。
图1示出了其中可以采用本公开的实施例的通信环境。蜂窝通信系统的无线通信设备1，或简称无线设备1，与蜂窝通信系统的无线电基站2进行无线通信。无线设备1可以是通常称为用户设备(UE)的设备。无线设备1在图1中被描绘为移动电话，但可以是具有蜂窝通信能力的任何种类的设备，例如平板电脑或笔记本计算机、机器类型通信(MTC)设备，或类似设备。此外，在本公开全文中使用蜂窝通信系统作为示例。然而，本公开的实施例也可以适用于其他类型的系统，例如但不限于Wi-Fi系统。
无线电基站2和无线设备1是本公开中通称为通信装置的示例。下面在具有无线电基站2或无线设备1的形式的通信装置的上下文中描述实施例。然而，也可以考虑其他类型的通信装置，例如Wi-Fi接入点或支持Wi-Fi的设备。
图2是收发器电路10的实施例的框图，其可以包括在诸如无线电基站2或无线设备1的通信装置中。在图2所示的实施例中，收发器电路10包括数字信号处理(DSP)电路15。DSP电路15可以例如是通常所称的基带处理器。DSP电路15可以例如被配置为执行各种数字信号处理任务，例如编码、解码、调制、解调、快速傅立叶变换(FFT)、逆FFT(IFFT)、映射、解映射等中的一项或多项。
此外，在图2所示的实施例中，收发器电路10包括发射机电路20。发射机电路20包括数模转换器(DAC)25。DAC25被连接到DSP电路15并且被配置为接收要从DSP电路15发送的信号的数字表示作为DAC25的输入信号。DAC25还被配置为将要发送的信号转换为模拟表示，其是DAC25的输出信号。发射机电路20还包括连接在DAC25和天线35之间的发射机(Tx)前端(FE)电路30。Tx FE电路30被配置为将来自DAC25的输出信号变换为适合于通过天线35发送的格式。这可以包括诸如频率上变频、滤波和/或放大的操作。Tx FE电路30可以包括一个或多个混频器、滤波器和/或放大器。这种Tx FE电路的设计本身对于无线电收发器设计领域的技术人员来说是众所周知的，这里不再详细讨论。Tx FE电路30通常还包括功率放大器(PA)，其被配置为将要发送的信号馈送到天线35中。在本公开中呈现了用于这种PA的偏置电路的实施例。此外，在本公开中还呈现了包括所述偏置电路和PA的PA电路的实施例。
此外，在图2所示的实施例中，收发器电路10包括接收机电路40。接收机电路40包括被连接到天线35的接收机(Rx)FE电路45。此外，接收机电路40包括ADC50。ADC50连接在RxFE电路45和DSP电路15之间。Rx FE电路45被配置为将通过天线35接收的信号变换为适合输入到ADC50的格式。这可以包括例如频率下变频、滤波和/或放大的操作。Rx FE电路45可以包括一个或多个混频器、滤波器和/或放大器(例如低噪声放大器(LNA))以执行这样的操作。这种Rx FE电路的设计本身对于无线电收发器设计领域的技术人员来说是众所周知的，这里不再详细讨论。ADC50被配置为从Rx FE电路接收其(模拟)输入信号，并将其转换为数字表示以生成ADC50的数字输出信号。ADC50的该数字输出信号被输入到DSP电路15用于进一步的数字信号处理。
图3是可以与上述偏置电路的实施例结合使用的PA100的示意性电路图。需要注意的是，图3所示的PA100的实施例只是一个例子，其他类型的PA也可以与偏置电路一起使用。
根据图3所示的实施例，PA100包括共源型输入级。所述输入级包括输入晶体管MCS1和MCS2的差分对，它们被配置为在它们的栅极端处以偏置电压Vbias偏置。偏置电压Vbias可以以许多不同的方式提供给MCS1和MCS2的栅极端。在图3所示的实施例中，PA100包括第一变压器T1。第一变压器T1的次级绕组连接在MCS1和MCS2的栅极端之间。第一变压器T1被配置为在次级绕组的中心抽头CT处接收偏置电压。此外，第一变压器T1被配置为跨初级绕组接收PA100的输入信号PAin。在图3中，MCS1和MCS2的源极端被连接到第一供电端(地或“GND”)。
如图3所示，PA100可以包括附加的晶体管级。例如，在图3中，PA100包括被连接到共源输入级的共栅级。所述共栅级包括晶体管MCG1和MCG2的差分对。MCG1和MCG2充当MCS1和MCS2的共源共栅(cascode)晶体管。在图3中，MCG1和MCG2在它们的栅极端处以偏置电压CGbias偏置。
如图3所示，PA100还可以包括第二变压器T2。在图3中，第二变压器T2的初级绕组连接在MCG1的漏极端和MCG2的漏极端之间。D1的初级绕组的中心抽头被连接到第二供电端(“VDD”)。
此外，在图3中，第二变压器T2被配置为跨次级绕组生成PA100的输出PAout。
如图3所示，PA100可以包括进一步的组件，例如内部反馈电容器C10和C11、电容器C8和C9以及电阻器R8和R9。
图4是根据本公开实施例的偏置电路200的示意电路图。偏置电路100被配置为以适应PA100的输入信号的方式生成偏置电压Vbias。与恒定偏置相比，这能够增加OP1dB和Psat。
根据图4所示的实施例，偏置电路200包括第一晶体管M1，其漏极端和栅极端被连接到标记为x的第一电路节点，并且其源极端被连接到标记为GND的第一供电端。此外，偏置电路200包括被连接到节点x的被标记为I1的第一电流源。此外，偏置电路包括连接在节点x和被标记为y的第二电路节点之间的第一电阻器R1。
根据图4所示的实施例，偏置电路200包括第二晶体管M2，其被配置为在其栅极端处接收去往PA100的差分输入信号的第一分量RFinp。M2的漏极端被连接到节点y，并且其源极端被连接到被标记为VDD的第二供电端。类似地，根据图4中所示的实施例，偏置电路200包括第三晶体管M3，其被配置为在其栅极端处接收去往PA的差分输入信号的第二分量RFinn。M3的漏极端也被连接到节点y，并且其源极端被连接到VDD。M2和M3的栅极端被配置为由第一电压V1偏置。这可以通过许多不同的方式来实现。在图4中，V1分别通过电阻器R2和R3提供给M2和M3的栅极端。RFinp和RFinn分别通过电容器C2和C3被分别提供给M2和M3的栅极端。
令RFin标示其分量为RFinn和RFinp的差分信号。RFin可以是与PAin(图3)相同的信号。因此，电容器C2和C1(图4)可以被连接到第一变压器T1的初级绕组的端部。在一些实施例中，RFin(图4)可以例如通过中间电路元件从PAin导出。在一些实施例中，PAin可以例如通过中间电路元件从RFin导出。在一些实施例中，PAin和RFin都可以从公共信号导出。
如图4所示，偏置电路200可以包括连接在节点x和第一供电端GND之间的第一电容器C1。
此外，如图4所示，偏置电路200被配置为在节点y处生成偏置电压Vbias。
如上所述，Vbias可以是用于PA100的输入晶体管(例如MCS1和MCS2(图3))的栅极端的偏置电压。
如下面的测量结果所示，偏置电路100具有“膝盖状(knee-shaped)”特性。定性地说，对于低于“膝盖”或阈值水平的输入幅度，Vbias近似恒定。对于高于阈值水平的输入幅度，Vbias随输入幅度的增加近似线性增加。对于阈值水平附近的输入幅度，Vbias相对输入幅度的斜率逐渐增加。
“膝盖”的位置，即阈值水平，取决于V1的值。根据一些实施例，V1是数字可控的。例如，V1可以由DAC(未示出)生成。这使得能够控制上述阈值水平。
Vbias相对输入幅度的斜率取决于R1的电阻。在一些实施例中，R1的电阻是数字可控的。这使得能够控制Vbias相对输入幅度的所述斜率。
图5和图6示出了来自图3中所示类型的PA100的特定实施方式和图4中所示类型的偏置电路200的特定实施方式的测量结果，其以22nmFD(完全耗尽)SOI(绝缘体上硅)CMOS(互补金属氧化物半导体)制造工艺实现。测量中使用的PA100被设计为在27GHz左右的输入频率处运行。电压V1可通过3比特进行控制，即有8种不同的可能水平。类似地，R1的电阻可通过3比特进行控制，即所述电阻具有8个不同的可能值。因此，总共有8x8＝64种不同的设置。
图5和6示出了输出功率(左y轴)和Vbias(右y轴，在图5和6中称为CS偏置电压)如何随输入幅度(x轴，标记为“DAC值”以指示这是生成PA输入的Tx DAC的输入信号水平)变化。
图5绘制了V1和R1的电阻的所有64种不同组合的输出功率和Vbias。可以看出，有一系列不同的设置，允许控制Vbias，使其在PA输出级开始压缩的输入水平(即上述阈值水平)处开始增加，并且以补偿较高输入信号水平处的增益压缩的斜率增加。如上所述，作为第一近似，开始点(或阈值水平)可由电压V1控制，有效地设置在哪个输入幅度处整流晶体管对M2和M3将开始传导电流。如上所述，Vbias中的增加的斜率可以通过数控电阻器R1设置，其将来自晶体管对M2和M3的直流电流变换为DC电压。
图6将V1和R1的固定设置的自适应偏置与具有恒定偏置(即恒定Vbias)的情况进行了比较。可以看出，通过使用自适应偏置，与使用恒定偏置电压Vbias时相比，可以获得OP1dB和Psat两者的增加。
当调整两个调谐参数，即V1和R1的电阻时，可能期望相对独立地控制阈值水平和Vbias的斜率。还可能期望偏置电路200的输出阻抗相对独立于输入幅度，并且跨晶体管M1的电压在所有输入幅度下保持相对恒定以最小化记忆效应(memory effect)的风险。图7示出了偏置电路200的实施例，与图4所示的实施例相比，该实施例改进了这些特性。在图7中，偏置电路200包括第四晶体管M4，其栅极端被连接到第三电路节点z，其漏极端连接至第一电路节点x，并且其源极端连接至第一供电端(“GND”)。定性地说，晶体管M4可用于从M1的漏极减去由M2和M3生成的依赖于信号的电流，使得M1的漏极电流相对恒定，与输入幅度无关。这可以通过使用“复制整流器电路”250来获得，其输出电流被电流镜从M1的漏极端减去。M4是该电流镜的输出端。实际上，幅度相关电流随后流入可编程电阻器R1，但不在二极管连接的晶体管M1中，其中理想地只有输入参考电流I1将流动。跨M1的电压将保持相对恒定，并且其阻抗也将如此。
根据一些实施例，偏置电路200因此包括(在所述复制整流器电路250中)第五晶体管M5，其漏极端和其栅极端被连接到节点z并且其源极端被连接到第一供电端(“GND”)。M5为上述电流镜的输入端。此外，偏置电路200包括(在所述复制整流器电路250中)第六晶体管M6，其被配置为在其栅极端处接收去往PA的差分输入信号的第一分量RFinp，并且其漏极端被连接到节点z并且其源极端被连接到第二供电端(“VDD”)。此外，偏置电路200包括(在所述复制整流器电路250中)第七晶体管M7，其被配置为在其栅极端处接收去往PA的差分输入信号的第二分量RFinn，并且其漏极端被连接到节点z并且其源极端被连接到第二供电端(“VDD”)。M6和M7模仿M2和M3的操作。
M6和M7的栅极端可被配置为例如分别通过电阻器R6和R7以V1偏置，如图7所示。此外，RFinp和RFinn可以分别通过电容器C6和C7被分别提供给M6和M7的栅极端。
在附图所示的实施例中，第二供电端(“VDD”)被配置为被提供比第一供电端(“GND”)更高的电势。例如，GND可以对应于0V的电势，而VDD可以对应于正供电电压水平。此外，M1、M4和M5是NMOS晶体管。此外，M2、M3、M6和M7是PMOS晶体管。当PA100的输入晶体管(例如图3中的MCS1和MCS2)是NMOS晶体管时，这些实施例适合生成用于PA100的偏置电压Vbias。
在其他实施例中，可以使用补充实施方式，其中到GND和VDD的连接被互换，并且PMOS晶体管被NMOS晶体管替换，反之亦然。在这样的实施例中，第二供电端将被配置为被提供比第一供电端更低的电势。例如，GND仍可对应0V电势，VDD仍可对应正供电电压水平，但GND可连接至第二供电端而VDD连接至第一供电端。此外，在这样的实施例中，M1以及在适用的情况下M4和M5将是PMOS晶体管。此外，M2和M3以及在适用的情况下M6和M7将是NMOS晶体管。在PA100的输入晶体管是PMOS晶体管的实施例中，这样的实施例将适合于生成用于PA100偏置电压Vbias。可以例如通过交换到GND和VDD的连接，并通过用PMOS晶体管替换NMOS晶体管MCS1和MCS2(以及MCG1和MCG2)获得PA100的这种实施例，作为图3中的实施方式的补充实施方式。
根据一些实施例，提供了一种PA电路，其包括偏置电路200的实施例和被配置为用所述偏置电压Vbias偏置的PA，例如PA100的实施例。
包括偏置电路200和PA的PA电路的实施例适用于(完全地或部分地)集成在集成电路上。因此，根据一些实施例，提供了一种包括PA电路的集成电路。
PA电路可被包括在电子装置中。电子装置可以例如是通信装置，例如无线通信设备1或基站2(图1)。例如，PA电路可被包括在收发器电路10(图2)的Tx FE电路30中。收发器电路10又可被包括在电子装置中。
自适应偏置电路200的实施例被设计为跟踪去往PA的输入信号的包络。与跟踪输出信号幅度相比，这是有利的。原因之一是跟踪输出信号会导致环路，具有潜在的不稳定性。形成环路是因为输出信号幅度取决于偏置，该偏置由输出信号幅度控制。跟踪输入幅度可以避免这个问题。跟踪输出信号的另一个问题是，当放大器开始饱和时，偏置电压需要更快地增加以进行补偿，输出信号幅度随输入增加的速度更慢，因此与所需的相比，可能获得更低的有效性偏置电压陡度(steepness)。
以上所公开的涉及具体实施例。然而，除上述之外的其他实施例也是可能的。例如，PA电路可以用于通信装置以外的其他类型的电子装置。实施例的不同特征可以以不同于所描述的那些组合的方式组合。

Claims (17)

1.一种用于功率放大器PA(100)的偏置电路(200)，包括：
第一晶体管(M1)，其漏极端和栅极端被连接到第一电路节点(x)，并且其源极端被连接到第一供电端(GND)；
被连接至所述第一电路节点(x)的第一电流源(I1)；
被连接在所述第一电路节点(x)和第二电路节点(y)之间的第一电阻器(R1)；
第二晶体管(M2)，其被配置为在其栅极端处接收去往所述PA的差分输入信号的第一分量(RFinp)，并且其漏极端被连接到所述第二电路节点(y)，并且其源极端被连接到第二供电端(VDD)；以及
第三晶体管(M3)，其被配置为在其栅极端处接收去往所述PA的所述差分输入信号的第二分量(RFinn)，并且其漏极端被连接到所述第二电路节点(y)，并且其源极端被连接到第二供电端(VDD)；其中，
所述第二晶体管(M2)的所述栅极端和所述第三晶体管(M3)的所述栅极端被配置为被第一电压(V1)偏置；以及
所述偏置电路被配置为在所述第二电路节点(y)处生成用于所述PA(100)的偏置电压(Vbias)；
其中，所述偏置电路(200)包括：第四晶体管(M4)，其栅极端被连接到第三电路节点(z)，其漏极端被连接到所述第一电路节点(x)，并且其源极端被连接到所述第一供电端(GND)。
2.根据权利要求1所述的偏置电路(200)，其中，用于所述PA(100)的所述偏置电压(Vbias)是用于所述PA(100)的输入晶体管(MCS1、MCS2)的栅极端的偏置电压(Vbias)。
3.根据权利要求1或2所述的偏置电路(200)，其中，所述第一电压(V1)是数字可控的。
4.根据权利要求1或2所述的偏置电路(200)，其中，所述第一电阻器(R1)的电阻是数字可控的。
5.根据权利要求1或2所述的偏置电路(200)，包括被连接在所述第一电路节点(x)和所述第一供电端(GND)之间的第一电容器(C1)。
6.根据权利要求5所述的偏置电路(200)，包括：
第五晶体管(M5)，其漏极端和其栅极端被连接到所述第三电路节点(z)，并且其源极端被连接到所述第一供电端(GND)；
第六晶体管(M6)，其被配置为在其栅极端处接收去往所述PA的差分输入信号的所述第一分量(RFinp)，其漏极端被连接到所述第三电路节点(z)，并且其源极端被连接到所述第二供电端(VDD)；以及
第七晶体管(M7)，其被配置为在其栅极端处接收去往所述PA的所述差分输入信号的所述第二分量(RFinn)，其漏极端被连接到所述第三电路节点(z)，并且其源极端被连接到所述第二供电端(VDD)。
7.根据权利要求6所述的偏置电路(200)，其中，所述第六晶体管(M6)的所述栅极端和所述第七晶体管(M7)的所述栅极端被配置为被所述第一电压(V1)偏置。
8.根据权利要求1或2所述的偏置电路(200)，其中，所述第二供电端(VDD)被配置为被提供比所述第一供电端(GND)更高的电势；
所述第一晶体管(M1)是NMOS晶体管；以及
所述第二晶体管(M2)和所述第三晶体管(M3)是PMOS晶体管。
9.根据权利要求1-2中任一项所述的偏置电路(200)，其中，所述第二供电端被配置为被提供比所述第一供电端更低的电势；
所述第一晶体管(M1)是PMOS晶体管；以及
所述第二晶体管(M2)和所述第三晶体管(M3)是NMOS晶体管。
10.一种PA电路，包括：
根据权利要求1至9中任一项所述的偏置电路(200)；以及
被配置为以所述偏置电压偏置的PA(100)。
11.根据权利要求10所述的PA电路，其中，所述PA(100)包括：
共源型输入级，其中，所述输入级的输入晶体管(MCS1、MCS2)被配置为在它们的栅极端处以所述偏置电压(Vbias)偏置。
12.根据权利要求11所述的PA电路，其中，所述PA(100)包括第一变压器(T1)，其被配置为跨初级绕组接收所述PA(100)的输入信号，次级绕组被连接在所述输入级的所述输入晶体管(MCS1、MCS2)的所述栅极端之间，并被配置为在所述次级绕组的中心抽头(CT)处接收所述偏置电压。
13.一种集成电路，包括根据权利要求10-12中任一项所述的PA电路。
14.一种电子装置(1，2)，包括根据权利要求10-12中任一项所述的PA电路。
15.根据权利要求14所述的电子装置(1，2)，其中，所述电子装置是通信装置。
16.根据权利要求15所述的电子装置(1，2)，其中，所述通信装置是用于蜂窝通信系统的无线通信设备。
17.根据权利要求15所述的电子装置(1，2)，其中，所述通信装置是用于蜂窝通信系统的基站。
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