CN113271105A - 带有可变采样电容器的sar adc - Google Patents

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Abstract

本公开涉及带有可变采样电容器的SAR ADC。提供了一种逐次逼近寄存器模数转换器(SAR ADC)电路，包括：N个加权位电容器，其中N为大于1的正整数；采样电路，被配置为将输入电压采样到所述N个加权位电容器；和逻辑电路。逻辑电路被配置为能够以高分辨率模式对所述N个加权位电容器上的输入电压进行采样；能够以低分辨率模式将输入电压采样到N‑M个加权位电容器上，并将共模电压采样到最高有效的M个加权位电容器上，其中M为大于零且小于N的正整数；和使用加权位电容器启动连续位试验，以将采样的输入电压转换为数字值。

Description

带有可变采样电容器的SAR ADC
技术领域
本文档涉及集成电路，尤其涉及模数转换器(ADC)电路。
背景技术
ADC电路用于将模拟信号量化为可用于信号处理的数字量。通常，ADC电路是为特定应用而设计的。这涉及需要ADC的新应用的开发成本。期望具有可以在多种应用之间移植的ADC电路。
发明内容
该文档通常涉及模数转换器(ADC)，尤其涉及分辨率可配置的ADC。在某些方面，逐次逼近寄存器模数转换器(SAR ADC)电路，包括：N个加权位电容器，其中N为大于1的正整数；采样电路，被配置为将输入电压采样到所述N个加权位电容器；和逻辑电路。逻辑电路被配置为能够以高分辨率模式对所述N个加权位电容器上的输入电压进行采样；能够以低分辨率模式将输入电压采样到N-M个加权位电容器上，并将共模电压采样到最高有效的M个加权位电容器上，其中M为大于零且小于N的正整数；和使用加权位电容器启动连续位试验，以将采样的输入电压转换为数字值。
在某些方面，一种操作SAR ADC电路的方法，包括：当所述SAR ADC电路被配置为高分辨率模式时，将输入电压采样到N个加权位电容器上，其中N为大于1的正整数；当所述SARADC电路被配置为低分辨率模式时，将所述输入电压采样到N-M个加权位电容器上，并将共模电压采样到最高有效的M个加权位电容器上，其中M为大于零且小于N的正整数；和以高分辨率模式将所述采样的输入电压转换为数字值，并且当所述SAR ADC电路被配置为低分辨率模式时，将所述采样的输入电压转换为位数比高分辨率模式下少的数字值。
在某些方面，ADC电路，包括：第一数模转换器(DAC)电路、采样电路、耦合到DAC电路的比较器电路和逻辑电路，逻辑电路耦合到所述第一DAC电路、所述采样电路和所述比较器电路。第一DAC电路包括N个加权位电容器，其中N为大于1的正整数。采样电路包括多个开关电路和耦合到N个加权位电容器的输入放大器电路，其中所述采样电路被配置为将输入电压采样到所述N个加权位电容器。逻辑电路被配置为通过使用所述比较器电路比较所述第一DAC电路的输出，以高分辨率模式启动将所述输入电压采样到所述N个加权位电容器上和连续位试验，以将所述输入电压转换为数字值；和以低分辨率模式启动将所述输入电压采样到N-M个最低有效的N个加权位电容器、并将共模电压采样到M个最高有效的N个加权位电容器上和连续位试验，从而将所述输入电压转换为位数比高分辨率模式下小的数字值，其中M是小于N的正整数。
本部分旨在提供本专利申请的主题的概述。并不旨在提供本发明的排他性或详尽的解释。包括详细描述以提供关于本专利申请的更多信息。
附图说明
在不一定按比例绘制的附图中，相似的数字可以在不同的视图中描述相似的组件。具有不同字母后缀的相似数字可以代表相似组件的不同实例。附图通过示例而非限制的方式大体上示出了本文档中讨论的各种实施例。
图1是逐次逼近寄存器模数转换器(SAR ADC)电路的示例的功能框图。
图2是数模转换器(DAC)电路的示例的一部分的电路图。
图3是包括ADC驱动器和ADC的电路的示例的框图。
图4是ADC电路的框图，示出了DAC电路的一部分和用于位试验的比较器。
图5A-5B示出了在采样阶段中DAC的加权位电容器的配置。
图6A-6B示出了在转换阶段的DAC的加权位电容器的配置。
图7是自举电路的示例的电路示意图。
图8是分区的自举电路的框图。
图9是用于混洗ADC的位的逻辑的示例的框图。
图10是用于混洗ADC的位的逻辑的示例的框图。
图11示出了二进制代码和相应的测温代码以及结构化的等加权代码的示例。
图12是对数移位器的示例实现的逻辑图。
图13是示出对数移位的结果的表。
图14是对数移位器的另一示例实施方式的框图。
图15是图14的对数移位器的示例实现的逻辑图。
图16是示出由图14和15的对数移位器进行移位的结果的表。
图17是两级ADC电路的示例的框图。
图18是操作SAR ADC的方法的示例。
具体实施方式
图1是逐次逼近寄存器模数转换器(SAR ADC)电路100的示例的功能框图。SARADC电路包括数模转换器(DAC)电路110，采样电路105DAC电路110可以包括在DAC电路110、比较器电路115和逻辑电路120中。DAC电路110包括N个加权电路分量，N是正整数。在某些示例中，SAR ADC是16位ADC，并且DAC包括十六个电容器作为加权电路组件。采样电路105对ADC电路的输入处的输入电压进行采样，并保持采样电压以与加权电路组件进行比较。在某些示例中，DAC电路110是差分DAC电路，并且差分模拟电压被采样和转换。
使用比较器电路115将DAC电路110的输出电压(Vdaco)与采样和保持的电压进行比较。基于比较器电路的输出来调整DAC电路110的位值。转换可以从将DAC设置为中间电平开始(例如，使用电压基准)。比较器电路115确定DAC输出是大于还是小于采样的输入电压，并且通过将电容器连接到VREF或电路接地(GND)将结果存储为DAC那个位的一或零。然后转换进行到下一个位值，直到确定了数字值的所有位。更改DAC输出并将电压与输入电压进行比较的一次迭代可称为位试验。
SAR逻辑电路120在位试验期间控制ADC操作。SAR逻辑电路120启动输入电压的一个采样，使用位试验启动采样的输入电压到第一组位值的第一转换，并且启动采样输入电压到第二组位值的第二次转换。逻辑电路可以包括数字引擎122，以执行诸如使ADC经过不同的操作状态并执行所描述的计算之类的功能。逻辑电路120确定采样的输入电压的最终数字值(例如，16位数字值)，并且最终数字值在输出Dout处可用。
图2是用于八位SAR ADC(N＝8)的DAC电路210的示例的部分的电路图。DAC电路210包括加权位电容器的阵列，并且包括可以包括在诸如图1的采样电路105之类的采样电路中的开关电路的阵列。开关由逻辑电路配置用于DAC电路的采样阶段、转换阶段和复位阶段。在采集阶段示出了图2的示例中的DAC电路，并且电容器耦合至VIN。
图3是包括ADC驱动器325和ADC 300的电路的示例的框图。ADC驱动器可以是输入放大器，其在采样阶段将驱动输入信号转换为ADC 300的加权位电容器。希望减少输入放大器所需的功率，以减少信号链消耗的总功率。
另外，期望具有一种可以被重复用于多种应用的设计。一种可重复使用设计的方法是开发一种ADC“切片”，该切片的尺寸应为所需的最小尺寸。然后可以并行使用多个片段，以实现实现所需的信噪比(SNR)。这种方法的挑战是分片方法占用的额外电路面积。例如，如果使用两个ADC片，则每个片将占据单个ADC电路的一半以上，而电路面积可以满足相同的要求。而且，多个ADC片在一起的寄生电容将比单个ADC的寄生电容更大，这会降低SNR。
减少ADC输入放大器功率需求的一种改进方法是根据所需的实现来缩放采样电容器。某些设计可能需要高分辨率ADC(例如16位实现)，而某些设计可能使用低分辨率ADC(例如14位实现)。可以提供一种ADC设计，该设计可根据选择ADC分辨率的一个信号的状态配置为高分辨率模式或低分辨率模式。缩放采样期间由输入放大器驱动的ADC的电容，以便输入放大器仅驱动应用所需的电容。这样一来，一个ADC就可以适应多种不同的应用，从而减少或消除了针对不同应用的ADC系统的开发成本。
图4是ADC电路400的框图，其示出了DAC电路的一部分并且示出了用于位试验的比较器415。ADC电路400包括编号为C1、C2、…CN的加权位电容器，其中C1是最高有效位(MSB)的电容器，而CN(例如，如果N＝16，则为C16)是最低有效位(LSB)。在采样阶段，将输入电压相对于共模电压VCM采样到电容器上。在图4的示例中，总采样电容(CS)为15皮法拉或15pF，寄生电容(CP)为1.5pF。采样电容的一半归因于MSB电容器C1。通过在低分辨率模式下从采样中减少或去除MSB电容，可以减少采样电容，并减少输入放大器所需的驱动。
图5A-5B示出了在采集或采样阶段中DAC的加权位电容器的配置。图5A示出了高分辨率(例如16位)模式的获取阶段。图5B示出了低分辨率(例如14位)模式的获取阶段。共模电压(VCM)采样到MSB电容器上。一种实现方法是将MSB电容器C1分成两个半电容器(C1/2)。通过将VREFP采样到MSB电容器的一半，并将VREFN采样到MSB电容器的另一半，可以将VCM有效地采样到MSB电容器上。输入放大器不必在低分辨率模式下驱动MSB电容器。在高分辨率模式下，两个半电容器加在一起，并且MSB电容器包括在输入电压的采样中。将VCM采样到MSB上的另一种方法是，采样足够接近VCM到MSB上的电源电压(如果有)。
由于在低分辨率模式下从采样中去除了MSB电容器，因此输入放大器在采集阶段仅看到CS/2。图6A-6B示出了在转换阶段的加权位电容器的配置。在低分辨率模式下，MSB电容器可以从产生数字值的转换过程的位试验中排除。例如，如果高分辨率模式是16位转换，则可以在低分辨率模式下使用电容器C2、C3…CN进行14或15位试验，以生成14位或15位结果。在各种变型中，MSB电容器可以包含在转换为数字值的过程中，但是因为MSB电容器(或MSB电容器的两个一半)连接到VCM或同时连接到VREFP和VREFN，所以在转换中包括MSB电容器不会影响结果。
采样中使用的开关电路可以包括自举电路。自举电路通过向耦合到自举电路的开关电路提供均匀的栅极至源极电压(VGS)，提高了样品的线性度。对于变化的输入电压，统一的VGS使开关的导通电阻(RON)相对恒定。
图7是自举电路740的示例的电路示意图。自举电路740使用输入电压(VIN)创建升压电压(Q_BST)以驱动采样开关电路的栅极。由于所得的栅极电压在很大程度上跟踪输入电压，因此采样开关电路具有稳定的VGS，而与输入电压的值无关。
ADC的DAC电路的MSB电容器的采样开关可以在低分辨率模式下禁用。因此，可以对自举电路进行分割。如果DAC中有N个加权电容(例如，N＝16)，并且在低分辨率模式下不使用M个MSB(例如，M＝1或M＝2)，则自举可以分为连接到最低有效权重位电容器的N-M(例如15)的自举电路和连接到最高有效权重位电容器(例如MSB电容器)的另一个自举电路。
图8是分区的自举电路的框图。在低分辨率模式下，仅启用自举电路，该自举电路连接到N-M个最低有效加权位电容器。在高分辨率模式下，两个自举电路均启用。
DAC电路中的最高有效位可能会被混洗。DAC电路中使用的电容器可能无法达到理想的匹配度，并且电容器之间可能存在一些随机失配。改组包括将一个或多个二进制加权MSB电容实现为几个相等加权的电容器。对于给定的代码，混洗器将在每次转换中选择均等加权电容器的不同组合。这将确保相等加权电容器的利用率与输入无关，因此，相等加权电容器的任何不匹配都不会导致线性误差。
图9是用于混洗ADC的位的逻辑的示例的框图。对于N位ADC，最高有效加权位电容中的L个可以实现为2L-1个等重电容器，其中N和L为正整数。可以使用解码器945将用于LMSB的L个位二进制代码转换为2L-1测温代码。在测温代码中，在2L-1位中的1的数目等于二进制代码的值。图11是示出二进制代码和对应的测温代码的示例的表。如图9所示，使用对数移位器950对温度代码进行混洗。
图9中的测温代码的替代方法是结构化的等加权代码。在结构上均等加权的代码中，将2L-1位分成20位、21位、2(L-1)位的L个段，如果二进制代码的第0位、第1位、第(L-1)位为1，则这些段的位为1。图11的表示出了二进制码和相应的结构化的等加权代码的示例。在图10中，对数移位器的输入是结构化的等加权代码，并且使用对数移位器1050对测温代码进行混洗。
图12是对数移位器1250的实现方式的示例的逻辑图。在移位器的输入处将四个码位(B1、B2、B3、B4)解码为16个结构化的等加权代码位。对数移位器具有四个级，它们不将输入移位到该级，也不将输入移位到该级1(20)、2(21)、4(22)或8(23)位。图13是示出对数移位的结果的表。输出具有16种可能的组合。任何输入位到达移位的任何输出位置的概率是相同的。
如果将ADC配置为低分辨率，则最高有效加权位电容的数量L可以等于或大于在低分辨率模式下未使用的位数M。在意图为非限制性的说明性示例中，如果ADC是高分辨率模式下的16位ADC，则ADC的三个MSB(L＝3)可以实现为7(23-1)个等权重电容器。ADC可以是处于低分辨率模式(M＝1或M＝2)的14位ADC。
如果在低分辨率模式下通过混洗使采样阶段使用的ADC电容器随机化，则参与采样的电容器不必是用来加载转换结果的电容器。当ADC进入后续采样阶段时，电容器上的电荷将无法保留。输入放大器必须恢复电荷，这会增加输入放大器的负载。当使用低分辨率模式时，这可能会降低降低输入放大器负载的努力。
一种使可选的高分辨率和低分辨率与混洗兼容的方法是在低分辨率模式下工作时，不混洗2L-1最高有效电容器的顺序。可以根据所选的高分辨率或低分辨率使混洗成为启用或禁用的功能。这将划分混洗电路，以便在低分辨率模式下工作时保留电荷以进行混洗。
图14是对数移位器的另一示例实施方式的框图，其用于混洗ADC的位判决。如在图10的示例中，到移位器的输入是结构化的等加权代码，但是对数移位器被分为由指针的不同位控制的两个分区。在变体中，两个分区由不同的指针控制。
图15是图14的示例性分区对数移位器的实现的逻辑图。四个码位(L＝4)被解码为16位结构化的等加权代码，并且被输入到对数移位器。然而，对应于代码位B2、B3、B4的解码的八位被输入到第一分区，并且对应于第四位(B1)的解码的八位被输入到第二分区。分区由4位指针控制。在某些方面，混洗指针是4位线性反馈移位寄存器(LFSR)。
第一部分包括三个阶段，以将8个输入位移位1、2或4倍或不移位。指针的前三位(指针<1>，<2>，<3>)控制第一分区的三个阶段。将第一分区的输出提供给第二分区，以便在第二分区有16位。第二个分区由指针的第四位(指针<4>)控制。如果ADC在高分辨率模式下运行，则第二个分区要么将输入位移位8次，要么不对位进行移位。如果ADC在低分辨率模式下运行，则第二个分区永远不会移位16位，并且这些位将通过。
图16是示出由图14和15的对数移位器进行移位的结果的表。在高分辨率模式下，输出具有16种可能的组合。在低分辨率模式下，该移位不适用于2L-1最重要的电容器，并且输出具有8种可能的组合。
在低分辨率模式下进行分区混洗可保留采样费用，因为从混洗中删除了转换中未使用的M MSB。当ADC电路以高分辨率模式工作时，在包括L个MSB的2L-1个均等加权电容器的电容器上采样输入电压。每次转换都会对2L-1电容器的顺序进行混洗。
当ADC电路以低分辨率模式工作时，输入电压采样到2L-1电容器的2(L-M)-1电容器上，而VCM采样到其他(2L-2(L-M))电容器上。通过对混洗进行划分，对输入电压采样的2(L-M)-1电容器进行混洗，对VCM采样的(2L-2(L-M))电容器不进行混洗。这样，通过混洗保留了电荷。
尽管已经针对单端ADC描述了所讨论的概念，但是这些概念可以应用于差分ADC。差分ADC包括两个DAC电路，每个电路都有N个加权位电容器。相对于共模电压，将差分输入电压采样到加权位电容器上。
在高分辨率模式下，差分输入电压被采样到第一和第二DAC电路的所有N个加权位电容器上。通过使用比较器电路比较第一DAC电路的输出和第二DAC电路的输出，连续的位试验将差分输入电压转换为N位数字值。在低分辨率模式下，差分输入电压被采样到第一和第二DAC电路的N个加权位电容器的最低有效位的N-M上，而VCM被采样到N个加权位电容器的M个最高有效位的上。进行了连续的位试验，以将输入电压转换为N-M位数字值。可以如上所述执行位判决的混洗。
该概念也可以应用于图17所示的ADC。其包括小型ADC电路1702和主ADC电路1704。主ADC电路1704本身可以以一级或多级(有时称为流水线化)来实现。迷你ADC电路1702解析输入的转换的第一最高有效位(MSB)(例如，前五个MSB B1-B5)。可以将微型ADC的输出加载到速度较慢但更准确的主ADC电路上，以解决转换的其余位。
在某些方面，改组是在微型ADC上执行的，并且微型ADC可能包括已划分为在低分辨率模式下使用的改组逻辑。可以使用混洗器1750对微型ADC的输出进行混洗，以确保以相等的概率选择最高有效位的电容器，并且其失配的影响变得随机。
主ADC 1704的分辨率可以是可选的。例如，在高分辨率模式下，主ADC的主DAC可以具有7-8个电容器，并且在所有电容器上采样输入电压。进行了16位试验(一起使用微型ADC和主ADC)以产生16位结果。对于配置为低分辨率模式的同一ADC，将输入电压采样到除主ADC的主DAC中的MSB电容器之外的所有电容器上(例如，电容器的6-7)。执行14位试验以生成14位结果。
图18是操作SAR ADC电路的方法的流程图。在1805，当SAR ADC电路被配置为高分辨率模式时，输入电压被采样到N个加权位电容器上。在1810，当SAR ADC电路配置为低分辨率模式(其中N和M均为正)时，将输入电压采样到N-M个加权位电容器上，并且当SAR ADC电路配置为低分辨率模式时(其中N和M均为正整数，M大于零且小于N)，将共模电压采样到最高有效的M个加权位电容器上。在1815，采样的输入电压在高分辨率模式下转换为N位数字值，在低分辨率模式下转换为N-M位数字值。已经描述了示例，其中ADC的分辨率可以从16位改变为14位(N＝16，M＝2)，但是其他分辨率也是可能的(例如，从16位改变为12位，并且N＝16，M＝4)。
本文描述的设备、系统和方法提供了可以具有多种分辨率的ADC电路拓扑。这使得ADC电路可在多种应用中移植。
其他说明和方面
第一方面(方面1)可以包括主题(例如逐次逼近寄存器模数转换器(SAR ADC)电路)，包括：N个加权位电容器，其中N为大于1的正整数；采样电路，被配置为将输入电压采样到所述N个加权位电容器；和逻辑电路。逻辑电路被配置为能够以高分辨率模式对所述N个加权位电容器上的输入电压进行采样；能够以低分辨率模式将输入电压采样到N-M个加权位电容器上，并将共模电压采样到最高有效的M个加权位电容器上，其中M为大于零且小于N的正整数；和使用加权位电容器启动连续位试验，以将采样的输入电压转换为数字值。
在方面2，方面1的主题可选地包括：逻辑电路被配置为以低分辨率模式使用包括最高有效的M个加权位电容器的所有N个加权位电容器来启动连续位试验，以将所述采样的输入电压转换为数字值。
在方面3，方面1的主题可选地包括：逻辑电路被配置为以低分辨率模式使用N-M个加权位电容器启动连续位试验，并排除最高有效的M个加权位电容器，以将所述采样的输入电压转换为数字值。
在方面4，方面1-3之一或任意组合的主题可选地包括：第一自举电路，耦合到与所述N-M个加权位电容器相连的开关电路；第二自举电路，耦合到与所述最高有效的M个加权位电容器相连的开关电路；其中所述自举电路被配置为向耦合到所述自举电路的开关电路提供均匀的栅极-源极电压(VGS)；和逻辑电路，被配置为以高分辨率模式启用所述第一自举电路和所述第二自举电路；和以低分辨率模式仅启用所述第一自举电路。
在方面5，方面1-4之一或任意组合的主题可选地包括：L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和逻辑电路，被配置为当所述SARADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；和当所述SAR ADC电路被配置为低分辨率模式时，不混洗2L-1个电容器。
在方面6，方面1-4之一或任意组合的主题可选地包括：L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和逻辑电路，被配置为当所述SARADC电路被配置为高分辨率模式时，在2L-1个电容器上采样所述输入电压，当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；当所述SAR ADC电路被配置为低分辨率模式时，在2L-1个电容器的2(L-M)-1电容器上采样所述输入电压，并且在2L-1个电容器的其他(2L-2(L-M))电容器上采样所述共模电压；和当所述SAR ADC电路被配置为低分辨率模式时，将2(L-M)-1个电容器的顺序混洗并且不混洗(2L-2(L-M))个电容器顺序。
在方面7，方面1-4之一或任意组合的主题可选地包括：L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和所述逻辑电路包括解码器电路，该解码器电路被配置为选择2L-1个电容器的位判决，以使用结构化的等加权代码来转换所述输入电压。
在方面8，方面7的主题可选地包括：当所述SAR ADC电路被配置为高分辨率模式时，所述逻辑电路被配置为对数转换2L-1个电容器的顺序，以使2L-1个电容器的位判决的结果混洗。
在方面9，方面7和8之一或两者的主题可选地包括：当所述SAR ADC电路被配置为低分辨率模式时，所述逻辑电路被配置为对数转换2L-1个电容器的2(L-M)-1个电容器的顺序。
方面10可以包括主题(例如，操作SAR ADC电路的方法)，也可以选择与方面1-9之一或任意组合结合以包括此类主题，包括：当所述SAR ADC电路被配置为高分辨率模式时，将输入电压采样到N个加权位电容器上，其中N为大于1的正整数；当所述SAR ADC电路被配置为低分辨率模式时，将所述输入电压采样到N-M个加权位电容器上，并将共模电压采样到最高有效的M个加权位电容器上，其中M为大于零且小于N的正整数；和以高分辨率模式将所述采样的输入电压转换为数字值，并且当所述SAR ADC电路被配置为低分辨率模式时，将所述采样的输入电压转换为位数比高分辨率模式下少的数字值。
在方面11，方面10的主题可选地包括：当所述SAR ADC电路被配置为低分辨率模式时，使用最高有效M个加权位电容器和采样的共模电压执行位试验，以将所述输入电压转换为数字值。
在方面12，方面10的主题可选地包括：当所述SAR ADC电路被配置为低分辨率模式时，排除使用最高有效M个加权位电容器执行位试验，以将所述输入电压转换为数字值。
在方面13，方面10-12之一或任意组合的主题可选地包括：当所述SAR ADC电路被配置为高分辨率模式时，提供均匀的栅极-源极电压(VGS)到与所述N个加权位电容器耦合的开关；和当所述SAR ADC电路被配置为低分辨率模式时，提供均匀的栅极-源极电压(VGS)到与所述N-M个加权位电容器耦合的开关。
在方面14，方面10-13之一或任意组合的主题可选地包括：L个最高有效加权位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；和当所述SAR ADC电路被配置为低分辨率模式时，不混洗2L-1个电容器的顺序。
在方面15，方面10-13之一或任意组合的主题可选地包括：L个最高有效加权位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；当所述SAR ADC电路被配置为高分辨率模式时，在2L-1个电容器上采样所述输入电压；当所述SAR ADC电路被配置为低分辨率模式时，在2L-1个电容器的2(L-M)-1电容器上采样所述输入电压，并且在2L-1个电容器的其他(2L-2(L-M))电容器上采样所述共模电压；当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；和当所述SAR ADC电路被配置为低分辨率模式时，将2(L-M)-1个电容器的顺序混洗并且不混洗(2L-2(L-M))个电容器。
在方面16，方面10-13之一或任意组合的主题可选地包括：L个最高有效加权位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和使用结构化的等加权代码来选择2L-1个电容器的位判决，以用于转换所述输入电压。
在方面17，方面16的主题可选地包括：当所述SAR ADC电路被配置为高分辨率模式时，对数转换2L-1个电容器的顺序。
在方面18，方面16和方面17之一或两者的主题可选地包括：当所述SAR ADC电路被配置为低分辨率模式时，对数转换2L-1个电容器的2(L-M)-1个电容器的顺序。
方法19可以包含主题(例如ADC电路)，也可以选择与方面1-18中的一个或任意组合结合以包含此类主题，包括：第一数模转换器(DAC)电路、采样电路、耦合到DAC电路的比较器电路和逻辑电路，耦合到所述第一DAC电路、所述采样电路和所述比较器电路。第一DAC电路包括N个加权位电容器，其中N为大于1的正整数。采样电路包括多个开关电路和与所述N个加权位电容器耦合的输入放大器电路，其中所述采样电路被配置为将输入电压采样到所述N个加权位电容器。逻辑电路被配置为通过使用所述比较器电路比较所述第一DAC电路的输出，以高分辨率模式启动将所述输入电压采样到所述N个加权位电容器上和连续位试验，以将所述输入电压转换为数字值；和以低分辨率模式启动将所述输入电压采样到N-M个最低有效的N个加权位电容器、并将共模电压采样到M个最高有效的N个加权位电容器上和连续位试验，从而将所述输入电压转换为位数比高分辨率模式下小的数字值，其中M是小于N的正整数。
在方面20，方面19的主题可选地包括：L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和逻辑电路，被配置为当所述SAR ADC电路被配置为高分辨率模式时，在2L-1个电容器上采样所述输入电压；当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；当所述SAR ADC电路被配置为低分辨率模式时，在2L-1个电容器的2(L-M)-1电容器上采样所述输入电压，并且在2L-1个电容器的其他(2L-2(L-M))电容器上采样所述共模电压；和当所述SAR ADC电路被配置为低分辨率模式时，将2(L -M)-1个电容器的顺序混洗并且不混洗(2L-2(L-M))个电容器。
在方面21，方面19和20之一或两者的主题可选地包括：第二DAC电路，包括N个加权位电容器；采样电路，被配置为相对于共模电压将差分输入电压采样到所述第一DAC电路的N个加权位电容器和所述第二DAC电路的N个加权位电容器上；和逻辑电路，被配置为通过使用第一比较器电路比较所述第一DAC电路的输出和所述第二DAC电路的输出，以高分辨率模式启动将所述差分输入电压采样到所述第一和第二DAC电路的N个加权位电容器上和连续位试验，以将所述差分输入电压转换为数字值；和以低分辨率模式启动将所述差分输入电压采样到所述第一和第二DAC电路的N-M个最低有效的N个加权位电容器、并将共模电压采样到M个最高有效的N个加权位电容器上，和启动连续位试验从而将所述输入电压转换为位数比高分辨率模式下小的数字值。
这些非限制性方面可以以任何排列或组合来组合。上面的详细描述包括对附图的引用，这些附图形成了详细描述的一部分。附图通过说明的方式示出了可以实践本发明的特定实施例。这些实施例在本文中也被称为“示例”。该文档中引用的所有出版物、专利和专利文件都通过引用整体并入本文，就像通过引用将其单独并入一样。如果本文档与通过引用方式并入的那些文档之间存在不一致的用法，则应将所并入的参考文献中的用法视为对本文档的补充；对于不一致的不一致之处，以本文档中的用法为准。
在本文件中，术语“一个”或“一种”用于专利文件中，包括一个或多个、独立于“至少一个”或“一个或多个”的任何其他情况或用法。在本文档中，除非另有说明，否则术语“或”用于表示非排他性或，例如“A或B”包括“A但不包括B”、“B但不包括A”和“A和B”。在所附权利要求中，术语“包括”和“其中”用作相应术语“包括”和“其中”的简明等效词。而且，在以下权利要求中，术语“包括”和“包含”是开放式的，也就是说，系统、设备、物品或过程中除了在权利要求中此术语之后列出的元素之外，还包括其他元素，仍然被认为属于该权利要求的范围。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标签，并且不旨在对其对象施加数字要求。本文描述的方法示例可以至少部分是机器或计算机实现的。
上面的描述意图是说明性的，而不是限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在回顾以上描述之后，例如可以由本领域的普通技术人员使用其他实施例。提供摘要以符合37C.F.R.§1.72(b)，以允许读者快速确定技术公开的性质。提交本文档的前提是，它不会被用来解释或限制权利要求的范围或含义。另外，在以上详细描述中，各种特征可以被分组在一起以简化本公开。这不应被解释为意在意欲使未声明的公开特征对于任何声明都是必不可少的。而是，发明主题可以在于少于特定公开实施例的所有特征。因此，以下权利要求由此被结合到详细描述中，其中每个权利要求独立地作为单独的实施例。本发明的范围应参考所附权利要求书以及这些权利要求书所赋予的等效物的全部范围来确定。

Claims (21)

1.逐次逼近寄存器模数转换器(SAR ADC)电路，包括：
N个加权位电容器，其中N为大于1的正整数；
采样电路，被配置为将输入电压采样到所述N个加权位电容器；和
逻辑电路，被配置为：
能够以高分辨率模式对所述N个加权位电容器上的输入电压进行采样；
能够以低分辨率模式将输入电压采样到N-M个加权位电容器上，并将共模电压采样到最高有效的M个加权位电容器上，其中M为大于零且小于N的正整数；和
使用加权位电容器启动连续位试验，以将采样的输入电压转换为数字值。
2.权利要求1所述的SAR ADC电路，其中所述逻辑电路配置为以低分辨率模式使用包括最高有效的M个加权位电容器的所有N个加权位电容器来启动连续位试验，以将所述采样的输入电压转换为数字值。
3.权利要求1所述的SAR ADC电路，其中所述逻辑电路被配置为以低分辨率模式使用N-M个加权位电容器启动连续位试验，并排除最高有效的M个加权位电容器，以将所述采样的输入电压转换为数字值。
4.权利要求1所述的SAR ADC电路，包括：
第一自举电路，耦合到与所述N-M个加权位电容器相连的开关电路；
第二自举电路，耦合到与所述最高有效的M个加权位电容器相连的开关电路，其中所述自举电路被配置为向耦合到所述自举电路的开关电路提供均匀的栅极-源极电压(VGS)；和
其中所述逻辑电路被配置为：
以高分辨率模式启用所述第一自举电路和所述第二自举电路；和
以低分辨率模式仅启用所述第一自举电路。
5.权利要求1所述的SAR ADC电路，
其中L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；
其中所述逻辑电路被配置为：
当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；和
当所述SAR ADC电路被配置为低分辨率模式时，不混洗2L-1个电容器。
6.权利要求1所述的SAR ADC电路，
其中L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；
其中所述逻辑电路被配置为：
当所述SAR ADC电路被配置为高分辨率模式时，在2L-1个电容器上采样所述输入电压；
当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；
当所述SAR ADC电路被配置为低分辨率模式时，在2L-1个电容器的2(L-M)-1电容器上采样所述输入电压，并且在2L-1个电容器的其他(2L-2(L-M))电容器上采样所述共模电压；和
当所述SAR ADC电路被配置为低分辨率模式时，将2(L-M)-1个电容器的顺序混洗并且不混洗(2L-2(L-M))个电容器顺序。
7.权利要求1所述的SAR ADC电路，
其中L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；
其中所述逻辑电路包括解码器电路，该解码器电路被配置为选择2L-1个电容器的位判决，以使用结构化的等加权代码来转换所述输入电压。
8.权利要求7所述的SAR ADC电路，其中当所述SAR ADC电路被配置为高分辨率模式时，所述逻辑电路被配置为对数转换2L-1个电容器的顺序，以使2L-1个电容器的位判决的结果混洗。
9.权利要求7所述的SAR ADC电路，其中当所述SAR ADC电路被配置为低分辨率模式时，所述逻辑电路被配置为对数转换2L-1个电容器的2(L-M)-1个电容器的顺序。
10.一种操作逐次逼近寄存器模数转换器(SAR ADC)电路的方法，该方法包括：
当所述SAR ADC电路被配置为高分辨率模式时，将输入电压采样到N个加权位电容器上，其中N为大于1的正整数；
当所述SAR ADC电路被配置为低分辨率模式时，将所述输入电压采样到N-M个加权位电容器上，并将共模电压采样到最高有效的M个加权位电容器上，其中M为大于零且小于N的正整数；和
以高分辨率模式将所述采样的输入电压转换为数字值，并且当所述SAR ADC电路被配置为低分辨率模式时，将所述采样的输入电压转换为位数比高分辨率模式下少的数字值。
11.权利要求10所述的方法，其中所述转换包括当所述SAR ADC电路被配置为低分辨率模式时，使用最高有效M个加权位电容器和采样的共模电压执行位试验，以将所述输入电压转换为数字值。
12.权利要求10所述的方法，其中所述转换包括当所述SAR ADC电路被配置为低分辨率模式时，排除使用最高有效M个加权位电容器执行位试验，以将所述输入电压转换为数字值。
13.权利要求10所述的方法，包括：
当所述SAR ADC电路被配置为高分辨率模式时，提供均匀的栅极-源极电压(VGS)到与所述N个加权位电容器耦合的开关；和
当所述SAR ADC电路被配置为低分辨率模式时，提供均匀的栅极-源极电压(VGS)到与所述N-M个加权位电容器耦合的开关。
14.权利要求10所述的方法，包括：
L个最高有效加权位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和
其中将采样的输入电压转换为数字值包括:
当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；和
当所述SAR ADC电路被配置为低分辨率模式时，不混洗2L-1个电容器的顺序。
15.权利要求10所述的方法，包括：
L个最高有效加权位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和
其中采样所述输入电压包括：
当所述SAR ADC电路被配置为高分辨率模式时，在2L-1个电容器上采样所述输入电压；
当所述SAR ADC电路被配置为低分辨率模式时，在2L-1个电容器的2(L-M)-1电容器上采样所述输入电压，并且在2L-1个电容器的其他(2L-2(L-M))电容器上采样所述共模电压；和
其中将采样的输入电压转换为数字值包括:
当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；和
当所述SAR ADC电路被配置为低分辨率模式时，将2(L-M)-1个电容器的顺序混洗并且不混洗(2L-2(L-M))个电容器。
16.权利要求10所述的方法，包括：
L个最高有效加权位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；和
使用结构化的等加权代码来选择2L-1个电容器的位判决，以用于转换所述输入电压。
17.权利要求16所述的方法，包括当所述SAR ADC电路被配置为高分辨率模式时，对数转换2L-1个电容器的顺序。
18.权利要求16所述的方法，包括当所述SAR ADC电路被配置为低分辨率模式时，对数转换2L-1个电容器的2(L-M)-1个电容器的顺序。
19.模数转换器(ADC)电路，包括：
第一数模转换器(DAC)电路，包括N个加权位电容器，其中N为大于1的正整数；
采样电路，包括多个开关电路和与所述N个加权位电容器耦合的输入放大器电路，其中所述采样电路被配置为将输入电压采样到所述N个加权位电容器；
耦合到所述第一DAC电路的比较器电路；
逻辑电路，耦合到所述第一DAC电路、所述采样电路和所述比较器电路，所述逻辑电路被配置为:
通过使用所述比较器电路比较所述第一DAC电路的输出，以高分辨率模式启动将所述输入电压采样到所述N个加权位电容器上和连续位试验，以将所述输入电压转换为数字值；和
以低分辨率模式启动将所述输入电压采样到N-M个最低有效的N个加权位电容器、并将共模电压采样到M个最高有效的N个加权位电容器上和连续位试验，从而将所述输入电压转换为位数比高分辨率模式下小的数字值，其中M是小于N的正整数。
20.权利要求19所述的ADC电路，其中L个最高有效位电容被实现为2L-1个等加权电容器，其中L是大于或等于M的正整数；
其中所述逻辑电路被配置为：
当所述SAR ADC电路被配置为高分辨率模式时，在2L-1个电容器上采样所述输入电压；
当所述SAR ADC电路被配置为高分辨率模式时，将2L-1个电容器的顺序混洗；
当所述SAR ADC电路被配置为低分辨率模式时，在2L-1个电容器的2(L-M)-1电容器上采样所述输入电压，并且在2L-1个电容器的其他(2L-2(L-M))电容器上采样所述共模电压；和
当所述SAR ADC电路被配置为低分辨率模式时，将2(L-M)-1个电容器的顺序混洗并且不混洗(2L-2(L-M))个电容器。
21.权利要求19所述的ADC电路，包括：
第二DAC电路，包括N个加权位电容器；
其中所述采样电路被配置为相对于共模电压将差分输入电压采样到所述第一DAC电路的N个加权位电容器和所述第二DAC电路的N个加权位电容器上；和
其中所述逻辑电路被配置为：
通过使用第一比较器电路比较所述第一DAC电路的输出和所述第二DAC电路的输出，以高分辨率模式启动将所述差分输入电压采样到所述第一和第二DAC电路的N个加权位电容器上和连续位试验，以将所述差分输入电压转换为数字值；和
以低分辨率模式启动将所述差分输入电压采样到所述第一和第二DAC电路的N-M个最低有效的N个加权位电容器、并将共模电压采样到M个最高有效的N个加权位电容器上，和启动连续位试验从而将所述输入电压转换为位数比高分辨率模式下小的数字值。
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