CN113257300A - 基于铁电电容的存储装置 - Google Patents

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Abstract

本公开涉及一种基于铁电电容的存储装置，包括用于向存储单元写入数据或从存储单元读取数据的控制单元和以阵列方式布置的多个存储单元，存储单元包括外部接口、第一开关、晶体管、第一电容及第二电容，第一电容和第二电容中的至少一个是铁电电容；第一开关的第一端口与第一字线相连，第二端口与位线相连，第三端口与第一电容的一端相连；晶体管的栅极与第一电容的另一端及第二电容的一端相连，源极与第一读取端相连，漏极与第二读取端相连，第二电容的另一端与第二字线相连。本公开基于铁电电容的滞回特性保持或改变存储单元中铁电电容的极化状态，利用控制单元向存储单元写入或读取数据，能实现对于数据的非破坏性读取以及更高的写操作寿命。

Description

基于铁电电容的存储装置
技术领域
本公开涉及低功耗非易失存储器结构设计技术领域，尤其涉及一种基于铁电电容的存储装置。
背景技术
存储器是电子信息处理系统中不可或缺的组成部分，其中片上嵌入式存储器主要采用CMOS(Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体)技术。在过去，依靠CMOS工艺的不断进步，存储器的性能得以不断提高。但近年来，一方面，CMOS工艺不断逼近物理极限，摩尔定律推进速度明显放缓，同时尺寸微缩导致的晶体管漏电问题越来越严重，这使得存储器功耗越来越大，存储器的发展遇到较为明显的瓶颈；另一方面，人工智能和物联网等领域的快速发展又对存储器的容量、速度以及功耗等性能指标提出了更高的要求。在这样的背景下，由于非易失存储器(Non-Volatile Memory，NVM)在掉电的情况下仍然能够保存数据，同时具有高密度以及读取速度快的特点，可提高系统的整体性能，因此，非易失存储器在近年来备受关注。
非易失存储器主要分为电阻型存储器和铁电存储器两大类。以RRAM(ResistiveRandom Access Memory，阻变式存储器)和STT-RAM(Shared Transistor TechnologyRandom Access Memory，共用晶体管式存储器)为代表的电阻型存储器尽管具有非易失特性，但在写操作时存在直流电流，导致较高的功耗，同时电阻型存储器的动态范围普遍较窄；而铁电存储器作为一种电容型的非易失器件，具有极低的写功耗和更宽的动态范围，同时具有良好的CMOS工艺兼容性，这使得铁电存储器很可能成为下一代存储器。
相关技术中，铁电存储器主要分为铁电随机存取存储器(Ferroelectric RandomAccess Memory，FeRAM)和铁电场效应晶体管(Ferroelectric Field Effect Transistor，FeFET)存储器。FeRAM的读操作需要向存储装置写入确定的数据，导致原有数据被破坏；FeFET尽管支持非破坏性的读取操作，但其写操作会在内部产生过高的电压，导致较低的写操作寿命。此外，相关技术中的铁电存储器在非破坏性读操作和写操作寿命上难以兼顾，限制了铁电存储器优势的充分发挥。
发明内容
有鉴于此，本公开提出了一种基于铁电电容的存储装置，能够实现对于数据的非破坏性读取以及更高的写操作寿命。
根据本公开的一方面，提供了一种基于铁电电容的存储装置，所述装置包括控制单元和以阵列方式布置的多个存储单元，所述存储单元包括外部接口、第一开关、晶体管、第一电容以及第二电容，所述外部接口包括第一字线、第二字线、位线、第一读取端以及第二读取端，所述第一电容和所述第二电容中的至少一个是铁电电容；所述第一开关包括第一端口、第二端口和第三端口，所述第一端口与第一字线相连，所述第二端口与位线相连，所述第三端口与第一电容的一端相连；所述晶体管包括栅极、源极和漏极，所述栅极分别与第一电容的另一端以及第二电容的一端相连，形成内部结点，所述源极与所述第一读取端相连，所述漏极与所述第二读取端相连，所述第二电容的另一端与所述第二字线相连，其中，所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。
在一种可能的实现方式中，所述控制单元向所述存储单元写入数据，包括：通过所述第一字线控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通；根据待写入数据的值，确定所述位线的电压，并将所述第二字线偏置到所述第一写入电压；在将所述第二字线偏置到所述第一写入电压之后，将所述第二字线偏置到所述第二写入电压，以使所述铁电电容的极化状态与所述待写入数据的值一致，其中，所述铁电电容的极化状态用于表示已写入数据的值。
在一种可能的实现方式中，所述控制单元根据待写入数据的值，确定所述位线的电压，包括：在待写入的数据为单比特数值时，确定所述位线的电压为高电平或低电平；在待写入的数据为多比特数值时，确定所述位线的电压为高电平、低电平或中间电平，所述中间电平大于所述低电平且小于所述高电平。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，包括：将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压，并将所述第二字线偏置到第三读取电压；在将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压之后，将所述第二读取端浮空，再将所述第一读取端偏置至第四读取电压，所述第四读取电压与所述第二读取电压不同；根据所述第二读取端的电压变化状态，确定所述存储单元中已存储数据的值。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，还包括：在将所述第二字线偏置到第三读取电压之前，通过所述第一字线控制所述开关的第一端口的电压，以使所述第一开关的第二端口与第三端口关断。
在一种可能的实现方式中，所述装置包括至少一个存储阵列，每个存储阵列包括多个存储单元，对于任一存储阵列：所述第一字线及所述第二字线设置在所述存储阵列的行方向上，所述位线、所述第一读取端及所述第二读取端设置在所述存储阵列的列方向上；或者所述第一字线、所述第二字线及所述第二读取端设置在所述存储阵列的行方向上，所述位线及所述第一读取端设置在所述存储阵列的列方向上。
根据本公开的另一方面，提供了一种基于铁电电容的存储装置，所述装置包括控制单元和以阵列方式布置的多个存储单元，所述存储单元包括外部接口、第一开关、第二开关、第一晶体管、第一电容以及第二电容，所述外部接口包括第一字线、第二字线、第三字线、位线、第一读取端以及第二读取端，所述第一电容和所述第二电容中的至少一个是铁电电容；所述第一开关包括第一端口、第二端口和第三端口，所述第一端口与第一字线相连，所述第二端口与位线相连，所述第三端口与第一电容的一端相连；所述第二开关包括第四端口、第五端口和第六端口，所述第四端口与所述第三字线相连，所述第六端口与所述第二读取端相连；所述晶体管包括栅极、源极和漏极，所述栅极分别与第一电容的另一端以及第二电容的一端相连，形成内部结点，所述源极与所述第一读取端相连，所述漏极与所述第二开关的第五端口相连；所述第二电容的另一端与所述第二字线相连；其中，所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。
在一种可能的实现方式中，所述控制单元向所述存储单元写入数据，包括：通过所述第一字线控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通；根据待写入数据的值，确定所述位线的电压，并将所述第二字线偏置到所述第一写入电压；在将所述第二字线偏置到所述第一写入电压之后，将所述第二字线偏置到所述第二写入电压，以使所述铁电电容的极化状态与所述待写入数据的值一致，其中，所述铁电电容的极化状态用于表示已写入数据的值。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，包括：通过所述第三字线控制所述第二开关的第四端口的电压，以使所述第二开关的第五端口与第六端口导通；将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压，并将所述第二字线偏置到第三读取电压；在将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压之后，将所述第一读取端浮空，再将所述第二读取端偏置至第五读取电压，所述第五读取电压与所述第一读取电压不同；根据所述第一读取端的电压变化状态，确定所述存储单元中已存储数据的值。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，还包括：在将所述第二字线偏置到第三读取电压之前，通过所述第一字线控制所述开关的第一端口的电压，以使所述第一开关的第二端口与第三端口关断。
在一种可能的实现方式中，所述装置包括至少一个存储阵列，每个存储阵列包括多个存储单元，对于任一存储阵列：所述第一字线、所述第二字线及所述第三字线设置在所述存储阵列的行方向上，所述位线、所述第一读取端及所述第二读取端设置在所述存储阵列的列方向上；或者所述第一字线、所述第二字线、所述第三字线及所述第二读取端设置在所述存储阵列的行方向上，所述位线及所述第一读取端设置在所述存储阵列的列方向上。
通过基于铁电电容极化强度-端口电压的滞回特性保持或改变存储单元中铁电电容的极化状态，并利用控制单元向存储单元写入或读取数据，根据本公开的各方面能够实现对于数据的非破坏性读取以及更高的写操作寿命。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出本公开实施例的存储单元结构的示意图。
图2示出本公开实施例的铁电电容的极化电荷密度-端口电压的电滞回线的示意图。
图3a示出本公开实施例的存储单元写操作的示意图。
图3b示出本公开实施例的存储单元写操作瞬态波形的示意图。
图4a示出本公开实施例的存储单元读操作的示意图。
图4b示出本公开实施例的存储单元读操作瞬态波形的示意图。
图5示出本公开实施例内部结点电压以及铁电电容的极化强度与第二电容和第一电容的容值比的关系的示意图。
图6示出本公开实施例的存储单元物理结构的示意图。
图7a和图7b示出本公开实施例的存储单元的示意图。
图8示出本公开实施例的存储单元的示意图。
图9示出本公开实施例的存储单元的示意图。
图10示出本公开实施例的存储单元的示意图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
本公开涉及一种基于铁电电容的存储装置，所述存储装置包括控制单元以及至少一个存储阵列，每个存储阵列包括多个存储单元，所述多个存储单元以阵列方式布置，每个存储单元至少包括两个电容、一个开关和一个晶体管。其中，所述两个电容中至少一个是铁电电容。所述铁电电容的极化状态可用于表示数据的值，并可利用控制单元进行保持或改变。通过基于铁电电容极化强度-端口电压的滞回特性保持或改变存储单元中铁电电容的极化状态，并利用控制单元向存储单元写入或读取数据，本公开能够实现对于数据的非破坏性读取以及更高的写操作寿命，可靠性高。
图1示出本公开实施例的存储单元结构的示意图。
如图1所示，存储装置10包括控制单元11和至少一个存储阵列12，所述存储阵列12包括以阵列方式布置的多个存储单元13，所述存储单元13可包括外部接口、第一开关、晶体管、第一电容以及第二电容，所述外部接口包括第一字线、第二字线、位线、第一读取端以及第二读取端，所述第一电容和所述第二电容中的至少一个是铁电电容；所述第一开关包括第一端口、第二端口和第三端口，所述第一端口与第一字线相连，所述第二端口与位线相连，所述第三端口与第一电容的一端相连；所述晶体管包括栅极、源极和漏极，所述栅极分别与第一电容的另一端以及第二电容的一端相连，形成内部结点，所述源极与所述第一读取端相连，所述漏极与所述第二读取端相连，所述第二电容的另一端与所述第二字线相连，其中，所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。
在一种可能的实现方式中，存储装置10包括控制单元11和至少一个存储阵列12，所述存储阵列12包括以阵列方式布置的多个存储单元13。所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。例如，所述多个存储单元可以组成8×16的阵列方式，形成一个存储阵列。该存储阵列在行方向上包括8个存储单元，在列方向上包括16个存储单元，每个存储单元可存储1bit大小的数据(即，二进制形式的“1”或“0”)，该存储阵列总共可存储8×16bit大小的数据。
在一种可能的实现方式中，所述控制单元向所述存储单元写入数据，可包括写入阶段和保持阶段。例如，在实际应用中，可选通一整行的所述存储单元进行数据的写入，而不必进行列选择。具体来说，在进行写操作时可以通过调整第一字线的电压来选择对所述存储阵列中的某一行进行读取，此时所述存储阵列中的其余行不受影响。例如，对位于A行的存储单元进行读取，则可以调整A行对应的第一字线电压使得第一开关导通，同时调整其余行第一字线的电压使得第一开关截止，因此，在对A行进行写入时，其余行可以不受任何影响。对于A行中的存储单元，由于第一字线的电压使得该行中所有存储单元的第一开关都是导通状态，而0/1又不能同时写入，因此位于A行的不同存储单元可以处于写入阶段或保持阶段。例如，可以先对A行中将要写入1的存储单元写入1，同时对将要写入0的存储单元进行数据保持；再对A行中将要写入0的存储单元写入0，同时对上一步中写入1的存储单元进行数据保持。也就是说，在对同一行的不同存储单元进行写入时，可对该行的部分或者全部的存储单元进行写入。在对该行的部分存储单元进行写入的情况下，该行中没有进行数据写入的存储单元可保持在先存储的状态不变。
在一种可能的实现方式中，所述控制单元向所述存储单元写入数据，保持阶段和写入阶段可分别占用一个时钟周期。其中，所述时钟周期可以预先配置(例如，0.2us)。本领域技术人员应当理解的是，本公开对于时钟周期的长度并不限定。
在一种可能的实现方式中，所述第一开关可包括晶体管。例如，所述第一开关可以是金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET，简称MOS)。又例如，所述第一开关还可以是结型场效应晶体管(Junction Field-Effect Transistor，JFET)或者其他类型的开关器件。本领域技术人员应当理解的是，所述存储单元中的晶体管也可以和第一开关一样包括多种类型，只要具有开关功能即可，本公开对于存储单元中第一开关以及晶体管的类型并不限定。
在一种可能的实现方式中，所述存储单元中的第一开关以及晶体管均可以是MOSFET。由于MOSFET既可以是N沟道的NMOS，也可以是P沟道的PMOS，NMOS和PMOS的导通条件和截止条件有所不同，因此，在实际应用中，可根据需要使用NMOS或PMOS实现所述存储单元中的第一开关以及晶体管，所述第一开关以及晶体管各端口的位置也可以不同。以下，本公开将主要以所述存储单元中的第一开关以及晶体管均为NMOS为例进行说明。
在一种可能的实现方式中，所述第一开关包括第一端口、第二端口和第三端口，所述第一端口与第一字线相连，所述第二端口与位线相连，所述第三端口与第一电容的一端相连。例如，在所述第一开关为NMOS的情况下，所述第一开关的第一端口、第二端口以及第三端口可分别对应MOSFET的栅极、源极以及漏极。在满足导通条件(例如，第一开关的栅极电压大于阈值电压)时，所述第一开关处于导通状态，即，可控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通。值得注意的是，所述第一电容与第二电容(例如，铁电电容)均可以是无极性电容，所述第三端口可与第一电容的任一端口相连，并不影响本公开的实施。在图1中，所述第一开关的第三端口与第一电容的一端(即，图1中第一电容的左端)相连。
在一种可能的实现方式中，所述晶体管包括栅极、源极和漏极，所述栅极分别与第一电容的另一端(即，图1中第一电容的右端)以及第二电容的一端(即，图1中第二电容的上端)相连，形成内部结点，所述源极与所述第一读取端相连，所述漏极与所述第二读取端相连，所述第二电容的另一端(即，图1中第二电容的下端)与所述第二字线相连。
在一种可能的实现方式中，所述第一电容和所述第二电容中的至少一个是铁电电容。所述铁电电容可包括铁电层以及位于铁电层两侧的两个极板，所述两个极板可作为铁电电容的两个端口连接到外部电路。其中，所述铁电层可包括由具有铁电性的晶体所组成的铁电体成分以及杂质等非铁电体成分。在微观层面，所述铁电体可以是具有自发极化且自发极化可被外电场重新定向的晶体。由于该类晶体中晶胞本身的正负电荷中心不相重合，因此晶胞具有极性；而由于晶体构造的周期性和重复性，晶胞所具有的固有极性会沿着同一方向，从而导致晶体处于高度极化状态。这种极化状态不需要外加电场，称为自发极化。此外，可将自发极化方向相同的邻近晶胞所组成的小区域称为电畴，铁电体的极化特性与所述电畴在外部电场作用下的运动有关。当外部电场发生周期性变化时，铁电体的极化特性与外部电场之间呈现出滞回特性，这种滞回特性可用电滞回线来描述。
图2示出本公开实施例的铁电电容的极化电荷密度-端口电压的电滞回线的示意图。
如图2所示，铁电电容的极化电荷密度与铁电电容的端口电压之间呈现出滞回特性。在图2中，横轴表示铁电电容的端口电压(即，铁电电容的两个端口之间的电压)，相当于作用于铁电电容的外部电场，单位为V；纵轴表示铁电电容的极化电荷密度(即，极化电容的铁电体单位面积上极化产生的电势差或者电压)，单位为μV/cm2。由于所述极化电荷密度与铁电电容的极化状态相关，因此所述极化电荷密度能够表征铁电电容的极化状态。
如图2所示，在一种可能的实现方式中，所述铁电电容的极化状态可包括第一极化状态和第二极化状态。其中，第一极化状态也称正极化状态，在该状态下，所述极化电荷密度随着铁电电容端口电压的增加而趋于饱和；第二极化状态也可称负极化状态，在该状态下，所述极化电荷密度随着反向的铁电电容端口电压的增加而趋于饱和。本领域技术人员应当理解的是，不同的铁电电容因工艺和材质等因素会表现出不同的滞回特性，图2中的铁电电容极化电荷密度-端口电压的电滞回线是示例性的，本公开对于铁电电容的类型并不限定。
在一种可能的实现方式中，所述铁电电容的极化状态可用于表示数据的值，所述数据的值可以是二进制形式的“1”或“0”。例如，在本公开实施例中，可利用铁电电容的第一极化状态表示二进制数字‘1’，利用铁电电容的第二极化状态表示二进制数字‘0’。在所述存储单元中只存在一个铁电电容的情况下，所述铁电电容的极化状态也可视为整个存储单元的状态。每个存储单元存储1个bit大小的数据‘1’或‘0’。本领域技术人员应当理解的是，本公开对如何利用铁电电容的极化状态进行数据的表示并不限定。
在一种可能的实现方式中，所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。例如，可以在整个所述存储装置中配置一个全局的控制单元，对所述存储装置中的全部存储阵列进行控制；也可以为所述存储装置中的多个存储阵列进行分组，为每个分组配置一个控制单元，以进行更加精确的读写控制。此外，所述存储装置还可包括电源(例如，恒压源)等其他部分，本公开对所述存储装置的其他单元并不限定。
在一种可能的实现方式中，所述控制单元向所述存储单元写入数据，包括：通过所述第一字线控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通；根据待写入数据的值，确定所述位线的电压，并将所述第二字线偏置到所述第一写入电压，以保持所述存储单元的铁电电容处于写入数据前的极化状态；在将所述第二字线偏置到所述第一写入电压之后，将所述第二字线偏置到所述第二写入电压，以使所述铁电电容的极化状态与所述待写入数据的值一致，其中，所述铁电电容的极化状态用于表示已写入数据的值。
在一种可能的实现方式中，所述控制单元根据待写入数据的值，确定所述位线的电压，包括：在待写入的数据为单比特数值时，确定所述位线的电压为高电平或低电平；在待写入的数据为多比特数值时，确定所述位线的电压为高电平、低电平或中间电平，所述中间电平大于所述低电平且小于所述高电平。
以下，本公开实施例结合图3a和图3b对所述控制单元向所述存储单元写入单比特数据的具体过程作详细介绍。
图3a示出本公开实施例的存储单元写操作的示意图。
如图3a所示，四个存储单元分别处于保持“0”、写“0”、写“1”以及保持“1”这四种状态。进一步地，所述控制单元向所述存储单元写入数据，可分为写“1”和写“0”两种情形。其中，情形1可包括保持“0”以及写“0”两种状态，情形2可包括写“1”以及保持“1”两种状态。值得注意的是，在图3a中，所述第一开关以及晶体管均可采用NMOS实现，所述第一电容可以是铁电电容，所述第二电容可以是不具有铁电性的普通电容。
图3b示出本公开实施例的存储单元写操作瞬态波形的示意图。
如图3b所示，图3b可以是所述存储单元在写操作时的瞬态波形。横轴可表示所述存储单元进行写操作的时间，单位为μs；纵轴可表示电压，单位为V。其中，图3b上半部分的虚线可表示第二字线在写操作过程中的电压变化，图3b上半部分的实线可表示位线在写操作过程中的电压变化；下半部分的实线可表示内部结点在写操作过程中的电压变化。‘0’→‘1’可表示将该存储单元在先存储的数据的值从“0”改写为“1”(即，待写入数据)，其他类似表示含义相近，不再赘述。
在一种可能的实现方式中，通过所述第一字线控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通。参见图3a，无论向所述存储单元写入的数据的值是“1”还是“0”，均可预先调整所述第一字线上的电压(即，开关的栅极电压)，使所述第一开关处于导通状态，以使所述第一开关的第二端口与第三端口导通。此时，所述第一开关的源极与漏极之间相当于短路，所述第一电容的左端相当于直接连接到位线。例如，在所述第一开关为NMOS情况下，可将所述第一字线的电压偏置在预设的导通电压，使所述第一开关处于导通状态。值得注意的是，使第一开关处于导通状态是所述控制单元向所述存储单元写入数据过程中所进行的操作，在所述存储单元处于保持状态(例如，写入数据之后)时，所述第一开关可以处于截止状态(即，关断状态)。
在一种可能的实现方式中，根据待写入数据的值，确定所述位线的电压。例如，在所述待写入数据的值为1的情况下，确定所述位线的电压为高电平；在所述待写入数据的值为0的情况下，确定所述位线的电压为低电平。参见图3b，在所述待写入数据的值为1的情况下，可将所述位线的电压偏置在+Vw(例如，+1.75V)；在所述待写入数据的值为0的情况下，可将所述位线的电压偏置在-Vw(例如，-1.75V)。符号“+”和“-”可以是相对地(即，参考零电位)而言的，当电压高于参考的零电位，该电压的符号即为正；当电压低于参考的零电位，该电压的符号即为负。值得注意的是，所述位线电压的设置是示例性的，在不同的实施例中可以设置对应于不同情形的位线电压，本公开对此并不限定。
在一种可能的实现方式中，根据待写入数据的值，确定所述位线的电压的同时，可将所述第二字线偏置到所述第一写入电压。其中，所述第一写入电压可以为高电平(例如，+Vw)，即，在所述待写入数据的值为1的情况下，可将所述位线的电压以及所述第二字线的电压偏置在同一电压；在所述待写入数据的值为0的情况下，可将所述位线的电压以及所述第二字线的电压偏置在不同的电压，此时所述位线的电压与所述第二字线的电压符号不同，绝对值相等。
参见图3b，在所述待写入数据的值为0的情况下，位线的电压从0偏置到低电平-1.75V，第二字线的电压从0偏置到高电平+1.75V(即，第一写入电压)。由于所述第一开关已处于导通状态，所述位线与第一电容的左端相当于短路，因此，所述第一电容的左端电压也为低电平-1.75V。
所述第一电容的右端电压影响因素较多，主要是受电路结构以及第一电容的滞回特性影响。在图3b中，一方面，由于该存储单元的在先存储的数据的值为0，会在内部结点产生-0.5V的电压，所述晶体管处于截止状态，因此，所述第一电容所在的支路与所述第二电容所在的支路相当于并联分压；另一方面，所述存储单元在先存储的数据的值可以是1，也可以是0。由于所述第一电容具有滞回特性，因此，即使位线和第二字线的电压变化相同，对于不同的所述存储单元在先存储的数据的值，内部结点的电压变化也有所不同。
例如，在图3b中，在所述存储单元存储的数据从‘1’→‘0’的写入过程中，将位线的电压从0偏置到低电平-1.75V以及第二字线的电压从0偏置到高电平+1.75V之后，内部结点的电压受第一电容的滞回特性的影响，先从0.5V小幅抬升至1V，然后经过半个时钟周期非线性变化至0V；而在所述存储单元存储的数据从‘0’→‘0’的写入过程中，将位线的电压从0偏置到低电平-1.75V以及第二字线的电压从0偏置到高电平+1.75V之后，内部结点的电压受第一电容的滞回特性的影响，从-0.5V抬升至0V，并维持半个时钟周期。
继续参见图3b，在所述待写入数据的值为1的情况下，位线的电压从0偏置到高电平+1.75V，第二字线的电压从0偏置到高电平+1.75V(即，第一写入电压)。由于所述第一开关已处于导通状态，所述位线与第一电容的左端相当于短路，因此，所述第一电容的左端电压也为高电平+1.75V。
与写‘0’的情况相似，所述第一电容的右端电压主要是受电路结构以及第一电容的滞回特性影响。在图3b中，一方面，由于该存储单元的在先存储的数据的值为1，会在内部结点产生0.5V的电压，达不到所述晶体管的阈值电压，所述晶体管仍然处于截止状态，因此，所述第一电容所在的支路与所述第二电容所在的支路相当于并联分压；另一方面，所述存储单元在先存储的数据的值可以是1，也可以是0。由于所述第一电容具有滞回特性，因此，即使位线和第二字线的电压变化相同，对于不同的所述存储单元在先存储的数据的值，内部结点的电压变化也有所不同。
例如，在图3b中，在所述存储单元存储的数据从‘0’→‘1’的写入过程中，将位线的电压从0偏置到高电平+1.75V以及第二字线的电压从0偏置到高电平+1.75V之后，内部结点的电压受第一电容的滞回特性的影响，从-0.5V抬升至1.25V；而在所述存储单元存储的数据从‘1’→‘1’的写入过程中，将位线的电压从0偏置到高电平+1.75V以及第二字线的电压从0偏置到高电平+1.75V之后，内部结点的电压受第一电容的滞回特性的影响，从0.5V抬升至2.25V。
在一种可能的实现方式中，在将所述第二字线偏置到所述第一写入电压之后，将所述第二字线偏置到所述第二写入电压，以使所述铁电电容的极化状态与所述待写入数据的值一致，其中，所述铁电电容的极化状态用于表示已写入数据的值。例如，所述第二写入电压可以为低电平(例如，-Vw)。值得注意的是，将所述第二字线偏置到所述第二写入电压与将所述第二字线偏置到所述第一写入电压，可以间隔半个时钟周期，即将所述第二字线偏置到所述第一写入电压，可先维持半个时钟周期，然后再将所述第二字线偏置到所述第二写入电压，并维持半个时钟周期，总共占用一个时钟周期。在所述第二字线占用的一个时钟周期内，所述位线的电压可维持不变，即保持在低电平或高电平。
在一种可能的实现方式中，对于先处于写入阶段，后处于保持阶段的存储单元，在所述第二字线偏置到第一写入电压之后，所述铁电电容的极化状态开始向与待写入数据的值一致的极化状态进行改变；对于先处于保持阶段，后处于写入阶段的存储单元，在所述第二字线偏置到第二写入电压之后，所述铁电电容的极化状态开始向与待写入数据的值一致的极化状态进行改变。即，可根据所述存储单元当前的状态或阶段确定所述存储单元中的铁电电容开始进行极化状态改变的时间节点。
参见图3b，在所述待写入数据的值为0的情况下，对于所述存储单元存储的数据从‘1’→‘0’的写入过程，可在时间为1us的情况下将所述第二字线的电压从第一写入电压+1.75V拉低至第二写入电压-1.75V，并维持半个时钟周期(例如，0.1us)，此时，所述第一电容的左端电压仍然为-1.75V，第一电容左端电压低，右端电压高，第一电容的极化状态开始从第一极化状态变化为第二极化状态，内部结点的电压从0拉低至-2.25V，也维持半个时钟周期；对于所述存储单元存储的数据从‘0’→‘0’的写入过程，可在时间为1.4us的情况下将所述第二字线的电压从第一写入电压+1.75V拉低至第二写入电压-1.75V，并维持半个时钟周期(例如，0.1us)，此时，所述第一电容的左端电压仍然为-1.75V，由于第一电容的滞回特性，第一电容的极化状态保持不变，内部结点的电压从0拉低至-2.25V，也维持半个时钟周期。
继续参见图3b，在所述待写入数据的值为1的情况下，对于所述存储单元存储的数据从‘0’→‘1’的写入过程，可在时间为0.2us的情况下将所述第二字线的电压从第一写入电压+1.75V拉低至第二写入电压-1.75V，并维持半个时钟周期(例如，0.1us)，此时，所述第一电容左端的电压仍然为+1.75V，第一电容左端的电压高，右端的电压低，第一电容的极化状态开始从第二极化状态变化为第一极化状态，内部结点的电压从1.25V拉低至-1V，并经过半个时钟周期非线性变化至0V；对于所述存储单元存储的数据从‘1’→‘1’的写入过程，可在时间为1.4us的情况下将所述第二字线的电压从第一写入电压+1.75V拉低至第二写入电压-1.75V，并维持半个时钟周期(例如，0.1us)，此时，内部结点的电压从2.25V拉低至0V，第一电容的左端的电压仍然为+1.75V，由于第一电容的滞回特性，第一电容仍然保持在第一极化状态不变。
在一种可能的实现方式中，在将所述第二字线偏置到所述第二写入电压之后，还可将所述第二字线偏置到保持电压。其中，所述保持电压可以为0V。例如，在图3b中，在将所述第二字线偏置到第二写入电压-1.75V后，经过半个时钟周期，可将所述第二字线从-1.75V拉高至0V。此时，对于所述存储单元存储的数据从‘0’→‘1’的写入过程，内部结点的电压从0抬高至0.5V，表示第一电容从第二极化状态变为第一极化状态的过程结束；对于所述存储单元存储的数据从‘1’→‘1’的写入过程，内部结点的电压从0抬高至0.5V，表示第一电容仍然维持在第一极化状态；对于所述存储单元存储的数据从‘1’→‘0’的写入过程，内部结点的电压从-2.25V拉高至-0.5V，表示第一电容从第一极化状态变为第二极化状态的过程结束；对于所述存储单元存储的数据从‘0’→‘0’的写入过程，内部结点的电压从-2.25V拉高至-0.5V，表示第一电容仍然维持在第二极化状态。
在一种可能的实现方式中，在将所述第二字线偏置到保持电压的同时，可将所述位线的电压偏置到所述保持电压(例如，0V)。在所述待写入数据的值为0的情况下，所述位线可从负向高电压偏置到0V；在所述待写入数据的值为0的情况下，所述位线可从正向高电压偏置到0V。由于所述第一电容的极化状态已与所述待写入数据的值一致，因此，将所述位线的电压偏置到所述保持电压，能够使所述第一开关处于关断状态，避免在所述存储单元处于保持状态下开启第一开关影响到数据的保持，同时也节省了电量。
在一种可能的实现方式中，在将所述第二字线偏置到保持电压之后，所述第一电容的极化状态保持不变。值得注意的是，所述存储单元中的数据并非每时每刻都需要改变，因此，所述存储单元中数据的保持时间可以是所述时钟周期的整数倍。在图3a中可以看出，一个存储单元处于写入0或1的状态与处于保持状态可以交替进行；在3b中可以看出，一个存储单元写入0或1所占用的时间与保持该数据所占用的时间可以相等，均为一个时钟周期(即，0.2us)。
值得注意的是，图3a的情形1和情形2中，写入部分与保持部分并不具有顺序关系。本领域技术人员应当理解，所述存储单元是先写入还是先保持，或者所述存储单元处于保持状态还是写入状态，可根据预设的指令确定，本公开对此并不限定。此外，在所述存储单元进行写操作时，图1中的晶体管可处于关断状态，第一读取端与第二读取端不会影响到数据的写入。
在一种可能的实现方式中，在待写入的数据为多比特数值时，确定所述位线的电压为高电平、低电平或中间电平，所述中间电平大于所述低电平且小于所述高电平。例如，可向所述存储单元写入2比特的数据：00、01、10、11，共四种状态。在数据的值为10的情况下，可将位线的电压偏置在单比特情况下位线电压的一半(例如，中间电平VW/2)，此时，所述第二字线的电压可保持不变，从而调整所述铁电电容的极化程度。又例如，在数据的值为10的情况下，也可同时调整所述位线的电压以及第二字线的电压，以改变所述铁电电容的极化程度。此外，还可利用所述位线和第二字线电压偏置时间的不同来调整所述铁电电容的极化程度。在多比特的情况下，所述内部结点的电压可以为0.5V，-0.5V或-0.5V到0.5V中间的值。对于00、01和11这三种数据，同样可使用上述方法来调整所述铁电电容的极化程度。即，可通过调整铁电电容的极化程度来实现向所述存储单元写入多比特数值。本领域技术人员应当理解的是，铁电电容的极化程度与该铁电电容的两端电压有关，不论采用何种方式来改变铁电电容的极化程度，均可达到本公开实施例写入多比特数值的目的，本公开对于如何改变铁电电容的极化程度并不限定。
此外，无论是写入单比特数据还是多比特数据的情形，所述第二字线的电压在整个写入过程中也可以保持不变。例如，将所述第二字线偏置到所述第一写入电压之后，可以不将所述第二字线偏置到所述第二写入电压，一直保持不变。此时，所述存储单元不需要分为保持阶段和写入阶段，也能实现写入操作。
本公开的上述实施例通过根据待写入数据的值对位线、第一字线和第二字线的电压进行配置，从而改变存储单元中铁电电容两端的电压，进而改变或保持铁电电容的极化状态，将待写入数据的值写入到存储单元中，相比于相关技术，不会在存储单元内部产生过高的电压，提高了写操作寿命。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，包括：将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压，并将所述第二字线偏置到第三读取电压；在将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压之后，将所述第二读取端浮空，再将所述第一读取端偏置至第四读取电压，所述第四读取电压与所述第二读取电压不同；根据所述第二读取端的电压变化状态，确定所述存储单元中已存储数据的值。
以下，本公开实施例结合图4a和图4b对所述控制单元向所述存储单元读取数据的具体过程作详细介绍。值得注意的是，在图4a中，所述第一读取电压与第二读取电压相同，是示例性的。在实际应用中，所述第一读取电压与第二读取电压也可以不同。
图4a示出本公开实施例的存储单元读操作的示意图。
如图4a所示，在一种可能的实现方式中，所述控制单元可从所述存储单元读取数据。与图3a一样，在图4a中，所述第一开关以及晶体管均可采用NMOS实现，所述第一电容可以是铁电电容，所述第二电容可以是不具有铁电性的普通电容。
在一种可能的实现方式中，通过所述第一字线控制所述第一开关的第一端口的电压，以使所述开关的第二端口与第三端口关断，以保持对数据进行读操作前的铁电电容的极化状态。例如，在对所述存储装置进行读取之前，所述存储单元可处于保持状态，此时，所述位线以及第二字线均可偏置在0V，所述第一开关关断。此外，在所述存储单元存储的数据为‘1’的情况下，内部结点的电压可以为0.5V；在所述存储单元存储的数据为‘0’的情况下，内部结点的电压可以为-0.5V。
在一种可能的实现方式中，将所述第一读取端以及所述第二读取端均偏置至第一读取电压，并将所述第二字线偏置到第三读取电压。参见图4a，所述第一读取电压可以为1V，所述第三读取电压可以为0.5V。其中，将所述第一读取端以及所述第二读取端均偏置至第一读取电压的过程也可称为预充电过程，即图4a中的步骤1；将所述第二字线偏置到第三读取电压也可称为测量过程，即图4a中的步骤2。值得注意的是，图4a中的步骤1可以先于步骤2执行或者与步骤2同时执行，本公开对此并不限定。
参见图4a，在将所述第一读取端以及所述第二读取端均偏置至第一读取电压后，所述晶体管的源极和漏极处于等电位，内部结点的电压为0.5V或-0.5V，不足以使所述晶体管导通，所述晶体管仍然处于关断状态。此时，所述第一开关也处于关断状态，因此，此时内部结点的电压会随第二字线的电压同步变化。由于所述第二字线在保持状态下电压为0V，内部结点的电压为0.5V或-0.5V，所述第二字线与内部结点的电压之间存在0.5V的电势差，因此，在将所述第二字线从0V偏置到0.5V(即，第三读取电压)的情况下，若所述存储单元存储的数据为‘1’，内部结点的电压会随所述第二字线的拉高从0.5V拉高至1V，此时，所述晶体管处于导通状态，第二读取端与第一读取端相当于短路；若所述存储单元存储的数据为‘0’，内部结点的电压会随所述第二字线的拉高从-0.5V拉高至0V，此时，所述晶体管仍然处于关断状态，第二读取端与第一读取端相当于开路。
在一种可能的实现方式中，在将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压之后，将所述第二读取端浮空，再将所述第一读取端偏置至第四读取电压，所述第四读取电压与所述第二读取电压不同；根据所述第二读取端的电压变化状态，确定所述存储单元中已存储数据的值。例如，可预先配置所述第四读取电压为0.5V，该电压比所述第二读取电压(例如，1V)要低。在将所述第一读取端放电至第四读取电压之后，若所述存储单元存储的数据为‘1’，此时，所述晶体管处于导通状态，第二读取端与第一读取端相当于短路，因此，第二读取端的电压也会被拉低至第四读取电压0.5V；若所述存储单元存储的数据为‘0’，此时，所述晶体管仍然处于关断状态，第二读取端与第一读取端相当于开路，因此，第二读取端的电压会保持在第二读取电压1V。因此，通过测量所述第二读取端的电压是否从第二读取电压变化至第四读取电压，能够判断所述存储单元中已存储数据的值。
在一种可能的实现方式中，将所述第一读取端偏置至第四读取电压，可利用恒压源来实现，即将所述第一读取端连接到恒压源上。考虑到直接设计一个流入电流的恒压源非常困难，因此，将所述第一读取端连接到恒压源，能够简单方便地对第一读取端先充电再放电，进而通过观察第二读取端的电压是否变化来判断内部结点的电压，从而判断第一电容的极化状态，最终确定所述存储单元已存储数据的值为‘0’还是‘1’。本公开对于如何将所述第一读取端偏置至第四读取电压并不限定。
在一种可能的实现方式中，在所述晶体管为NMOS管的情况下，在所述第二读取端的电压处于与所述第一读取电压对应的第一电压区间内时，所述已存储数据的值为0；在所述第二读取端的电压处于与所述第三读取电压对应的第二电压区间内时，所述已存储数据的值为1。例如，所述第一电压区间可配置为0.4V-0.8V，当所述第二读取端的电压处于该第一电压区间之内时，可确定所述已存储数据的值为0；所述第二电压区间可配置为0.8V-1.2V，当所述第二读取端的电压处于该第二电压区间之内时，可确定所述已存储数据的值为1。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，还包括：在将所述第二字线偏置到第三读取电压之前，通过所述第一字线控制所述开关的第一端口的电压，以使所述第一开关的第二端口与第三端口关断。值得注意的是，在所述第一开关处于导通状态下，所述控制单元也能够从所述存储单元读取数据。
通过根据所述第二读取端是否处于第一电压区间以及第二电压区间来判断存储单元中已存储数据的值，能够减少外界因素所带来的电压波动的影响，避免对于存储单元中已存储数据的误判，提高了数据读取的准确性。
本公开的上述实施例通过测量第二读取端的电压变化来判断存储单元中存储的铁电电容的极化状态，从而确定存储单元中已存储数据的值来实现数据的读取，与相关技术中在读操作时需要写入特定的数据相比，不会导致原有数据被破坏，提高了数据读取的准确性。
图4b示出本公开实施例的存储单元读操作瞬态波形的示意图。
如图4b所示，横轴可表示所述存储单元进行读操作的时间，单位为ns；纵轴可表示电压，单位为V。其中，图4b可分为上下两幅图。在上半部分，从上到下的三条曲线依次表示：数据的值为1时的内部结点电压、第二字线的电压、数据的值为0时的内部结点电压；在下半部分，曲线表示第二读取端的电压。
参见图4b，对于上半部分，在时间为0的时刻，所述存储单元处于保持状态。此时，第二字线的电压为0V；若所述存储单元已存储的数据的值为1，则数据的值为1时的内部结点电压可以为0.5V；若所述存储单元已存储的数据的值为1，则数据的值为1时的内部结点电压可以为-0.5V，即上半部分的三条曲线两两之间存在0.5V的电势差。
继续参见图4b，在对所述存储单元中已存储的数据进行读取时，可调整第一字线的电压将所述第一开关关断，所述第二字线偏置在0V，在时间为1ns时将第一读取端以及第二读取端均充电至2V。接着可将所述第二字线的电压偏置在0.5V，然后将第一读取端的电压从2V放电至0.5V。若所述存储单元中已存储的数据的值为‘1’，内部结点的电压从0.5V拉高至1V，所述晶体管导通，此时，第二读取端的电压随第一读取端的电压下降至0.5V；若所述存储单元中已存储的数据的值为‘0’，内部结点的电压从0.5V拉高至0V，所述晶体管仍然关断，此时，第二读取端的电压仍然维持在2V不变。
在一种可能的实现方式中，还可以通过测量第二读取端的电流变化来判断存储单元中存储的铁电电容的极化状态，从而确定存储单元中已存储数据的值来实现数据的读取。例如，所述第一读取端可以配置为从较大的电流变化为较小的电流，然后通过测量第二读取端的电流变化来判断存储单元中存储的铁电电容的极化状态，工作机理与通过测量第二读取端的电压变化来判断存储单元中存储的铁电电容的极化状态类似，不再赘述。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，可分为读取单比特数值以及读取多比特数值两种情形。在所述存储单元所存储的数据的值为单比特数值的情况下，所述第二读取端的电压变化状态可分为不变和变化两种情形，对应于所述单比特数值下的铁电电容的两种极化状态；在所述存储单元所存储的数据的值为多比特数值的情况下，所述第二读取端的电压变化状态可根据电压或电流的变化速率分为多种情形，对应于所述多比特数值下的铁电电容的多种极化状态。例如，在所述多比特数值为00、10、01及11的情况下，若所述第二读取端的电压保持1V不变，可表示所述存储单元已存储的数据的值为11；若所述第二读取端的电压从1V下降至0.5V所占用的时间为3ns，可表示所述存储单元已存储的数据的值为10；若所述第二读取端的电压从1V下降至0.5V所占用的时间为2ns，可表示所述存储单元已存储的数据的值为01；若所述第二读取端的电压从1V下降至0.1V所占用的时间为1ns，可表示所述存储单元已存储的数据的值为00。此外，还可通过所述第二读取端电压或电流下降幅度的不同等来判断铁电电容的极化程度。本领域技术应当理解的是，判断铁电电容的极化程度的方法有多种，例如还可根据所述第二读取端的电压上升的速率来判断已存储的数据，本公开对于如何判断铁电电容的极化程度进而读取所述存储单元中已存储的多比特数值并不限定。
图5示出本公开实施例内部结点电压以及铁电电容的极化强度与第二电容和第一电容的容值比的关系的示意图。
如图5所示，横轴表示所述第二电容的容值与第一电容的容值之比(即，容值比)，左侧的纵轴表示内部结点电压，单位为V；右侧的纵轴表示归一化后的铁电电容的极化强度。其中，所述铁电电容可以是所述第一电容。
参见图5，对于不同的第二电容的容值与第一电容的容值之比，内部结点电压以及铁电电容的极化强度也不同。例如，在第二电容的容值与第一电容的容值相等时，内部结点电压接近于最大值；随着第二电容的容值与第一电容的容值之比逐渐增加，归一化后的铁电电容的极化强度也逐渐增加，并趋于饱和。值得注意的是，图5中的曲线可与图1的存储单元相对应，对于所述存储单元的各种变形，图5中的曲线也会有所不同。在实际应用中，可根据需要调整第二电容的容值与第一电容的容值之比，例如，在进行电路设计时可调整第二电容的面积与第一电容的面积，从而调整第二电容的容值与第一电容的容值，使内部结点的电压达到合适的值，从而使所述存储单元的性能达到最优。在一个示例中，所述第二电容的容值与第一电容的容值之比可以为2:1。
本公开实施例通过调整存储单元中的第一电容和第二电容容值的相对大小，能够调整对应于不同的待写入数据的内部结点的电压(即，内部结点与第二字线之间的电势差)，在所述晶体管关断时，通过改变第二字线的电压使得所述内部结点的电压随之同步变化，从而调整对应于不同的待写入数据的所述晶体管的源漏之间的电阻值大小，得到更理想的源漏之间的导通电阻和截止电阻之比，进而实现不影响铁电电容极化状态的非破坏性读取，同时降低读取操作的延时和能耗。
图6示出本公开实施例的存储单元物理结构的示意图。
如图6所示，M表示金属层，I表示普通介质层，F表示铁电介质层，T1表示第一开关，T2表示晶体管。在一个示例中，T1也可以是晶体管。
参见图6，在图6的左半部分，普通介质层I和其邻近的两个金属层M可共同构成第二电容(例如，不具有铁电性的普通电容)，铁电介质层F和其邻近的两个金属层M可共同构成第一电容(例如，铁电电容)，第一电容的一端与第一开关T1(例如，NMOS)的漏极相连，第二电容的一端与第一电容的另一端相连接，共同形成内部结点，内部结点与晶体管T2的栅极相连。第一位线与第一开关T1的源极相连，第二位线与晶体管T2的漏极相连，第三位线与晶体管T2的源极相连；第一字线与第一开关T1的栅极相连，第二字线与第二电容的一端相连。图6的右半部分与左半部分类似，不再赘述。值得注意的是，第一电容和第二电容既可以采用平面结构实现，也可以采用立体结构实现。
图7a和图7b示出本公开实施例的存储单元的示意图。
图7a和图7b是图1的两种变形。在图7a中，所述第一电容可以是不具有铁电性的普通电容，所述第二电容可以是铁电电容；在图7b中，所述第一电容和第二电容均可以是铁电电容。与图1类似，图7a或者图7b中的存储单元仍然可以进行读写操作。在对图7a或图7b中的存储单元进行写操作时，内部结点会产生与将要写入的数据相应的电压；在对图7a或图7b中的存储单元进行读操作时，可根据所述第二读取端的电压变化来确定所述存储单元中已存储的数据的值。
值得注意的是，在实际的电路设计中，所述铁电电容单位面积上的容值相比于普通电容较大，因此，在容值相等的情况下，所述铁电电容的面积可以更小。也就是说，在所述第一电容和第二电容均为铁电电容的情况下，相比于只有所述第一电容为铁电电容的情况而言，所述存储单元的集成度更高。
在一种可能的实现方式中，参见图7a可知，所述第二字线和位线可以互换。此外，在图7b中，所述第一电容和第二电容均为铁电电容，所述第一电容和第二电容的共同结点为所述内部结点，因此，可根据内部结点的电压判断图7b中已存储的数据的值；在写入时，可利用第一电容、第二电容或者同时利用第一电容和第二电容的滞回特性来进行数据的写入。本领域技术人员应当理解的是，只要能在所述铁电电容的两端施加合适的电压使铁电电容的极化状态保持或改变即可，本公开对于存储单元的结构并不限定。
此外，图7a和图7b的两种变形，也均可通过测量第二读取端的电流变化来判断存储单元中存储的铁电电容的极化状态，从而确定存储单元中已存储数据的值来实现数据的读取，工作机理与图1类似，不再赘述。
在一种可能的实现方式中，所述装置包括至少一个存储阵列，每个存储阵列包括多个存储单元，对于任一存储阵列：所述第一字线及所述第二字线设置在所述存储阵列的行方向上，所述位线、所述第一读取端及所述第二读取端设置在所述存储阵列的列方向上；或者所述第一字线、所述第二字线及所述第二读取端设置在所述存储阵列的行方向上，所述位线及所述第一读取端设置在所述存储阵列的列方向上。
图8示出本公开实施例的存储单元的示意图，是图1的一种变形。
如图8所示，在一种可能的实现方式中，可将第二读取端与某一行的存储装置相连接，以便对整行的存储单元进行行选择，确定需要进行数据读取的存储单元所在的行。在图8中，所述第一字线、所述第二字线及所述第二读取端均设置在所述存储阵列的行方向上，所述位线及所述第一读取端设置在所述存储阵列的列方向上。通过图8的设置，能够在进行读取时一次性读取整行的存储单元中已存储数据的值，简单方便。
在一种可能的实现方式中，所述存储单元还包括第二开关，所述外部接口还包括第三字线，所述第二开关包括第四端口、第五端口和第六端口，所述第四端口与所述第三字线相连，所述第五端口与所述漏极相连，所述第六端口与所述第二读取端相连，其中，在所述第五端口与所述第六端口导通的情况下，所述漏极与所述第二读取端相连。
本公开还提供了一种基于铁电电容的存储装置，所述装置包括控制单元和以阵列方式布置的多个存储单元，所述存储单元包括外部接口、第一开关、第二开关、第一晶体管、第一电容以及第二电容，所述外部接口包括第一字线、第二字线、第三字线、位线、第一读取端以及第二读取端，所述第一电容和所述第二电容中的至少一个是铁电电容；所述第一开关包括第一端口、第二端口和第三端口，所述第一端口与第一字线相连，所述第二端口与位线相连，所述第三端口与第一电容的一端相连；所述第二开关包括第四端口、第五端口和第六端口，所述第四端口与所述第三字线相连，所述第六端口与所述第二读取端相连；所述晶体管包括栅极、源极和漏极，所述栅极分别与第一电容的另一端以及第二电容的一端相连，形成内部结点，所述源极与所述第一读取端相连，所述漏极与所述第二开关的第五端口相连；所述第二电容的另一端与所述第二字线相连；其中，所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。
图9示出本公开实施例的存储单元的示意图，是图1的又一种变形。
如图9所示，在一种可能的实现方式中，可在图1的存储单元的基础上增加第二开关以及可以进行行选择的第三字线。其中，所述第二开关包括第四端口、第五端口和第六端口，所述第四端口与所述第三字线相连，所述第五端口与所述晶体管的漏极相连，所述第六端口与所述第二读取端相连。
在一种可能的实现方式中，对于图9，所述控制单元向所述存储单元写入数据，包括：通过所述第一字线控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通；根据待写入数据的值，确定所述位线的电压，并将所述第二字线偏置到所述第一写入电压；在将所述第二字线偏置到所述第一写入电压之后，将所述第二字线偏置到所述第二写入电压，以使所述铁电电容的极化状态与所述待写入数据的值一致，其中，所述铁电电容的极化状态用于表示已写入数据的值。
因此，对于图9中的实施例，相比于图1，在所述控制单元向所述存储单元写入数据时，需要通过第三字线控制所述第二开关处于关断状态，图9中的其他写入数据的过程与图1中的写入数据的过程相同。
在一种可能的实现方式中，对于图9，所述控制单元从所述存储单元读取数据，包括：通过所述第三字线控制所述第二开关的第四端口的电压，以使所述第二开关的第五端口与第六端口导通；将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压，并将所述第二字线偏置到第三读取电压；在将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压之后，将所述第一读取端浮空，再将所述第二读取端偏置至第五读取电压，所述第五读取电压与所述第一读取电压不同；根据所述第一读取端的电压变化状态，确定所述存储单元中已存储数据的值。
因此，对于图9中的实施例，相比于图1，在所述控制单元从所述存储单元读取数据时，需要通过所述第三字线控制所述第二开关处于导通状态，图9中的其他读取数据的过程与图1中的读取数据的过程相同。
在一种可能的实现方式中，所述控制单元从所述存储单元读取数据，还包括：在将所述第二字线偏置到第三读取电压之前，通过所述第一字线控制所述开关的第一端口的电压，以使所述第一开关的第二端口与第三端口关断。值得注意的是，在所述第一开关处于导通状态下，所述控制单元也能够从所述存储单元读取数据。
由于图1中所述存储单元中的晶体管在导通时处于微导通的状态，多个不同行的所述晶体管相当于并联，可能会对所述存储单元中的读写逻辑造成影响，因此，在图1的基础上增加第二开关，能够降低所述存储单元中的读写逻辑的错误发生率，进一步保证控制单元从所述存储单元读写数据的正确性。
在一种可能的实现方式中，所述装置包括至少一个存储阵列，每个存储阵列包括多个存储单元，对于任一存储阵列：所述第一字线、所述第二字线及所述第三字线设置在所述存储阵列的行方向上，所述位线、所述第一读取端及所述第二读取端设置在所述存储阵列的列方向上；或者所述第一字线、所述第二字线、所述第三字线及所述第二读取端设置在所述存储阵列的行方向上，所述位线及所述第一读取端设置在所述存储阵列的列方向上。
图10示出本公开实施例的存储单元的示意图，是图1的又一种变形。
如图10所示，在图9的基础上，可将所述第二读取端从列方向设置到行方向上。与图8类似，将第二读取端设置在行方向上，能够在进行读取时一次性读取整行的存储单元中已存储数据的值，简单方便。
此外，对于图9，可通过测量第二读取端的电流变化来判断存储单元中存储的铁电电容的极化状态，从而确定存储单元中已存储数据的值来实现数据的读取；对于图8和图10，所述第二读取端位于行方向上，此时，可通过测量第一读取端的电流变化来判断存储单元中存储的铁电电容的极化状态，从而确定存储单元中已存储数据的值来实现数据的读取，工作机理与图1类似，不再赘述。
此外，对于图7a、图7b、图8、图9以及图10等各种变形，均可通过改变铁电电容的极化程度实现向所述存储单元写入和读取多比特数值，工作机理与图1类似，不再赘述。
本公开利用铁电电容极化强度-端口电压的滞回特性、第二字线对内部结点电压的调制以及第一电容和第二电容相对面积可调的特性，设计出新型的电路结构及操作方式，实现了数据的非破坏性读取和更高的写操作寿命。例如，向所述存储单元写入的一次数据能够支持超过100万次读取。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (11)

1.一种基于铁电电容的存储装置，其特征在于，所述装置包括控制单元和以阵列方式布置的多个存储单元，所述存储单元包括外部接口、第一开关、晶体管、第一电容以及第二电容，
所述外部接口包括第一字线、第二字线、位线、第一读取端以及第二读取端，所述第一电容和所述第二电容中的至少一个是铁电电容；
所述第一开关包括第一端口、第二端口和第三端口，所述第一端口与第一字线相连，所述第二端口与位线相连，所述第三端口与第一电容的一端相连；
所述晶体管包括栅极、源极和漏极，所述栅极分别与第一电容的另一端以及第二电容的一端相连，形成内部结点，所述源极与所述第一读取端相连，所述漏极与所述第二读取端相连，所述第二电容的另一端与所述第二字线相连，
其中，所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。
2.根据权利要求1所述的装置，其特征在于，所述控制单元向所述存储单元写入数据，包括：
通过所述第一字线控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通；
根据待写入数据的值，确定所述位线的电压，并将所述第二字线偏置到所述第一写入电压；
在将所述第二字线偏置到所述第一写入电压之后，将所述第二字线偏置到所述第二写入电压，以使所述铁电电容的极化状态与所述待写入数据的值一致，其中，所述铁电电容的极化状态用于表示已写入数据的值。
3.根据权利要求2所述的装置，其特征在于，所述控制单元根据待写入数据的值，确定所述位线的电压，包括：
在待写入的数据为单比特数值时，确定所述位线的电压为高电平或低电平；
在待写入的数据为多比特数值时，确定所述位线的电压为高电平、低电平或中间电平，所述中间电平大于所述低电平且小于所述高电平。
4.根据权利要求1至3中任意一项所述的装置，其特征在于，所述控制单元从所述存储单元读取数据，包括：
将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压，并将所述第二字线偏置到第三读取电压；
在将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压之后，将所述第二读取端浮空，再将所述第一读取端偏置至第四读取电压，所述第四读取电压与所述第二读取电压不同；
根据所述第二读取端的电压变化状态，确定所述存储单元中已存储数据的值。
5.根据权利要求4所述的装置，其特征在于，所述控制单元从所述存储单元读取数据，还包括：
在将所述第二字线偏置到第三读取电压之前，通过所述第一字线控制所述开关的第一端口的电压，以使所述第一开关的第二端口与第三端口关断。
6.根据权利要求1-5中任意一项所述的装置，其特征在于，所述装置包括至少一个存储阵列，每个存储阵列包括多个存储单元，对于任一存储阵列：
所述第一字线及所述第二字线设置在所述存储阵列的行方向上，所述位线、所述第一读取端及所述第二读取端设置在所述存储阵列的列方向上；或者
所述第一字线、所述第二字线及所述第二读取端设置在所述存储阵列的行方向上，所述位线及所述第一读取端设置在所述存储阵列的列方向上。
7.一种基于铁电电容的存储装置，其特征在于，所述装置包括控制单元和以阵列方式布置的多个存储单元，所述存储单元包括外部接口、第一开关、第二开关、第一晶体管、第一电容以及第二电容，
所述外部接口包括第一字线、第二字线、第三字线、位线、第一读取端以及第二读取端，所述第一电容和所述第二电容中的至少一个是铁电电容；
所述第一开关包括第一端口、第二端口和第三端口，所述第一端口与第一字线相连，所述第二端口与位线相连，所述第三端口与第一电容的一端相连；
所述第二开关包括第四端口、第五端口和第六端口，所述第四端口与所述第三字线相连，所述第六端口与所述第二读取端相连；
所述晶体管包括栅极、源极和漏极，所述栅极分别与第一电容的另一端以及第二电容的一端相连，形成内部结点，所述源极与所述第一读取端相连，所述漏极与所述第二开关的第五端口相连；
所述第二电容的另一端与所述第二字线相连；
其中，所述控制单元通过所述外部接口连接到所述存储单元，用于向所述存储单元写入数据，或从所述存储单元读取数据。
8.根据权利要求7所述的装置，其特征在于，所述控制单元向所述存储单元写入数据，包括：
通过所述第一字线控制所述第一开关的第一端口的电压，以使所述第一开关的第二端口与第三端口导通；
根据待写入数据的值，确定所述位线的电压，并将所述第二字线偏置到所述第一写入电压；
在将所述第二字线偏置到所述第一写入电压之后，将所述第二字线偏置到所述第二写入电压，以使所述铁电电容的极化状态与所述待写入数据的值一致，其中，所述铁电电容的极化状态用于表示已写入数据的值。
9.根据权利要求7或8所述的装置，其特征在于，所述控制单元从所述存储单元读取数据，包括：
通过所述第三字线控制所述第二开关的第四端口的电压，以使所述第二开关的第五端口与第六端口导通；
将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压，并将所述第二字线偏置到第三读取电压；
在将所述第一读取端偏置到第一读取电压，所述第二读取端偏置到第二读取电压之后，将所述第一读取端浮空，再将所述第二读取端偏置至第五读取电压，所述第五读取电压与所述第一读取电压不同；
根据所述第一读取端的电压变化状态，确定所述存储单元中已存储数据的值。
10.根据权利要求9所述的装置，其特征在于，所述控制单元从所述存储单元读取数据，还包括：
在将所述第二字线偏置到第三读取电压之前，通过所述第一字线控制所述开关的第一端口的电压，以使所述第一开关的第二端口与第三端口关断。
11.根据权利要求7-10中任意一项所述的装置，其特征在于，所述装置包括至少一个存储阵列，每个存储阵列包括多个存储单元，对于任一存储阵列：
所述第一字线、所述第二字线及所述第三字线设置在所述存储阵列的行方向上，所述位线、所述第一读取端及所述第二读取端设置在所述存储阵列的列方向上；或者
所述第一字线、所述第二字线、所述第三字线及所述第二读取端设置在所述存储阵列的行方向上，所述位线及所述第一读取端设置在所述存储阵列的列方向上。
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