CN113255278A - 基于时序驱动的集成电路聚类方法 - Google Patents

基于时序驱动的集成电路聚类方法 Download PDF

Info

Publication number
CN113255278A
CN113255278A CN202110535867.7A CN202110535867A CN113255278A CN 113255278 A CN113255278 A CN 113255278A CN 202110535867 A CN202110535867 A CN 202110535867A CN 113255278 A CN113255278 A CN 113255278A
Authority
CN
China
Prior art keywords
clustering
integrated circuit
time sequence
method based
hypergraph
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110535867.7A
Other languages
English (en)
Other versions
CN113255278B (zh
Inventor
陈建利
杨薇
林智峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuzhou University
Original Assignee
Fuzhou University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuzhou University filed Critical Fuzhou University
Priority to CN202110535867.7A priority Critical patent/CN113255278B/zh
Publication of CN113255278A publication Critical patent/CN113255278A/zh
Application granted granted Critical
Publication of CN113255278B publication Critical patent/CN113255278B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F18/00—Pattern recognition
    • G06F18/20—Analysing
    • G06F18/23—Clustering techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bioinformatics & Computational Biology (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Evolutionary Biology (AREA)
  • Bioinformatics & Cheminformatics (AREA)
  • Artificial Intelligence (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及一种基于时序驱动的集成电路聚类方法，包括以下步骤：步骤S1:将待聚类集成电路转化为超图；步骤S2:根据得到的超图，基于于BestChoice的算法框架采用一种同时考虑时序和互连度的吸引力函数来选择逻辑块进行聚类；步骤S3:过管理优先级队列数据结构，以吸引力函数作为比较键，对全局最优的块对进行重复集群,得到最优的聚类结果。本发明能够有效降低电路时延，实现更高质量的电路布局。

Description

基于时序驱动的集成电路聚类方法
技术领域
本发明属于超大规模集成电路(VLSI)物理设计自动化技术领域,具体涉及一种于关键度聚类的集成电路聚类方法。
背景技术
为了满足多样化的功能需求，集成电路的规模不断增加，设计复杂度也不断变高。集成电路里面成百上千万的逻辑块给物理设计带来极大的挑战。在布局设计中，优化目标通常为线长、时延、可布通性和功率等。为了能高效快速地得到高质量的解，通常采用聚类的方法先降低电路的规模，然后在解聚类的过程中进行布局。在聚类的过程中，大部分的方法只考虑逻辑块之间的连接关系，并未考虑时延，这样可能会导致电路时延较大。
发明内容
有鉴于此，本发明的目的在于提供一种于关键度聚类的集成电路聚类方法，能够有效降低电路时延，实现更高质量的电路布局。
为实现上述目的，本发明采用如下技术方案：
一种基于时序驱动的集成电路聚类方法，包括以下步骤：
步骤S1:将待聚类集成电路转化为超图；
步骤S2:根据得到的超图，基于于BestChoice的算法框架并采用一种同时考虑时序和互连度的吸引力函数来选择逻辑块进行聚类；
步骤S3:过管理优先级队列数据结构，以吸引力函数作为比较键，对全局最优的块对进行重复集群,得到最优的聚类结果。
进一步的，所述步骤S1具体为：将待聚类集成电路表示为超图模型G＝(V，E)；
其中顶点V＝{v1，v2，…vn}表示可布局模块的集合，超边E＝{e1,e2,…en}表示线网集合。
进一步的，所述聚类过程中集群A和集群B采用的吸引力函数公式：
Figure BDA0003069809210000021
其中criticality(A)和criticality(B)表示集群A和集群B的关键度；we为超边e的权重，被定义为1/|e|，area(A)和area(B)分别是集群A和B的面积；将关键度与线网互连度这两项相乘以保证这两项能同时起到作用。
一种基于时序驱动的集成电路聚类方法的系统，包括处理器、存储器以及存储在所述存储器上的计算机程序，所述处理器执行所述计算机程序时，具体执行上文所述的聚类方法中的步骤。
本发明与现有技术相比具有以下有益效果：
本发明的聚类结果，能有效降低电路时延，实现更高质量电路布局。
附图说明
图1是本发明方法流程图。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
请参照图1，本发明提供一种基于时序驱动的集成电路聚类方法，包括以下步骤：
步骤S1:将待聚类集成电路转化为超图；
步骤S2:根据得到的超图，基于于BestChoice的算法框架采用一种同时考虑时序和互连度的吸引力函数来选择逻辑块进行聚类；
步骤S3:过管理优先级队列数据结构，以集群吸引力函数作为比较键，对全局最优的块对进行重复集群,得到最优的聚类结果。
在本实施例中，优选的，所述步骤S1具体为：将待聚类集成电路表示为超图模型G＝(V,E)；
其中顶点V＝{v1,v2,…vn}表示可布局模块的集合，超边E＝{e1,e2,…en}表示线网集合。
优选的，聚类过程中集群A和集群B采用的吸引力函数公式：
Figure BDA0003069809210000031
其中criticality(A)和criticality(B)表示集群A和集群B的关键度；we为超边e的权重，被定义为1/|e|，area(A)和area(B)分别是集群A和B的面积；将关键度与线网互连度这两项相乘以保证这两项能同时起到作用。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。

Claims (4)

1.一种基于时序驱动的集成电路聚类方法，其特征在于，包括以下步骤：
步骤S1:将待聚类集成电路转化为超图；
步骤S2:根据得到的超图，基于于BestChoice的算法框架采用一种同时考虑时序和互连度的吸引力函数来选择逻辑块进行聚类；
步骤S3:过管理优先级队列数据结构，以吸引力函数作为比较键，对全局最优的块对进行重复集群,得到最优的聚类结果。
2.根据权利要求1所述的基于时序驱动的集成电路聚类方法，其特征在于，所述步骤S1具体为：将待聚类集成电路表示为超图模型G＝(V,E)；
其中顶点V＝{v1,v2,…vn}表示可布局模块的集合，超边E＝{e1,e2,…en}表示线网集合。
3.根据权利要求1所述的基于时序驱动的集成电路聚类方法，其特征在于，所述聚类过程中集群A和集群B采用的吸引力函数公式具体为：
Figure FDA0003069809200000011
其中criticality(A)和criticality(B)表示集群A和集群B的关键度；we为超边e的权重，被定义为1/|e|，area(A)和area(B)分别是集群A和B的面积；将关键度与线网互连度这两项相乘以保证这两项能同时起到作用。
4.根据权利要求1-3任一所述的基于时序驱动的集成电路聚类方法的系统，其特征在于，包括处理器、存储器以及存储在所述存储器上的计算机程序，所述处理器执行所述计算机程序时，具体执行如权利要求1-3任一项所述的聚类方法中的步骤。
CN202110535867.7A 2021-05-17 2021-05-17 基于时序驱动的集成电路聚类方法 Expired - Fee Related CN113255278B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110535867.7A CN113255278B (zh) 2021-05-17 2021-05-17 基于时序驱动的集成电路聚类方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110535867.7A CN113255278B (zh) 2021-05-17 2021-05-17 基于时序驱动的集成电路聚类方法

Publications (2)

Publication Number Publication Date
CN113255278A true CN113255278A (zh) 2021-08-13
CN113255278B CN113255278B (zh) 2022-07-15

Family

ID=77182364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110535867.7A Expired - Fee Related CN113255278B (zh) 2021-05-17 2021-05-17 基于时序驱动的集成电路聚类方法

Country Status (1)

Country Link
CN (1) CN113255278B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103605820A (zh) * 2013-09-12 2014-02-26 福州大学 基于l1范数模型的vlsi标准单元全局布局方法
US20150007120A1 (en) * 2013-06-26 2015-01-01 Synopsys, Inc. Clustering using n-dimensional placement
CN104809242A (zh) * 2015-05-15 2015-07-29 成都睿峰科技有限公司 一种基于分布式结构的大数据聚类方法和装置
CN104820708A (zh) * 2015-05-15 2015-08-05 成都睿峰科技有限公司 一种基于云计算平台的大数据聚类方法和装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150007120A1 (en) * 2013-06-26 2015-01-01 Synopsys, Inc. Clustering using n-dimensional placement
CN103605820A (zh) * 2013-09-12 2014-02-26 福州大学 基于l1范数模型的vlsi标准单元全局布局方法
CN104809242A (zh) * 2015-05-15 2015-07-29 成都睿峰科技有限公司 一种基于分布式结构的大数据聚类方法和装置
CN104820708A (zh) * 2015-05-15 2015-08-05 成都睿峰科技有限公司 一种基于云计算平台的大数据聚类方法和装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
HAO JIE ET.AL: "Hypergraph-based netlist hierarchical clustering algorithm", 《JOURNAL OF COMPUTER AIDED DESIGN & COMPUTER GRAPHIC》 *
陈家瑞 等: "基于混合差分进化算法的VLSI布图规划", 《福州大学学报（自然科学版）》 *
陈建利 等: "求解VLSI不可二划分布图规划问题的混合遗传算法", 《福州大学学报（自然科学版）》 *

Also Published As

Publication number Publication date
CN113255278B (zh) 2022-07-15

Similar Documents

Publication Publication Date Title
CN102142052B (zh) 一种针对电路仿真中电路稀疏矩阵的快速lu分解方法
Pan et al. An effective shuffled frog-leaping algorithm for lot-streaming flow shop scheduling problem
Knysh et al. Parallel genetic algorithms: a survey and problem state of the art
Xanthopoulos et al. A low-power IDCT macrocell for MPEG-2 MP@ ML exploiting data distribution properties for minimal activity
Betkaoui et al. A reconfigurable computing approach for efficient and scalable parallel graph exploration
WO2017112077A1 (en) Optimizing skewed joins in big data
CN106951926A (zh) 一种混合架构的深度学习系统方法及装置
CN103885826B (zh) 一种多核嵌入式系统实时任务调度实现方法
US20110197172A1 (en) Design verification apparatus and design verification program
CN112286917B (zh) 数据处理方法、装置、电子设备和存储介质
CN108108233B (zh) 任务多副本执行的集群作业调度方法及系统
Jiang et al. Power gating scheduling for power/ground noise reduction
CN113255278B (zh) 基于时序驱动的集成电路聚类方法
CN110032815B (zh) 基于文化基因的八角形斯坦纳树构建方法
JPWO2005098612A1 (ja) 重要成分優先計算方式ならびに装置
CN104375926B (zh) 一种大规模服务器监控时的告警阀值设置系统
Seo et al. Synthesis for power-aware clock spines
Qian et al. An effective hybrid evolutionary algorithm for solving the numerical optimization problems
CN103793745B (zh) 一种分布式粒子群优化方法
Végh et al. Do we know the operating principles of our computers better than those of our brain?
WO2018228528A1 (zh) 一种批量化电路仿真方法和系统
US6725437B1 (en) Performance groups-based fast simulated annealing for improving speed and quality of VLSI circuit placement
CN117435308B (zh) 一种基于并行计算算法的Modelica模型仿真方法及系统
Hung et al. Improving the performance of parallel relaxation-based circuit simulators
CN117311948B (zh) Cpu与gpu异构并行的自动多重子结构数据处理方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CB03 Change of inventor or designer information

Inventor after: Chen Jianli

Inventor after: Yang Wei

Inventor after: Lin Zhifeng

Inventor before: Chen Jianli

Inventor before: Yang Wei

Inventor before: Lin Zhifeng

CB03 Change of inventor or designer information
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20220715

CF01 Termination of patent right due to non-payment of annual fee