CN113224237B - 电容器结构的制作方法 - Google Patents

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CN113224237B CN202010080565.0A CN202010080565A CN113224237B CN 113224237 B CN113224237 B CN 113224237B CN 202010080565 A CN202010080565 A CN 202010080565A CN 113224237 B CN113224237 B CN 113224237B
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Abstract

本发明公开一种电容器结构的制作方法,包括下列步骤,在基底上形成第一电容器。第一电容器包括第一导电层的第一导电图案与第二导电图案以及第一介电层于水平方向上设置于第一导电图案与第二导电图案之间。在形成第一电容器之前,在基底上形成第二电容器。第二电容器包括第二导电层的第三导电图案与第四导电图案以及第二介电层于水平方向上设置于第三导电图案与第四导电图案之间。对第二导电层的厚度进行监测。依据第二导电层的厚度监测结果控制第一导电层的厚度目标值。

Description

电容器结构的制作方法
技术领域
本发明涉及一种电容器结构的制作方法,尤其是涉及一种具有多个电容器的电容器结构的制作方法。
背景技术
在现代社会中,由集成电路(integrated circuit,IC)所构成的微处理系统早已被普遍应用于生活中的各个层面,许多电子设备例如个人计算机、移动电话、家电用品等均有集成电路的应用。随着科技的日益精进以及各种新兴电子产品的持续开发,集成电路在设计上也朝向多元化、精密化、小型化等方向发展。
在目前的电子产品中,大多是以各种半导体技术在硅基底上形成电路元件,例如金属氧化物半导体晶体管(metal oxide semiconductor transistor,MOS transistor)、电容器(capacitor)或电阻器(resistor)等。一般而言,电容器结构可由两个电极以及夹设于此两个电极之间的介电层所构成。电容器结构可设置在位于基底上的金属层间介电层(inter-metal dielectric layer,IMD layer)中而可利用后端制作工艺(back end ofline,BEOL)形成。然而,电容器结构容易受到后端制作工艺的制作工艺变异影响而导致电容器结构的电容值状况不易受到控制,故需改进制作方法来改善电容器结构的电容值稳定性。
发明内容
本发明提供了一种电容器结构的制作方法,依据用以形成电容器的导电层的厚度监测值来控制用以形成下一个电容器的导电层的厚度目标值,由此改善电容器结构的整体电容值的稳定性。
本发明的一实施例提供一种电容器结构的制作方法,包括下列步骤。于一基底上形成一第一电容器。第一电容器包括一第一导电层的一第一导电图案与一第二导电图案以及一第一介电层。第一介电层于一水平方向上设置于第一导电图案与第二导电图案之间。在形成第一电容器之前,在基底上形成一第二电容器。第二电容器包括一第二导电层的一第三导电图案与一第四导电图案以及一第二介电层。第二介电层于水平方向上设置于第三导电图案与第四导电图案之间。
对第二导电层的厚度进行监测,并依据第二导电层的一厚度监测结果控制第一导电层的一厚度目标值。
附图说明
图1为本发明一实施例的电容器结构的示意图;
图2为本发明一实施例的电容器结构的立体示意图;
图3为本发明一实施例的电容器结构的制作方法的流程示意图;
图4为本发明一实施例的电容器结构的制作方法的部分流程示意图;
图5为本发明一实施例的电容器结构中的导电层的片电阻的倒数与对应的电容器单元的电容之间的关系示意图;
图6为本发明一实施例的电容器结构中的导电层的片电阻与导电层的厚度与关键尺寸的乘积之间的关系示意图;
图7至图9为本发明一实施例的电容器结构的制作方法的示意图,其中
图8为图7之后的状况示意图;
图9为图8之后的状况示意图;
图10为本发明一实施例的电容器结构中的电容器单元的上视示意图。
主要元件符号说明
10 基底
10S 表面
20~27 介电层
30 导电材料
31 第一导电层
31A 第一导电图案
31B 第二导电图案
32 第二导电层
32A 第三导电图案
32B 第四导电图案
33 第三导电层
33A 第五导电图案
33B 第六导电图案
90 平坦化制作工艺
100 电容器结构
CP1 第一电容器
CP2 第二电容器
CP3 第三电容器
CU 电容器单元
CU1 第一个电容器单元
CU2 第二个电容器单元
CU3 第三个电容器单元
CU4 第四个电容器单元
CU5 第五个电容器单元
CU6 第六个电容器单元
CU7 第七个电容器单元
D1 水平方向
D2 垂直方向
LH 长度
L11~L17 线
L21~L27 线
M 金属层
M1 第一层金属层
M2 第二层金属层
M3 第三层金属层
M4 第四层金属层
M5 第五层金属层
M6 第六层金属层
M7 第七层金属层
PA 导电图案
PB 导电图案
PC 遮蔽图案
SP 间距
S11~S14 步骤
S21 步骤
S22 步骤
S31 步骤
S32 步骤
S41 步骤
S42 步骤
TK 厚度
TR 沟槽
V 连接插塞
V1~V6 连接插塞
W 宽度
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是,在不脱离本发明的精神和范围的情况下,可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前,以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读,以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义,并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义,而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即,直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词,是用以修饰权利要求的元件,其本身并不意含及代表该请求元件有任何之前的序数,也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序,该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术,包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1至图3。图1所绘示为本发明一实施例的电容器结构的示意图,图2所绘示为本实施例的电容器结构的立体示意图,而图3所绘示为本发明一实施例的电容器结构的制作方法的流程示意图。如图1与图2所示,本实施例提供一电容器结构100,包括一基底10以及多个电容器单元CU(例如图1中所示的第一个电容器单元CU1、第二个电容器单元CU2、第三个电容器单元CU3、第四个电容器单元CU4、第五个电容器单元CU5、第六个电容器单元CU6以及第七个电容器单元CU7,但并不以此为限)于基底10 的厚度方向(例如图1中所示的一垂直方向D2)上堆叠设置。各电容器单元 CU可包括一金属层M中的导电图案(例如图1中所示的导电图案PA与导电图案PB)以及一介电层(例如图1中所示的介电层21、介电层22、介电层23、介电层24、介电层25、介电层26或/及介电层27,但并不以此为限),而介电层可于水平方向D1上至少部分设置于导电图案PA与导电图案PB之间,由此形成金属-介电层-金属电容器。在一些实施例中,水平方向D1可平行于基底10的表面10S,而垂直方向D2可为基底10的表面10S的法线方向,故水平方向D1可与垂直方向D2大体上正交,但并不以此为限。在一些实施例中,各金属层M可包括单层或多层的金属导电材料,例如钨(tungsten,W)、铝(aluminum,Al)、铜(copper,Cu)、铝化钛(titanium aluminide,TiAl)、钛(titanium,Ti)、氮化钛(titanium nitride,TiN)、钽(tantalum,Ta)、氮化钽 (Tantalum nitride,TaN)、氧化铝钛(titanium aluminum oxide,TiAlO)等或其他适合的金属导电材料,而各介电层可包括单层或多层的介电材料,例如氧化物(例如氧化硅)、氮氧化物(例如氮氧化硅)或其他适合的介电材料。在一些实施例中,当上述介电层包括氧化物介电材料时,各电容器单元CU可包括一金属-氧化物-金属(metal-oxide-metal,MOM)电容器单元,但并不以此为限。
在一些实施例中,基底10可包括半导体基底或非半导体基底,半导体基底可包括例如硅基底、硅锗半导体基底或硅覆绝缘(silicon-on-insulator,SOI) 基底等,而非半导体基底可包括玻璃基底、塑胶基底或陶瓷基底等,但并不以此为限。此外,在形成介电层21之前,可视需要于基底10上形成其他主动(有源)元件(例如晶体管,未绘示)或/及被动(无源)元件,而上述的电容器单元CU可与基底10上的主动元件或/及被动元件电连接,但并不以此为限。此外,在一些实施例中,电容器结构100可更包括多个连接插塞V(例如图2中所示的连接插塞V1、连接插塞V2、连接插塞V3、连接插塞V4、连接插塞V5或/及连接插塞V6,但并不以此为限)于垂直方向D2上设置于各金属层M之间,用以电连接多个电容器单元CU。换句话说,多个电容器单元CU可通过连接插塞V彼此电连接。在一些实施例中,多个电容器单元CU可视设计需要而以并联方式彼此电连接,但并不以此为限。举例来说,于垂直方向D2上互相重叠的多个导电图案PA可通过连接插塞V彼此电连接,而垂直方向D2上互相重叠的多个导电图案PB可通过连接插塞V彼此电连接,且导电图案PA与导电图案PB可互相分离,但并不以此为限。
在一些实施例中,多个电容器单元CU也可视设计需要以串联或/及其他适合方式(例如并联与串联混合方式)形成电连接。此外,各连接插塞V可包括单层或多层的导电材料,例如钨、铝、铜、铝化钛、钛、氮化钛、钽、氮化钽、氧化铝钛等或其他适合的导电材料。
在一些实施例中,各金属层M的导电图案PA与导电图案PB彼此互相分离而未直接连接,且导电图案PA于垂直方向D2上的厚度、导电图案PB 于垂直方向D2上的厚度以及金属层M于垂直方向D2上的厚度可大体上彼此相同。在一些实施例中,各金属层M的一部分可用以形成各电容器单元 CU中的导电图案PA与导电图案PB,而各金属层M的另一部分可用以形成互连结构(未绘示)。换句话说,各电容器单元CU以及互连结构可利用后端制作工艺(backend of line,BEOL)一并形成,故可不需额外的制作工艺来形成电容器单元CU,进而可达到制作工艺简化的效果。此外,上述各介电层(例如介电层21、介电层22、介电层23、介电层24、介电层25、介电层26或/ 及介电层27)的另一部分也可用以形成上述互连结构所在的金属层间介电层 (inter-metal dielectric,IMD),故各介电层的介电常数也不适合过高而对互连结构产生负面影响(例如电阻电容延迟,RC-delay等问题)。因此,在不适合使用具有较高介电常数的介电层的状况下,可增加于水平方向D1上夹设于导电图案PA与导电图案PB之间的介电层的表面积,由此达到增加各电容器单元CU的电容值的效果。
在一些实施例中,各金属层M的最上表面(topmost surface)可略高于对应的介电层的最上表面,但并不以此为限。举例来说,第一层金属层M1的最上表面可于垂直方向D2上高于介电层21的最上表面,故介电层21的一部分以及介电层22的一部分可于水平方向D1上设置于第一层金属层M1的导电图案之间而形成第一个电容器单元CU1,但并不以此为限。
如图1至图3所示,在一些实施例中,电容器结构100的制作方法可包括下列步骤。于基底10上形成一第一电容器CP1。第一电容器CP1包括一第一导电层31的一第一导电图案31A与一第二导电图案31B以及一第一介电层(例如介电层22)。第一介电层(例如介电层22)于水平方向D1上设置于第一导电图案31A与第二导电图案31B之间。在形成第一电容器CP1之前,在基底10上形成一第二电容器CP2。第二电容器CP2包括一第二导电层32 的一第三导电图案32A与一第四导电图案32B以及一第二介电层(例如介电层21)。第二介电层(例如介电层21)于水平方向D1上设置于第三导电图案 32A与第四导电图案32B之间。在形成第二导电层32时,对第二导电层32 的厚度进行监测,并依据第二导电层32的一厚度监测结果控制第一导电层 31的一厚度目标值。
举例来说,电容器结构100的制作方法可包括但并不现于下列步骤。首先,在步骤S11,在基底10上形成第二电容器CP2。然后,在步骤S12,监测第二电容器CP2中第二导电层32的厚度。在步骤S13,依据第二导电层 32的厚度监测结果控制第一导电层31的厚度目标值。之后,在步骤S14,依据第一导电层31的厚度目标值来形成第一导电层31,进而形成第一电容器CP1。换句话说,本实施例的制作方法可利用前一层的导电层(例如第二导电层32)的厚度监测结果来决定是否调整当层的导电层(例如第一导电层 31)的厚度目标值,由此可在前层(例如第一导电层31)的厚度偏移的状况下利用当层(例如第二导电层32)的厚度调整来补偿前层的厚度偏移所影响电容器 (例如第一电容器CP1)的电容值,使得电容器结构整体的电容值(例如第一电容器CP1与第二电容器CP2的电容总和)获得控制。
请参阅图1至图4。图4所绘示为本发明一实施例的电容器结构的制作方法的部分流程示意图。如图1至图4所示,在一些实施例中,上述的控制第一导电层31的厚度目标值的方法可包括但并不限于下列步骤。首先,于步骤S21,对前层(例如第二导电层32)的厚度进行监测。然后,于步骤S22,检查前层(例如第二导电层32)的监测厚度结果是否位于预设范围之内。当前层(例如第二导电层32)的厚度监测结果位于预设范围之内时,则进行步骤S31而不改变当层(例如第一导电层31)的厚度目标值,并依据此未改变的厚度目标值执行用以形成第一导电层31的相关制作工艺。相对地,当前层(例如第二导电层32)的厚度监测结果并未位于预设范围之内时,例如当第二导电层32的厚度监测结果超出预设范围时,则进行步骤S41,调整当层(例如第一导电层31)的厚度目标值,并依据此经调整后的厚度目标值执行用以形成第一导电层31的相关制作工艺。
在一些实施例中,第一导电图案31A与第二导电图案31B可为第一导电层31的一部分,第一导电图案31A与第二导电图案31B彼此互相分离而未直接连接,且第一导电图案31A于垂直方向D2上的厚度、第二导电图案 31B于垂直方向D2上的厚度以及第一导电层31于垂直方向D2上的厚度可大体上彼此相同。相似地,第三导电图案32A与第四导电图案32B可为第二导电层32的一部分,第三导电图案32A与第四导电图案32B彼此互相分离而未直接连接,且第三导电图案32A于垂直方向D2上的厚度、第四导电图案32B于垂直方向D2上的厚度以及第二导电层32于垂直方向D2上的厚度可大体上彼此相同。在一些实施例中,当另一部分的第一导电层31与另一部分的第二导电层32可用以形成互连结构(未绘示)时,针对互连结构中的各导电层的厚度控制上可具有一控制范围,而上述的预设范围可位于此控制范围之内且小于此控制范围,但并不以此为限。换句话说,针对电容器结构中用以构成电容器的导电图案的厚度控制要求可高于对于互连结构中的各导电层的厚度控制要求,由此达到改善电容器结构的整体电容值稳定性的效果。举例来说,上述对于互连结构中的各导电层(例如金属层M)的厚度控制范围可为厚度目标值±25%,而上述对于电容器结构中的导电层(例如第二导电层32)的厚度控制的预设范围可为厚度目标值±15%,但并不以此为限。通过上述的控制方式,可改善因各导电层的厚度偏差(但未超出原本对于互连结构的各导电层的厚度控制范围的状况下)而导致对于电容器单元CU的整体电容值影响。
请参阅图5,并请一并参阅图1与图2。图5所绘示为本发明一实施例的电容器结构中的导电层的片电阻的倒数与对应的电容器单元的电容之间的关系示意图,其中横坐标为电容器单元的电容,纵坐标为导电层(例如金属层M)的片电阻的倒数,线L11对应上述第一个电容器单元CU1以及第一层金属层M1的状况,线L12对应上述第二个电容器单元CU2以及第二层金属层M2的状况,线L13对应上述第三个电容器单元CU3以及第三层金属层M3的状况,线L14对应上述第四个电容器单元CU4以及第四层金属层M4的状况,线L15对应上述第五个电容器单元CU5以及第五层金属层 M5的状况,线L16对应上述第六个电容器单元CU6以及第六层金属层M6 的状况,而线L17对应上述第七个电容器单元CU7以及第七层金属层M7 的状况。依据一般电容的计算方式(C=εA/d=ε(L×h)/d,其中C代表电容,ε代表介电层的介电常数,L可被解读为被夹设于导电图案PA与导电图案PB 之间的介电层的长度,h可被解读为金属层M的厚度,而d可被解读为导电图案PA与导电图案PB之间的距离)可知各电容器单元CU的电容与其金属层M的厚度成正比,而依据一般片电阻的计算方式(RS=ρ/t,其中RS代表片电阻值,ρ代表电阻率,t代表薄膜厚度)可知各金属层M的片电阻与其厚度成反比。因此,如图5、图1以及图2所示,各电容器单元CU的电容可与对应的导电层的片电阻的倒数成正比。在一些实施例中,由于各电容器单元 CU中的导电图案的形状或/及金属层M的厚度设计可彼此不同且各金属层 M或/及各介电层的制作工艺条件也可能有差异,故图5中各条关系线的斜率也可彼此不同,但并不以此为限。
请参阅图6,并请一并参阅图1与图2。图6所绘示为本发明一实施例的电容器结构中的导电层的片电阻与导电层的厚度与关键尺寸(critical dimension,CD)的乘积之间的关系示意图,其中横坐标为导电层(例如金属层 M)的厚度与关键尺寸的乘积,纵坐标为导电层(例如金属层M)的片电阻的倒数,线L21对应上述第一层金属层M1的状况,线L22对应上述第二层金属层M2的状况,线L23对应上述第三层金属层M3的状况,线L24对应上述第四层金属层M4的状况,线L25对应上述第五层金属层M5的状况,线L26 对应上述第六层金属层M6的状况,而线L27对应上述第七层金属层M7的状况。如图6、图1以及图2所示,各电容器单元CU的金属层M的厚度与关键尺寸的乘积可与金属层M的片电阻相关(例如成反比),而由于各电容器单元CU中的导电图案的形状或/及金属层M的厚度设计可彼此不同且各金属层M或/及各介电层的制作工艺条件也可能有差异,故图6中各条关系线的斜率也可彼此不同,但并不以此为限。因此,依据实际的制作工艺结果,可绘示出如图6的关系图,而由图6的内容可获得各金属层M的片电阻对比此金属层M的厚度与关键尺寸的乘积的比值。
在一些实施例中,上述的第一导电层31的厚度目标值可用下列方程式 (I)计算,但并不以此为限。
Figure BDA0002380158930000101
其中T3A代表第一导电层31的厚度目标值,XA代表第一导电层31的片电阻对比第一电容器CP1的电容值的系数,XB代表第二导电层32的片电阻对比第二电容器CP2的电容值的系数,T2B代表第二导电层32的厚度监测结果,C2A代表第一导电层31的一关键尺寸监测结果,C2B代表第二导电层32 的一关键尺寸监测结果,且RSA代表第一导电层31与第二导电层32的一片电阻设计值。在一些实施例中,上述的关键尺寸可为导电图案(例如第一导电图案31A、第二导电图案31B、第三导电图案32A或/及第四导电图案32B) 的线宽,但并不以此为限。此外,第一导电层31的片电阻对比第一电容器 CP1的电容值的系数(例如XA)以及第二导电层32的片电阻对比第二电容器 CP2的电容值的系数(例如XB)则可由上述图5或/及图6所示内容计算出。在一些实施例中,第一导电层31的片电阻对比第一电容器CP1的电容值的系数(例如XA)可等于其片电阻除以第一导电层31的厚度与第一导电层31的关键尺寸的乘积,而第二导电层32的片电阻对比第二电容器CP2的电容值的系数(例如XB)可等于其片电阻除以第二导电层32的厚度与第二导电层 32的关键尺寸的乘积,但并不以此为限。
在一些实施例中,上述的第一导电层31与第二导电层32的片电阻设计值(例如RSA)可用下列方程式(II)计算,但并不以此为限。
RSA=XA×T1A×C1A+XB×T1B×C1B (II)
其中T1A代表第一导电层31的一厚度设计值,T1B代表第二导电层32 的一厚度设计值,C1A代表第一导电层31的一关键尺寸设计值,且C1B代表第二导电层32的一关键尺寸设计值。在一些实施例中,第一电容器CP1与第二电容器CP2可视设计需要而以并联方式彼此电连接,由此可以上述方程式(II)来计算第一导电层31与第二导电层32的片电阻设计值,但并不以此为限。在一些实施例中,第一电容器CP1与第二电容器CP2也可视设计需要以串联或/及其他适合方式(例如并联与串联混合方式)形成电连接。
如图1与图2所示,在一些实施例中,电容器结构100的制作方法可还包括于形成第一电容器CP1之后,在基底10上形成一第三电容器CP3,且第三电容器CP3可包括一第三导电层33的一第五导电图案33A与一第六导电图案33B以及一第三介电层(例如介电层23)于水平方向D1上设置于第五导电图案33A与第六导电图案33B之间。此外,在一些实施例中,电容器结构100的制作方法可还包括对于第三导电层33的一厚度目标值进行调整,特别是当上述的第二导电层32的厚度发生偏移,且第一导电层31的厚度调整仍不足够补偿第二导电层32的厚度偏移的状况下,但并不以此为限。在一些实施例中,也可在第二导电层32的厚度正常,但第一导电层31的厚度偏移的状况下对第三导电层33的厚度目标值进行调整。
在一些实施例中,上述的第三导电层33的厚度目标值可用下列方程式 (III)计算,但并不以此为限。
Figure BDA0002380158930000111
其中T3C代表第三导电层33的厚度目标值,XC代表第三导电层33的片电阻对比第三电容器CP3的电容值的系数,T2A代表第一导电层31的一厚度监测结果,C2C代表第三导电层33的一关键尺寸监测结果,且RSC代表第一导电层31、第二导电层32以及第三导电层33的一片电阻设计值。相似地,
第三导电层33的关键尺寸可为第五导电图案33A或/及第六导电图案 33B的线宽,而第三导电层33的片电阻对比第三电容器CP3的电容值的系数(例如XC)可由上述图5或/及图6所示内容计算出,但并不以此为限。在一些实施例中,第三导电层33的片电阻对比第三电容器CP3的电容值的系数(例如XC)可等于其片电阻除以第三导电层33的厚度与第三导电层33的关键尺寸的乘积,但并不以此为限。
此外,在一些实施例中,上述的第一导电层31、第二导电层32以及第三导电层33的片电阻设计值(例如RSC)可用下列方程式(IV)计算,但并不以此为限。
RSC=XA×T1A×C1A+XB×T1B×C1B+XC×T1C×C1C (IV)
其中T1C代表第三导电层33的一厚度设计值,且C1C代表第三导电层 33的一关键尺寸设计值。在一些实施例中,第一电容器CP1、第二电容器CP2以及第三电容器CP3可视设计需要而以并联方式彼此电连接,由此可以上述方程式(IV)来计算第一导电层31、第二导电层32以及第三导电层33的片电阻设计值,但并不以此为限。举例来说,第三导电图案32A、第一导电图案31A以及第五导电图案33A可通过连接插塞V彼此电连接,而第四导电图案32B、第二导电图案31B以及第六导电图案33B可通过连接插塞V 彼此电连接,但并不以此为限。在一些实施例中,第一电容器CP1、第二电容器CP2以及第三电容器CP3也可视设计需要以串联或/及其他适合方式(例如并联与串联混合方式)形成电连接。
在一些实施例中,各电容器单元CU中的金属层M的厚度目标值可依据先前形成的各金属层M的厚度监测状况以及关键尺寸监测状况进行调整。举例来说,上述的第一电容器CP1可为堆叠于基底10上的多个电容器单元 CU中的第n个电容器单元,第一导电层31可为堆叠于基底10上的多个金属层M中的第n层金属层,而第n层金属层的一厚度目标值可用下列方程式(V)计算,但并不以此为限。
Figure BDA0002380158930000121
其中T3n代表该第n层金属层的厚度目标值,Xk代表多个金属层M中的第k层金属层的片电阻对比多个电容器单元CU中的第k个电容器单元的电容值的系数,Xn代表第n层金属层的片电阻对比第n个电容器单元的电容值的系数,T2k代表第k层金属层的一厚度监测结果,C2k代表第k层金属层的一关键尺寸监测结果,C2n代表第n层金属层的一关键尺寸监测结果,RSn代表多个金属层中的第一层金属层至该第n层金属层的一片电阻设计值,k 为正整数,且n为大于1的正整数。Xk代表多个金属层M中的第k层金属层的片电阻对比多个电容器单元CU中的第k个电容器单元的电容值的系数 (例如Xk)以及第n层金属层的片电阻对比第n个电容器单元的电容值的系数 (例如Xn)可由上述图5或/及图6所示内容计算出,但并不以此为限。
在一些实施例中,第k层金属层的片电阻对比多个电容器单元CU中的第k个电容器单元的电容值的系数(例如Xk)可等于第k层金属层的片电阻除以第k层金属层的厚度与第k层金属层的关键尺寸的乘积,而第n层金属层的片电阻对比第n个电容器单元的电容值的系数(例如Xn)可等于第n层金属层的片电阻除以第n层金属层的厚度与第n层金属层的关键尺寸的乘积,但并不以此为限。
在一些实施例中,上述的第一层金属层至第n层金属层的片电阻设计值 (例如RSn)可用下列方程式(VI)计算,但并不以此为限。
Figure BDA0002380158930000131
其中T1k代表第k层金属层的一厚度设计值,且C1k代表第k层金属层的一关键尺寸设计值。值得说明的是,在一些实施例中,多个电容器单元 CU可视设计需要而以并联方式彼此电连接,由此可以上述方程式(VI)来计算第一层金属层至第n层金属层的片电阻设计值,但并不以此为限。
如图1与图2所示,在一些实施例中,上述的第二电容器CP2、第一电容器CP1以及第三电容器CP3可分别为堆叠于基底10上的多个电容器单元 CU中的第一个电容器单元CU1、第二个电容器单元CU2以及第三个电容器单元CU3,而上述的第二导电层32、第一导电层31以及第三导电层33可分别为堆叠于基底10上的多个金属层M中的第一层金属层M1、第二层金属层M2以及第三层金属层M3,但并不以此为限。在一些实施例中,第二电容器CP2、第一电容器CP1以及第三电容器CP3可分别为金属-氧化物- 金属(metal-oxide-metal,MOM)电容器,但并不以此为限。在一些实施例中,于第一个电容器单元CU1之后形成的电容器单元CU中的金属层M的厚度目标值均可依据先前形成的各金属层M的厚度监测状况以及关键尺寸监测状况进行调整(例如依据上述图4中所示的方法),由此达到改善电容器结构 100的整体电容值稳定性的效果。
请参阅图7至图9,并请一并参阅图1与图2。图7至图9所绘示为本发明一实施例的电容器结构的制作方法的示意图,其中图8绘示了图7之后的状况示意图,而图9绘示了图8之后的状况示意图。在一些实施例中,图 7至图9所绘示的制作方法可对应图1与图2中的多个金属层M中的至少一个金属层M的制作方法。如图7所示,可于介电层20中形成多个沟槽TR,而介电层20可为上述的第二介电层(例如介电层21)、第一介电层(例如介电层22)、第三介电层(例如介电层23)、介电层24、介电层25、介电层26或介电层27。然后,如图7至图8所示,在介电层20上以及沟槽TR中形成一导电材料30,而导电材料30可包括单层或多层的导电材料,例如钨、铝、铜、铝化钛、钛、氮化钛、钽、氮化钽、氧化铝钛等或其他适合的导电材料。接着,如图7至图9所示,对导电材料30进行一平坦化制作工艺90,用以移除位于沟槽TR之外的导电材料30,进而形成具有导电图案PA与导电图案PB的金属层M。在一些实施例中,平坦化制作工艺90可包括化学机械研磨(chemical mechanical polishing,CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。在一些实施例中,上述的各金属层M的关键尺寸(例如导电图案PA与导电图案PB的线宽)可通过测量各沟槽TR的宽度W而间接获得,故可于形成导电材料30之前即预先获得当层的金属层M的关键尺寸监测结果,进而可利用上述的方程式(例如方程式(V))计算调整后的当层的金属层M的厚度目标值,并以此调整平坦化制作工艺90的制作工艺参数,进而控制金属层M的厚度TK。
在一些实施例中,可依据图7至图9来形成上述的第一导电层31,但并不以此为限。如图7至图9以及图1所示,第一导电层31的形成方法可包括但并不限于下列步骤。首先,在第一介电层(例如介电层22)中形成多个沟槽(例如图7中所示的沟槽TR)。然后,在介电层22上以及沟槽中形成导电材料(例如图8中所示的导电材料30)。接着,对导电材料30进行平坦化制作工艺(例如图9中所示的平坦化制作工艺90),用以移除位于沟槽之外的导电材料30而形成第一导电层31。因此,如图1、图4以及图9所示,当前层(例如第二导电层32)的厚度监测结果位于预设范围之内时,则进行步骤 S31而不改变当层(例如第一导电层31)的厚度目标值,并于步骤S32中依据此未改变的厚度目标值进行平坦化制作工艺90,用以形成当层(例如第一导电层31)。相对地,当前层(例如第二导电层32)的厚度监测结果超出预设范围时,则进行步骤S41,调整当层(例如第一导电层31)的厚度目标值,并于步骤S42中依据此经调整后的厚度目标值进行平坦化制作工艺90,用以形成当层(例如第一导电层31)。
值得说明的是,本发明的各金属层M的制作方法并不以上述图7至图9 所示的状况为限而可视设计需要使用其他适合的制作方法来形成电容器结构100中的各金属层M并可通过调整此制作方法的制作工艺参数来对应上述的厚度目标值。
请参阅图10,并请一并参阅图1与图2。图10所绘示为本发明一实施例的电容器结构100中的电容器单元CU的上视示意图。如图10、图1与图2所示,在一些实施例中,各电容器单元CU的导电图案PA与导电图案PB 于上视图中可分别为一指状(finger)图案,各指状图案可具有多个沿同一方向延伸的条状图案,且两个指状图案的条状图案可彼此交错排列,由此与在水平方向上夹设于两个指状图案之间的介电层20形成电容器,但并不以此为限。在一些实施例中,各电容器单元CU的导电图案PA与导电图案PB也可视设计需要而于上视图中具有不同于图10中所示的形状。举例来说,在如图10所示的状况下,电容器单元CU的电容值可利用条状图案的长度LH、间距SP、金属层M的厚度以及介电层20的介电常数计算出,特别是当各指状图案的条状图案长宽比较大而可忽略计算导电图案PA与导电图案PB位于转角处的电容值时,但并不以此为限。此外,在一些实施例中,各金属层 M可更包括一遮蔽图案PC围绕导电图案PA与导电图案PB,而一些连接插塞V可与遮蔽图案PC电连接,由此可将参考电压(例如接地电压)施加至遮蔽图案PC而达到遮蔽效果,但并不以此为限。在一些实施例中,遮蔽图案 PC、导电图案PA以及导电图案PB可彼此互相分离而未直接连接,且遮蔽图案PC、导电图案PA以及导电图案PB于垂直方向D2上的厚度可大体上彼此相同,但并不以此为限。
综上所述,在本发明的电容器结构的制作方法中,可依据用以形成电容器的导电层的厚度监测值来控制用以形成下一个电容器的导电层的厚度目标值,由此补偿因为导电层的厚度偏差而导致对于多个电容器的整体电容值产生的负面影响,进而可改善电容器结构的整体电容值的稳定性。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (26)

1.一种电容器结构的制作方法,包括:
在基底上形成第一电容器,其中该第一电容器包括:
第一导电层的第一导电图案;
该第一导电层的第二导电图案;以及
第一介电层,在一水平方向上设置于该第一导电图案与该第二导电图案之间;
在形成该第一电容器之前,在该基底上形成第二电容器,其中该第二电容器包括:
第二导电层的第三导电图案;
该第二导电层的第四导电图案;以及
第二介电层,在该水平方向上设置于该第三导电图案与该第四导电图案之间;
对该第二导电层的厚度进行监测;以及
依据该第二导电层的一厚度监测结果控制该第一导电层的厚度目标值,其中控制该第一导电层的该厚度目标值的方法包括:
当该第二导电层的该厚度监测结果超出一预设范围时,调整该第一导电层的该厚度目标值;以及
当该第二导电层的该厚度监测结果位于该预设范围之内时,不改变该第一导电层的该厚度目标值,
其中该第一电容器为堆叠于该基底上的多个电容器单元中的第n个电容器单元,该第一导电层为堆叠于该基底上的多个金属层中的第n层金属层,且该第n层金属层的一厚度目标值以下列方程式计算:
Figure FDA0003683593310000011
其中T3n代表该第n层金属层的该厚度目标值,Xk代表该多个金属层中的第k层金属层的片电阻对比该多个电容器单元中的第k个电容器单元的电容值的系数,Xn代表该第n层金属层的片电阻对比该第n个电容器单元的电容值的系数,T2k代表该第k层金属层的一厚度监测结果,C2k代表该第k层金属层的一关键尺寸监测结果,C2n代表该第n层金属层的一关键尺寸监测结果,RSn代表该多个金属层中的第一层金属层至该第n层金属层的一片电阻设计值,k为正整数,且n为大于1的正整数。
2.如权利要求1所述的电容器结构的制作方法,其中该第一电容器与该第二电容器分别包括金属-氧化物-金属电容器。
3.如权利要求1所述的电容器结构的制作方法,其中该多个金属层中的该第一层金属层至该第n层金属层的该片电阻设计值以下列方程式计算:
Figure FDA0003683593310000021
其中T1k代表该第k层金属层的一厚度设计值,且C1k代表该第k层金属层的一关键尺寸设计值。
4.如权利要求1所述的电容器结构的制作方法,其中各该电容器单元包括金属-氧化物-金属电容器单元。
5.如权利要求1所述的电容器结构的制作方法,其中该多个电容器单元彼此电连接。
6.如权利要求1所述的电容器结构的制作方法,其中该多个电容器单元以并联方式彼此电连接。
7.如权利要求1所述的电容器结构的制作方法,其中形成该第一导电层的方法包括:
在该第一介电层中形成多个沟槽;
在该第一介电层上以及该多个沟槽中形成一导电材料;以及
对该导电材料进行平坦化制作工艺,用以移除位于该多个沟槽之外的该导电材料。
8.如权利要求7所述的电容器结构的制作方法,其中当该第二导电层的该厚度监测结果超出该预设范围时,该平坦化制作工艺是依据经调整后的该第一导电层的该厚度目标值进行。
9.如权利要求7所述的电容器结构的制作方法,其中当该第二导电层的该厚度监测结果位于该预设范围之内时,该平坦化制作工艺是依据未改变的该第一导电层的该厚度目标值进行。
10.如权利要求1所述的电容器结构的制作方法,其中该水平方向平行于该基底的表面。
11.一种电容器结构的制作方法,包括:
在基底上形成第一电容器,其中该第一电容器包括:
第一导电层的第一导电图案;
该第一导电层的第二导电图案;以及
第一介电层,在一水平方向上设置于该第一导电图案与该第二导电图案之间;
在形成该第一电容器之前,在该基底上形成第二电容器,其中该第二电容器包括:
第二导电层的第三导电图案;
该第二导电层的第四导电图案;以及
第二介电层,在该水平方向上设置于该第三导电图案与该第四导电图案之间;
对该第二导电层的厚度进行监测;以及
依据该第二导电层的一厚度监测结果控制该第一导电层的厚度目标值,其中控制该第一导电层的该厚度目标值的方法包括:
当该第二导电层的该厚度监测结果超出一预设范围时,调整该第一导电层的该厚度目标值;以及
当该第二导电层的该厚度监测结果位于该预设范围之内时,不改变该第一导电层的该厚度目标值,
其中第一导电层的该厚度目标值以下列方程式计算:
Figure FDA0003683593310000031
其中T3A代表该第一导电层的该厚度目标值,XA代表该第一导电层的片电阻对比该第一电容器的电容值的系数,XB代表该第二导电层的片电阻对比该第二电容器的电容值的系数,T2B代表该第二导电层的该厚度监测结果,C2A代表该第一导电层的一关键尺寸监测结果,C2B代表该第二导电层的一关键尺寸监测结果,且RSA代表该第一导电层与该第二导电层的一片电阻设计值。
12.如权利要求11所述的电容器结构的制作方法,其中该第一导电层与该第二导电层的该片电阻设计值以下列方程式计算:
RSA=XA×T1A×C1A+XB×T1B×C1B
其中T1A代表该第一导电层的一厚度设计值,T1B代表该第二导电层的一厚度设计值,C1A代表该第一导电层的一关键尺寸设计值,且C1B代表该第二导电层的一关键尺寸设计值。
13.如权利要求11所述的电容器结构的制作方法,其中该第一电容器与该第二电容器电连接。
14.如权利要求11所述的电容器结构的制作方法,其中该第一电容器与该第二电容器以并联方式彼此电连接。
15.如权利要求11所述的电容器结构的制作方法,其中形成该第一导电层的方法包括:
在该第一介电层中形成多个沟槽;
在该第一介电层上以及该多个沟槽中形成一导电材料;以及
对该导电材料进行平坦化制作工艺,用以移除位于该多个沟槽之外的该导电材料。
16.如权利要求15所述的电容器结构的制作方法,其中当该第二导电层的该厚度监测结果超出该预设范围时,该平坦化制作工艺是依据经调整后的该第一导电层的该厚度目标值进行。
17.如权利要求15所述的电容器结构的制作方法,其中当该第二导电层的该厚度监测结果位于该预设范围之内时,该平坦化制作工艺是依据未改变的该第一导电层的该厚度目标值进行。
18.如权利要求11所述的电容器结构的制作方法,其中该水平方向平行于该基底的表面。
19.一种电容器结构的制作方法,包括:
在基底上形成第一电容器,其中该第一电容器包括:
第一导电层的第一导电图案;
该第一导电层的第二导电图案;以及
第一介电层,在一水平方向上设置于该第一导电图案与该第二导电图案之间;
在形成该第一电容器之前,在该基底上形成第二电容器,其中该第二电容器包括:
第二导电层的第三导电图案;
该第二导电层的第四导电图案;以及
第二介电层,在该水平方向上设置于该第三导电图案与该第四导电图案之间;
对该第二导电层的厚度进行监测;以及
依据该第二导电层的一厚度监测结果控制该第一导电层的厚度目标值,其中控制该第一导电层的该厚度目标值的方法包括:
当该第二导电层的该厚度监测结果超出一预设范围时,调整该第一导电层的该厚度目标值;以及
当该第二导电层的该厚度监测结果位于该预设范围之内时,不改变该第一导电层的该厚度目标值,
在形成该第一电容器之后,在该基底上形成第三电容器,其中该第三电容器包括:
第三导电层的第五导电图案;
该第三导电层的第六导电图案;以及
第三介电层,在该水平方向上设置于该第五导电图案与该第六导电图案之间;
调整该第三导电层的厚度目标值,其中该第三导电层的该厚度目标值以下列方程式计算:
Figure FDA0003683593310000051
其中T3C代表该第三导电层的该厚度目标值,XA代表该第一导电层的片电阻对比该第一电容器的电容值的系数,XB代表该第二导电层的片电阻对比该第二电容器的电容值的系数,XC代表该第三导电层的片电阻对比该第三电容器的电容值的系数,T2A代表该第一导电层的一厚度监测结果,T2B代表该第二导电层的该厚度监测结果,C2A代表该第一导电层的一关键尺寸监测结果,C2B代表该第二导电层的一关键尺寸监测结果,C2C代表该第三导电层的一关键尺寸监测结果,且RSC代表该第一导电层、该第二导电层以及该第三导电层的片电阻设计值。
20.如权利要求19所述的电容器结构的制作方法,其中该第一导电层、该第二导电层以及该第三导电层的该片电阻设计值以下列方程式计算:
RSC=XA×T1A×C1A+XB×T1B×C1B+XC×T1C×C1C
其中T1A代表该第一导电层的一厚度设计值,T1B代表该第二导电层的一厚度设计值,T1C代表该第三导电层的一厚度设计值,C1A代表该第一导电层的一关键尺寸设计值,C1B代表该第二导电层的一关键尺寸设计值,且C1C代表该第三导电层的一关键尺寸设计值。
21.如权利要求19所述的电容器结构的制作方法,其中该第一电容器、该第二电容器以及该第三电容器彼此电连接。
22.如权利要求21所述的电容器结构的制作方法,其中该第一电容器、该第二电容器以及该第三电容器以并联方式彼此电连接。
23.如权利要求19所述的电容器结构的制作方法,其中形成该第一导电层的方法包括:
在该第一介电层中形成多个沟槽;
在该第一介电层上以及该多个沟槽中形成一导电材料;以及
对该导电材料进行平坦化制作工艺,用以移除位于该多个沟槽之外的该导电材料。
24.如权利要求23所述的电容器结构的制作方法,其中当该第二导电层的该厚度监测结果超出该预设范围时,该平坦化制作工艺是依据经调整后的该第一导电层的该厚度目标值进行。
25.如权利要求23所述的电容器结构的制作方法,其中当该第二导电层的该厚度监测结果位于该预设范围之内时,该平坦化制作工艺是依据未改变的该第一导电层的该厚度目标值进行。
26.如权利要求19所述的电容器结构的制作方法,其中该水平方向平行于该基底的表面。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115346953A (zh) * 2021-05-13 2022-11-15 联华电子股份有限公司 金属-氧化物-金属电容器的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727774B1 (en) * 2000-06-19 2004-04-27 Sun Microsystems, Inc. Bypass capacitor methods for achieving a desired value of electrical impedance between parallel planar conductors of an electrical power distribution structure, and associated electrical power distribution structures
CN101185147A (zh) * 2005-05-26 2008-05-21 株式会社村田制作所 多层陶瓷电子部件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7083495B2 (en) * 2003-11-26 2006-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced process control approach for Cu interconnect wiring sheet resistance control
US20060157792A1 (en) * 2005-01-19 2006-07-20 Kyocera Corporation Laminated thin film capacitor and semiconductor apparatus
JP2006302976A (ja) * 2005-04-15 2006-11-02 Toshiba Corp 半導体装置及びその製造方法
US9478602B2 (en) * 2014-10-07 2016-10-25 Globalfoundries Inc. Method of forming an embedded metal-insulator-metal (MIM) capacitor
CN107104095B (zh) * 2017-04-10 2019-06-07 上海华力微电子有限公司 一种层间电容的控制方法及控制系统
CN112602191B (zh) * 2019-08-02 2022-12-23 深圳市汇顶科技股份有限公司 电容器及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727774B1 (en) * 2000-06-19 2004-04-27 Sun Microsystems, Inc. Bypass capacitor methods for achieving a desired value of electrical impedance between parallel planar conductors of an electrical power distribution structure, and associated electrical power distribution structures
CN101185147A (zh) * 2005-05-26 2008-05-21 株式会社村田制作所 多层陶瓷电子部件

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